JP4735948B2 - 磁気ランダムアクセスメモリ及びその動作方法 - Google Patents
磁気ランダムアクセスメモリ及びその動作方法 Download PDFInfo
- Publication number
- JP4735948B2 JP4735948B2 JP2005094515A JP2005094515A JP4735948B2 JP 4735948 B2 JP4735948 B2 JP 4735948B2 JP 2005094515 A JP2005094515 A JP 2005094515A JP 2005094515 A JP2005094515 A JP 2005094515A JP 4735948 B2 JP4735948 B2 JP 4735948B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- current
- period
- random access
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Description
図3は、本発明の第1の実施の形態に係るMRAM1の構成を示す概略図である。MRAM1は、アレイ状に配置された複数のメモリセル10を備えている。各メモリセル10は磁気抵抗素子11を有し、その抵抗値の変化を利用することによってデータを記憶する。その磁気抵抗素子11は、自由磁性層(フリー層)12、固定磁性層(ピン層)14、及びそれら自由磁性層12と固定磁性層14に挟まれる非磁性層13を有している(図1参照)。
図6は、本発明の第2の実施の形態に係るMRAM1の構成を示す概略図である。図6において、図3に示された構成と共通の構成には同一の符号が付されており、その説明は適宜省略される。本実施の形態に係るMRAM1は、書き込み制御回路20’を備えている。この書き込み制御回路20’は、第1電流制御回路21、第2電流制御回路22、及び電流源30に制御信号SCを出力し、書き込み制御を行う。また、本実施の形態に係る書き込み制御回路20’は、カウンタ51と不良アドレス記憶領域52を有している。検出回路40は、検出信号SVを書き込み制御回路20’に出力する。
本発明の第3の実施の形態は、特に、トグル書き込み方式のMRAMに適用される。つまり、本実施の形態において、磁気抵抗素子11の自由磁性層12は、反強磁性的に結合した複数の磁性膜と、磁性膜間に挟まれる非磁性膜を有している(図2参照)。また、磁性膜の磁化容易軸は、第1書き込み配線23及び第2書き込み配線24と約45度の角をなす。その他の構成は、第1の実施の形態における構成(図3)、あるいは第2の実施の形態における構成(図4)と同じである。
図9は、本発明の第4の実施の形態に係るMRAM1’の構成を示す概略図である。図9において、図3に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。
本実施の形態によれば、読み出し配線の電位の時間微分値に、反転パルスが現れやすくなる技術が提供される。よって、本実施の形態においては、電位の微分値を用いる上述の第2の判定方法により判定が行われると特に好適である。但し、本実施の形態に係る書き込み制御は、既出の実施の形態のいずれに適用されても構わない。本実施の形態におけるMRAMの構成は、既出の実施の形態における構成と同様であり、その説明は適宜省略される(図3、図6、図9参照)。以下、本実施の形態に係る書き込み制御が、図9に示された第4の実施の形態に係るMRAM1’に適用される場合が例示される。
10 メモリセル
11 磁気抵抗素子
12 自由磁性層
13 非磁性層
14 固定磁性層
20 書き込み制御回路
21 第1電流制御回路
22 第2電流制御回路
23 第1書き込み配線
24 第2書き込み配線
30 電流源
31 読み出し配線
32 選択トランジスタ
33 読み出し選択線
40 検出回路
41 電位モニター/微分回路
51 カウンタ
52 不良セルアドレス記憶領域
60 終端回路
61 読み出し配線
Claims (10)
- 磁気抵抗素子を有するメモリセルと、
書き込み制御を行う制御回路と、
電流源から前記磁気抵抗素子に所定の読み出し電流を供給するための読み出し配線と、
前記読み出し配線の電位をモニターし、前記電位に関する情報を前記制御回路に出力する検出回路と
を具備し、
前記書き込み制御とは、前記磁気抵抗素子の抵抗値を変化させて前記メモリセルに所望のデータを書き込むために、書き込み配線に書き込み電流を印加することであり、
書き込み期間は、前記書き込み配線に前記書き込み電流が印加される期間であり、
第1タイミングは、前記書き込み期間の最中のあるタイミングであり、
読み出し電流供給期間は、前記書き込み期間に含まれ、前記書き込み期間よりも短く、且つ、前記第1タイミングを含む期間であり、
前記制御回路は、前記読み出し電流供給期間に前記読み出し電流が供給されるように前記電流源を制御し、
前記制御回路は、前記第1タイミングにおいて、前記電位と参照電位とを比較することによって、前記所望のデータが前記メモリセルに書き込まれたかどうかの判定を行う
磁気ランダムアクセスメモリ。 - 請求項1に記載の磁気ランダムアクセスメモリであって、
前記判定の結果がフェイルである場合、
前記制御回路は、前記書き込み期間を延長する
磁気ランダムアクセスメモリ。 - 請求項2に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記書き込み期間を1クロックサイクル延長する
磁気ランダムアクセスメモリ。 - 請求項1に記載の磁気ランダムアクセスメモリであって、
前記判定の結果がフェイルである場合、
前記制御回路は、前記書き込み制御を再度行う
磁気ランダムアクセスメモリ。 - 請求項1乃至4のいずれか一項に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、トグル書き込み方式で前記書き込み制御を行う
磁気ランダムアクセスメモリ。 - 請求項1乃至5のいずれか一項に記載の磁気ランダムアクセスメモリであって、
前記書き込み配線は、前記メモリセルを挟んで交差するように形成された第1配線及び第2配線を含み、
前記制御回路は、前記書き込み制御時、前記第1配線及び前記第2配線のそれぞれに前記書き込み電流として第1電流及び第2電流を印加し、
前記第1電流の印加は前記第2電流の印加よりも前に開始し、前記第2電流の印加は前記第1電流の印加より後に終了し、
前記第1タイミングは、前記第2電流が印加されている期間に含まれている
磁気ランダムアクセスメモリ。 - 磁気抵抗素子を有するメモリセルに所望のデータを書き込むために、書き込み配線に書き込み電流を印加するステップと、
読み出し配線を通して前記磁気抵抗素子に所定の読み出し電流を供給するステップと、
前記読み出し配線の電位と参照電位とを比較することによって、前記メモリセルに前記所望のデータが書き込まれたか否か判定するステップと
を具備し、
書き込み期間は、前記書き込み配線に前記書き込み電流が印加される期間であり、
第1タイミングは、前記書き込み期間の最中のあるタイミングであり、
読み出し電流供給期間は、前記書き込み期間に含まれ、前記書き込み期間よりも短く、且つ、前記第1タイミングを含む期間であり、
前記読み出し電流を供給するステップは、前記読み出し電流供給期間に実行され、
前記判定するステップは、前記第1タイミングにおいて実行される
磁気ランダムアクセスメモリの動作方法。 - 請求項7に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記書き込み期間を延長するステップ
を具備する
磁気ランダムアクセスメモリの動作方法。 - 請求項8に記載の磁気ランダムアクセスメモリの動作方法であって、
前記書き込み期間を延長するステップにおいて、前記書き込み期間は、1クロックサイクル延長される
磁気ランダムアクセスメモリの動作方法。 - 請求項7に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記書き込み配線に前記書き込み電流を印加するステップを再度実行するステップ
を具備する
磁気ランダムアクセスメモリの動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005094515A JP4735948B2 (ja) | 2005-03-29 | 2005-03-29 | 磁気ランダムアクセスメモリ及びその動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005094515A JP4735948B2 (ja) | 2005-03-29 | 2005-03-29 | 磁気ランダムアクセスメモリ及びその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006277822A JP2006277822A (ja) | 2006-10-12 |
JP4735948B2 true JP4735948B2 (ja) | 2011-07-27 |
Family
ID=37212434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005094515A Active JP4735948B2 (ja) | 2005-03-29 | 2005-03-29 | 磁気ランダムアクセスメモリ及びその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4735948B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010033620A (ja) * | 2006-10-30 | 2010-02-12 | Renesas Technology Corp | 磁性体メモリ |
KR101325234B1 (ko) | 2012-02-01 | 2013-11-04 | 한양대학교 산학협력단 | 자기 메모리 장치 |
KR101989792B1 (ko) | 2012-11-01 | 2019-06-17 | 삼성전자주식회사 | 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 동작 방법 |
US9110829B2 (en) * | 2012-11-30 | 2015-08-18 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM smart bit write algorithm with error correction parity bits |
KR101770890B1 (ko) | 2015-08-31 | 2017-08-24 | 한양대학교 산학협력단 | 자기 저항 메모리에서 셀프 레퍼런스 조정을 이용한 스위칭 감지 방법 및 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016778A (ja) * | 2001-04-27 | 2003-01-17 | Internatl Business Mach Corp <Ibm> | 記憶回路ブロック及びアクセス方法 |
JP2003109393A (ja) * | 2001-07-20 | 2003-04-11 | Hewlett Packard Co <Hp> | Worm記憶装置のパルス列書き込み |
JP2004234707A (ja) * | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
JP2004362761A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそのプログラミング方法 |
-
2005
- 2005-03-29 JP JP2005094515A patent/JP4735948B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016778A (ja) * | 2001-04-27 | 2003-01-17 | Internatl Business Mach Corp <Ibm> | 記憶回路ブロック及びアクセス方法 |
JP2003109393A (ja) * | 2001-07-20 | 2003-04-11 | Hewlett Packard Co <Hp> | Worm記憶装置のパルス列書き込み |
JP2004234707A (ja) * | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
JP2004362761A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそのプログラミング方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2006277822A (ja) | 2006-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9972373B2 (en) | Self-referenced read with offset current in a memory | |
US7688617B2 (en) | MRAM and operation method of the same | |
US9299411B2 (en) | Hybrid read scheme for spin torque MRAM | |
US6525978B2 (en) | Circuit configuration for evaluating the information content of a memory cell | |
KR101985183B1 (ko) | 에러 정정 코드에 의한 스핀 토크 자기 랜덤 액세스 메모리에 대한 판독 및 기록 방법 | |
JP4911318B2 (ja) | 磁気ランダムアクセスメモリ及びその動作方法 | |
US9047967B2 (en) | Data-masked analog and digital read for resistive memories | |
KR20140145094A (ko) | 자기 메모리에서 재설정 에러들을 치유하는 방법 | |
JP2010238288A (ja) | 磁気抵抗効果メモリ | |
JP4735948B2 (ja) | 磁気ランダムアクセスメモリ及びその動作方法 | |
US7203088B2 (en) | Magnetoresistive random access memory and driving method thereof | |
JP6363543B2 (ja) | 不揮発性半導体メモリ | |
US7154775B2 (en) | Magnetic random access memory | |
JP2007026477A (ja) | 不揮発性記憶装置 | |
JP2007242118A (ja) | 磁気メモリの読み出し回路 | |
JP2006294178A (ja) | 不揮発性記憶装置 | |
JP4269668B2 (ja) | Mram及びその読み出し方法 | |
JP4839894B2 (ja) | 磁気メモリの読み出し回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110331 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110413 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4735948 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 3 |