TWI643198B - 電阻式隨機存取記憶體(rram)單元細絲的電流形成 - Google Patents

電阻式隨機存取記憶體(rram)單元細絲的電流形成 Download PDF

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Abstract

一種記憶體裝置包括：一金屬氧化物材料，其設置在第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；及一電流源，其經組態以施加一或多個電流脈衝通過該金屬氧化物材料。該一或多個電流脈衝之各者的電流之振幅在該電流脈衝期間隨時間而增加，以形成一導電細絲於金屬氧化物材料中。

Description

電阻式隨機存取記憶體(RRAM)單元細絲的電流形成 【相關申請案之交互參照】
本申請案主張2016年7月26日申請之新加坡專利申請案第10201606137Y號之優先權。
本發明係有關於非揮發性記憶體，具體而言有關於電阻式隨機存取記憶體。
電阻式隨機存取記憶體(RRAM)是一種非揮發性的記憶體。一般而言，RRAM記憶體單元各包括一包夾於兩層導電電極之間的電阻介電材料層。該介電材料正常係絕緣體。然而，藉由跨介電層施加適當的電壓會形成一條通過介電材料層的傳導路徑(通常稱作細絲(filament))。一旦細絲形成，它可被「重設」(即中斷或裂開，而導致跨該RRAM單元的高電阻)，以及藉由在介電層的兩端施加適當的電壓而設定(即重新形成，而導致跨該RRAM單元的較低電阻)。視電阻狀態，低和高電阻狀態可用來指示「1」或「0」之數位訊號，因而提供儲存一位元之資訊的可重新程式化非揮發性記憶體單元。
圖1顯示一RRAM記憶體單元1的習知組態。記憶體單元1包括一包夾於兩層導電材料層間的電阻介電材料層2，該等導電材料層分別形成頂電極3和底電極4。
圖2A至圖2D顯示介電材料層2的切換機制。具體而言，圖2A顯示電阻介電材料層2在製程後的初始狀態，其中層2展現一相對高的電阻。圖2B顯示在層2的兩端施加適當的電壓後，形成一通過層2的導電細絲7。細絲7係通過層2的導通路徑，使得跨該層展現一相對低的電阻(由於細絲7有相對高的導電率)。圖2C顯示於層2兩端施加「重設」電壓後造成細絲7中一斷裂(rupture)8之形成。斷裂8的區域具有相對高的電阻，使得跨層2展現一相對高的電阻。圖2D顯示藉由在層2兩端施加「設定」電壓所導致的斷裂8區域內細絲7之重新恢復。重新恢復的細絲7表示跨層2展現一相對低的電阻。層2在圖2B和圖2D之「形成」或「設定」狀態時的相對低電阻分別可以代表一種數位信號狀態(例如：「1」)，而圖2C的「重設」狀態中層2的相對高電阻則可代表一種不同的數位信號狀態(例如：「0」)。重設電壓(其中斷該細絲)可具有與該細絲形成及該等設定電壓相反的極性，但其亦可具有相同極性。RRAM單元1可以被重複地「重設」和「設定」，故其形成一個理想的可重新程式化非揮發性記憶體單元。
最關鍵操作中之一者係關於細絲的初始形成，因為其將定義記憶體單元的切換特性(例如，操作功率，裝置間電阻變化等)。形成細絲所需的電壓相當高(即，顯著高於設定及重設記憶體 單元所需的電壓)。使用過低的細絲形成電壓將不足以形成細絲。使用過高的細絲形成電壓可能造成不受控的細絲形成，此會損壞裝置並導致低劣的電阻切換特性，或導致過度形成細絲。過度形成(over-forming)導致較高的設定及重設電壓峰值(許多電路應用會對此無法適應)、循環導出的電阻退化(cycling induced resistance degradation)、較差的重設及設定電阻分布以及單元效能退化。因此，需要一種用於初始形成RRAM裝置中細絲的可靠且有效的技術。
上述的問題與需求係藉由一種形成導電細絲於設置在第一導電電極與第二導電電極之間且電性接觸第一導電電極與第二導電電極的金屬氧化物材料中的方法來解決。該方法包括施加一或多個電流脈衝通過金屬氧化物材料，其中該一或多個電流脈衝之各者的電流之振幅在電流脈衝期間隨時間而增加。
一種記憶體裝置包括：一金屬氧化物材料，其設置在第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；及一電流源，其經組態以施加一或多個電流脈衝通過該金屬氧化物材料。該一或多個電流脈衝之各者的電流之振幅在電流脈衝期間隨時間而增加。
一種記憶體裝置包括複數個記憶體單元、一電流源及一電壓源。各記憶體單元包括：一金屬氧化物材料，其設置於第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；及一電晶體，其連接至該第二導電電極並具有一閘電極。該電流 源經組態以施加一或多個電流脈衝通過該等記憶體單元，其中該一或多個電流脈衝之各者的電流之振幅在電流脈衝期間隨時間而增加。該電壓源電連接至該複數個記憶體單元之該等電晶體的該等閘電極。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
1‧‧‧RRAM單元
2‧‧‧電阻介電層
3‧‧‧電極/頂部電極
4‧‧‧電極/底部電極
10‧‧‧電流源
12‧‧‧電阻偵測器
20‧‧‧電晶體
30‧‧‧電壓源
Is‧‧‧電流步階/第一增量電流
SI‧‧‧電流掃描
T1‧‧‧端子
T2‧‧‧底部端子
TI‧‧‧總掃描時間週期
Ts‧‧‧增量持續時間
WL‧‧‧字線
圖1係一習知電阻式隨機存取記憶體(RRAM)單元的側截面圖。
圖2A係該習知RRAM單元的電阻介電層在其初始狀態的側截面圖。
圖2B係該習知RRAM單元的電阻介電層在其經形成狀態的側截面圖。
圖2C係該習知RRAM單元的電阻介電層在其重設狀態的側截面圖。
圖2D係該習知RRAM單元的電阻介電層在其設定狀態的側截面圖。
圖3係顯示該RRAM記憶體裝置的基本元件之示意圖。
圖4係繪示施加用於形成該RRAM單元中細絲的一電流掃描波形的圖表。
圖5係繪示施加用於形成該RRAM單元中細絲的多個電流掃描波形的圖表。
圖6係繪示施加用於形成該RRAM單元中細絲的多個電流掃描波形的圖表。
圖7係繪示施加用於形成該RRAM單元中細絲的一電流掃描波形的圖表。
圖8係繪示施加用於形成該RRAM單元中細絲的多個電流掃描波形的圖表。
圖9係繪示施加用於形成該RRAM單元中細絲的多個電流掃描波形的圖表。
圖10係繪示施加用於形成該RRAM單元中細絲、具有一反向偏電流的一電流掃描波形的圖表。
圖11係繪示施加用於形成該RRAM單元中細絲、具有若干反向偏電流的多個電流掃描波形的圖表。
圖12係繪示用於使用電流形成及使用電壓形成來形成RRAM單元中細絲的電流對電壓曲線的圖表。
圖13係繪示大量形成一RRAM單元陣列中細絲的例示性方法之流程圖。
圖14係繪示用於細絲形成程序的電流/電壓曲線及形成目標的結束之圖表。
圖15係繪示用於施加電流掃描波形的電路系統之圖示。
圖16A係繪示施加至RRAM單元的端子之電壓的圖表，該電壓在掃描期間隨時間維持恆定。
圖16B係繪示通過RRAM單元之電流的圖表，該電流在掃描期間隨時間斜升。
圖17A係繪示施加至RRAM單元的端子之電壓的圖表，該電壓在掃描期間隨時間斜降。
圖17B係繪示通過RRAM單元之電流的圖表，該電流在掃描期間隨時間斜升。
圖18A係繪示施加至RRAM單元的端子之電壓的圖表，該電壓在掃描期間初始維持恆定但之後隨時間斜降。
圖18B係繪示通過RRAM單元之電流的圖表，該電流在掃描期間隨時間斜升。
圖19係繪示用於施加電流掃描波形至一RRAM單元陣列的電路系統之圖示。
本發明係一種用於初始形成一RRAM裝置單元中細絲的改良技術。該技術係關於利用增加或斜升(電性)電流(例如，線性的、對數的、兩者組合的等)精準地控制一或多個(電性)電流掃描，以緩和地形成細絲而避免產生過多電流損壞記憶體單元。一或多個受控電流掃描之施加可在一預定值結束，或可在該單元經判定為已達到一所欲電阻位準後結束。
圖3繪示一RRAM記憶體裝置的高位準基本結構，其包括前述之RRAM單元1、一電流源10用於施加受控電流通過記憶體單元1以進行細絲形成、單元重設及單元設定。一電阻偵測器12可 用於測量跨RRAM單元1的電阻以用於細絲形成並判定RRAM單元1的狀態(即，讀取該單元)。應理解，當圖3僅繪示一單一RRAM單元1時，電流源10與電阻偵測器12係經連接至RRAM單元1之一陣列並於該陣列上操作。亦應理解，電流源10與電阻偵測器12可形成為一單一整合裝置。較佳地，電極3及4係由一金屬材料(例如，Pt,Ti,TiN,Ru,Ni,TaN,W等)製成，而電阻介電層2係由一金屬氧化物(例如，HfOx,TaOx,TiOx,WOx,Vox,CuOx等)製成。替代地，電阻介電層2可為若干離散子層之一複合物(例如，層2可係多層)。舉例而言，層2可包括雙層(例如，TaOx/AlOx、TaOx/HfOx、HfOx/AlOx)或三層(例如，一Hf層設置在一TaOx層與一HfOx層之間，或一Ti層設置在一TaOx層與一HfOx層之間)。
圖4繪示由電流源10跨電極3及4施加用於形成電阻介電層2中細絲的電流掃描SI。在掃描SI中，電流係以一階梯形式(如所繪示般線性地、對數地、或兩者組合的方式)逐步增加(即，電流步階Is)，每次增量具有一增量持續時間Ts。特定而言，掃描SI具有一第一增量電流Is經施加達一增量時間Ts。接著，該經施加電流再增加一額外Is，且此第二增量電流經施加達增量時間Ts。接著，該經施加電流再次增加一額外Is，且此第三增量電流經施加達增量時間Ts，以此類推，直到達TI之一總掃描時間週期。細絲形成程序在達到具有預定數目個步階及總時間週期的電流掃描SI之結尾時結束。或者，可藉由電阻偵測器12(其監測RRAM記憶體單元1的電壓及電 流)測量電阻介電層2的電阻，且可在電阻達到確認細絲已適當地形成(即，形成確認)之一所欲值時即停止電流掃描，或組合上述方法(即，除非所測得電阻首先降低至低於一預定臨限，否則將在達到預定數目個步階時停止程序)。
若判定在已施加電流掃描SI後仍未達到所欲電阻，可再施加一或多個後續電流掃描SI(見圖5)。後續電流掃描的持續時間、步階數目及/或最大電流值可不同(見圖6)。電流掃描SI可以一類比斜升方式(見圖7)、以所需的若干後續類比斜升掃描(見圖8)、以變化的持續時間、斜率及/或最大電流值(見圖9)來進行施加，而非離散步階之施加方式。
圖10繪示可跨電極3及4施加用於形成細絲的一替代性波形掃描SI。此波形類似於圖4之波形，但在掃描SI結尾處有增加一小的反向偏電流(即，具有反向極性且相較於大部分的掃描SI其振幅較小的一電流)。反向偏壓有助於穩定形成細絲的氧空缺(oxygen vacancy)。若使用多個電流掃描，每個掃描的反向偏電流之振幅及/或持續時間可不同(例如，如圖11所示，每個掃描的反向偏電流之振幅可增加)。這些波形的反向偏電流可增加到先前討論之任一波形中。
施加用於細絲形成之一受控電流比施加一受控電壓更具有優勢。圖12如上述比較藉由控制電壓及藉由控制電流進行細絲形成期間的電流對電壓曲線。僅控制電壓來形成細絲(電壓形成)將導致電流隨著電壓上升而逐漸增加。然而，當達到所欲細絲形成時，電阻會突然下降，致使電壓突然下降，使得難以控制過度程式化(over- programming)。利用電壓形成時，峰值電壓與峰值電流經常是同時發生的。相反地，僅控制電流來形成細絲(電流形成)會在達到所欲細絲形成之前即產生一峰值電壓。最大電壓總是在較低電流時發生。因此，較不會產生一突然的形成轉變，且因此採用電流形成較容易控制過度程式化。
圖13繪示大量形成一單元陣列中細絲的例示性方法。圖14繪示形成程序與「形成之結尾」目標，其可使用技術目標(technology target)來設定。如電流形成曲線所繪示，電流初始在較高電壓處係非常低(大多是穿隧電流)。當細絲形成時，電流在較低電壓處上升。因此，掃描電流可最佳地控制細絲形成(及避免過度程式化)。
圖15繪示用於施加上述電流掃描之電路系統。RRAM記憶體單元1包括連接至頂部電極3的一端子T1以及連接至底部電極4的一底部端子T2。一電晶體20與RRAM記憶體單元串聯連接，以在經連接至電晶體20之一閘電極的一電壓源30的控制下，調節流過RRAM記憶體單元的電流。電晶體20使電流控制能獨立於經施加至RRAM記憶體單元的端子T1之電壓。例如，如圖16A所示，施加至端子T1的電壓為恆定，但如圖16B所示，經驅動通過RRAM記憶體單元的電流在掃描期間斜升。如圖17A及圖17B所示，在整個電流掃描期間，電壓向下斜降的同時，電流向上斜升。如圖18A及圖18B所示，初始電壓在電流掃描的第一部分期間維持恆定於Vmax，之後在電流掃描的第二部分期間斜降。如圖19所示，可在多個RRAM記憶 體單元1中使用一單一字線(WL)實施細絲形成，該字線連接至電晶體的閘電極以用於驅動多個電流調節電晶體。
上述使用電流掃描(具有受控電流)的細絲形成提供了較佳的控制(包括涉及大量單元的情況)，展現低設定/重設電流及所欲設定電流，消耗較少功率，且產生相較於電壓形成方法更為緊密的設定及重設電流分布。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如說明書所明示者，並非所有方法步驟都需以所說明或主張的確切順序執行。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…‧之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了 「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (24)

  1. 一種形成一導電細絲於設置在第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極的金屬氧化物材料中的方法，該方法包含：施加多個電流脈衝通過該金屬氧化物材料；其中，就該等多個電流脈衝之各者而言，其電流之振幅在該電流脈衝期間隨時間而增加；其中該方法包括以下至少一者：就該等多個電流脈衝之各者而言，其電流之振幅以離散步階增加，該等多個電流脈衝中之至少一者相對於該等多個電流脈衝中之另一者，其在振幅、持續時間或該振幅之逐漸增加的速率上有差異，以及施加該等多個電流脈衝通過該金屬氧化物材料之步驟包括：施加一恆定電壓或一向下斜降電壓至該第一導電電極。
  2. 如請求項1之方法，其中就該等多個電流脈衝之各者而言，其電流之振幅係以離散步階增加。
  3. 如請求項2之方法，其中就該等多個電流脈衝之各者而言，離散步階之數目超過該等多個電流脈衝中在該電流脈衝之前的任一者的離散步階之數目。
  4. 如請求項1之方法，其中就該等多個電流脈衝之各者而言，其電流振幅之最大值超過該等多個電流脈衝中在該電流脈衝之前的任一者的電流振幅之最大值。
  5. 如請求項1之方法，其中就該等多個電流脈衝之各者而言，一個電流脈衝之持續時間超過該等多個電流脈衝中在該電流脈衝之前的任一者的一個電流脈衝之持續時間。
  6. 如請求項1之方法，其中就該等多個電流脈衝之各者而言，其電流之振幅逐漸地增加，且電流振幅之逐漸增加的速率超過該等多個電流脈衝中在該電流脈衝之前的任一者的電流振幅之逐漸增加的速率。
  7. 如請求項1之方法，其中該等多個電流脈衝之各者包括具有一第一極性的一第一部分以及具有與該第一極性相反之一第二極性的一第二部分。
  8. 如請求項1之方法，其進一步包含：測量該金屬氧化物材料之一電阻；及回應於測得之該電阻低於一預定臨限，停止施加該等多個電流脈衝。
  9. 如請求項1之方法，其進一步包含：在該等多個電流脈衝之各者之後，測量該金屬氧化物材料之一電阻；及回應於測得之該電阻低於一預定臨限，停止施加該等多個電流脈衝。
  10. 如請求項1之方法，其中一電晶體經電連接至該第二導電電極，且其中施加該等多個電流脈衝通過該金屬氧化物材料之步驟包括施加該恆定電壓至該第一導電電極。
  11. 如請求項1之方法，其中一電晶體經電連接至該第二導電電極，且其中施加該等多個電流脈衝通過該金屬氧化物材料之步驟包括施加該向下斜降電壓至該第一導電電極。
  12. 如請求項1之方法，其中一電晶體經電連接至該第二導電電極，且其中施加該等多個電流脈衝通過該金屬氧化物材料之步驟包括先施加該恆定電壓至該第一導電電極，之後再施加該向下斜降電壓至該第一導電電極。
  13. 一種記憶體裝置，其包含：一金屬氧化物材料，其設置於第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；一電流源，其經組態以施加多個電流脈衝通過該金屬氧化物材料；其中，就該等多個電流脈衝之各者而言，其電流之振幅在該電流脈衝期間隨時間而增加；其中該記憶體裝置進一步包括以下至少一者：就該等多個電流脈衝之各者而言，其電流之振幅以離散步階增加，該等多個電流脈衝中之至少一者相對於該等多個電流脈衝中之另一者，其在振幅、持續時間或該振幅之逐漸增加的速率上有差異，以及經連接至該第二導電電極的一電晶體以及經連接至該電晶體之一閘電極的一電壓源，該電壓源組配來在該等多個電流脈衝期間施加一恆定電壓或一向下斜降電壓至該第一導電電極。
  14. 如請求項13之記憶體裝置，其中就該等多個電流脈衝之各者而言，其電流之振幅係以離散步階增加。
  15. 如請求項14之記憶體裝置，其中就該等多個電流脈衝之各者而言，該離散步階之數目超過該等多個電流脈衝中在該電流脈衝之前的任一者的離散步階之數目。
  16. 如請求項13之記憶體裝置，其中就該等多個電流脈衝之各者而言，其電流振幅之最大值超過該等多個電流脈衝中在該電流脈衝之前的任一者的電流振幅之最大值。
  17. 如請求項13之記憶體裝置，其中就該等多個電流脈衝之各者而言，一個電流脈衝之持續時間超過該等多個電流脈衝中在該電流脈衝之前的任一者的一個電流脈衝之持續時間。
  18. 如請求項13之記憶體裝置，其中就該等多個電流脈衝之各者而言，電流之振幅逐漸地增加，且電流振幅之逐漸增加的速率超過該等多個電流脈衝中在該電流脈衝之前的任一者的電流振幅之逐漸增加的速率。
  19. 如請求項13之記憶體裝置，其中該等多個電流脈衝之各者包括具有一第一極性的一第一部分以及具有與該第一極性相反之一第二極性的一第二部分。
  20. 如請求項13之記憶體裝置，其進一步包含：一電阻偵測器，其經組態以測量該金屬氧化物材料之一電阻，其中該電流源經組態以回應於測得之該電阻低於一預定臨限而停止施加該等多個電流脈衝。
  21. 如請求項13之記憶體裝置，其進一步包含：一電阻偵測器，其經組態以在該等多個電流脈衝之各者之後測量該金屬氧化物材料之一電阻，其中該電流源經組態以回應於測得之該電阻低於一預定臨限而停止施加該等多個電流脈衝。
  22. 如請求項13之記憶體裝置，其進一步包含：該電晶體，其經連接至該第二導電電極；該電壓源，其經連接至該電晶體之一閘電極；其中該電壓源及該電流源經組態以在該等多個電流脈衝期間施加該恆定電壓至該第一導電電極。
  23. 如請求項13之記憶體裝置，其進一步包含：該電晶體，其經連接至該第二導電電極；該電壓源，其經連接至該電晶體之一閘電極；其中該電壓源及該電流源經組態以在該等多個電流脈衝期間施加該向下斜降電壓至該第一導電電極。
  24. 如請求項13之記憶體裝置，其進一步包含：該電晶體，其經連接至該第二導電電極；該電壓源，其經連接至該電晶體之一閘電極；其中該電壓源及該電流源經組態以在該等多個電流脈衝期間，先施加該恆定電壓至該第一導電電極，之後再施加該向下斜降電壓至該第一導電電極。
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