TWI626654B

TWI626654B - 電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法

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Publication number: TWI626654B
Application number: TW106120315A
Authority: TW
Inventors: 王炳琨; 廖紹憬; 林銘哲; 魏敏芝; 周詮勝
Original assignee: 華邦電子股份有限公司
Priority date: 2017-06-19
Filing date: 2017-06-19
Publication date: 2018-06-11
Also published as: TW201905922A

Abstract

一種電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法。於第一期間，過重置電壓差被施加於電阻式記憶胞的上電極與下電極之間，其中該過重置電壓差落於電阻式記憶胞的重置互補切換電壓範圍。於第二期間，設定電壓差被施加於電阻式記憶胞的上電極與下電極之間，以增加電阻式記憶胞的限電流。於第三期間，對電阻式記憶胞進行重置操作。

Description

電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法

本發明是有關於一種記憶體，且特別是有關於一種電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法。

電阻式隨機存取記憶體（Resistive random access memory, RRAM）是一種非揮發性記憶體。RRAM可利用阻態的改變來記憶或儲存數值。電阻式記憶體與積體電路製程的相容性極佳。電阻式記憶體的寫入速度快，而且其寫入電壓較低，符合可攜式電子產品的低功耗需求。

在電阻式記憶體中，形成（forming）、設定（set）以及重置（reset）三個操作為確保電阻式記憶胞的電氣特性以及資料保存力（data retention）的三個重要步驟。在進行設定/重置操作時，可能需要逐步地且多次地提升輸入電壓才能完成，此即所謂漸進操作（ramping operation）。對於一些有問題的記憶胞而言，當使用過高的電壓來進行電阻式記憶胞的重置操作（或是設定操作）的話，可能會使原本應為低電流狀態的電阻式記憶胞增加其電流（或是使原本應為高電流狀態的電阻式記憶胞減少其電流），此種現象稱為是互補切換（complementary switching, CS）現象。CS現象為電阻式記憶體的領域中的一種獨特現象。

一旦電阻式記憶胞出現CS現象，此記憶胞的重置操作的電阻窗口（resistance window，或稱電壓窗口，voltage window）將會變窄（甚至消失）。「電阻窗口變窄」意味著高阻態HRS與低阻態LRS將變得難以辨別，亦即此記憶胞將喪失記憶能力。因此在進行設定操作以及重置操作時，避免使電阻式記憶胞發生互補切換現象是重要的。無論如何，電阻式記憶胞的耐久度（Endurance）是有限的。隨著操作（重置及/或設定）次數的推進，電阻式記憶胞發生互補切換現象是不可避免的。在電阻式記憶胞發生互補切換現象時，如何恢復電阻窗口亦是重要的課題之一。

本發明提供一種電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法，其可以恢復電阻窗口以延長電阻式記憶胞的耐久度。

本發明的實施例提供一種電阻式記憶胞的恢復電阻窗口方法。所述恢復電阻窗口方法包括：於第一期間施加過重置電壓差於電阻式記憶胞的上電極與下電極之間，其中該過重置電壓差落於電阻式記憶胞的重置互補切換（reset complementary switching, reset-CS）電壓範圍；於第二期間施加設定電壓差於電阻式記憶胞的上電極與下電極之間，以增加電阻式記憶胞的限電流（compliance current）；以及於第三期間對電阻式記憶胞進行第一重置操作。

本發明的實施例提供一種電阻式記憶體。所述電阻式記憶體包括電阻式記憶胞、字元線信號提供電路、位元線信號提供電路以及源極線信號提供電路。字元線信號提供電路耦接至電阻式記憶胞的字元線。位元線信號提供電路耦接至電阻式記憶胞的位元線。源極線信號提供電路耦接至電阻式記憶胞的源極線。當進行恢復電阻窗口方法時，位元線信號提供電路與源極線信號提供電路於第一期間施加過重置電壓差於電阻式記憶胞的上電極與下電極之間，其中該過重置電壓差落於電阻式記憶胞的重置互補切換電壓範圍。位元線信號提供電路與源極線信號提供電路於第二期間施加設定電壓差於電阻式記憶胞的上電極與下電極之間，以增加電阻式記憶胞的限電流。字元線信號提供電路、位元線信號提供電路與源極線信號提供電路於第三期間對電阻式記憶胞進行第一重置操作。

基於上述，本發明諸實施例所述電阻式記憶體可以進行電阻式記憶胞的恢復電阻窗口方法。過重置電壓差被施加於電阻式記憶胞，接著設定電壓差被施加於電阻式記憶胞，藉以恢復電阻窗口。電阻式記憶胞的電阻窗口被恢復，意味著電阻式記憶胞的耐久度可以被延長。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文(包括申請專利範圍)中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明的一實施例的一種電阻式記憶體100的電路方塊（circuit block）示意圖。電阻式記憶體100包括電阻式記憶胞110、字元線（word line）信號提供電路120、位元線（bit line）信號提供電路130以及源極線（source line）信號提供電路140。字元線信號提供電路120耦接至電阻式記憶胞110的字元線WL。位元線信號提供電路130耦接至電阻式記憶胞110的位元線BL。源極線信號提供電路140耦接至電阻式記憶胞110的源極線SL。本實施例中，電阻式記憶胞110包括開關單元（如，電晶體T1）以及電阻R1。

電阻R1具有上電極（top electrode）與下電極（bottom electrode）。電阻R1可由過度金屬氧化層來實現，本發明實施例並不僅限於此。應用本實施例者可以視其設計需求而以任何方式實現上述電阻R1。例如（但不限於此），上述電阻R1的構造可以是在基板（substrate）垂直方向上按照「下電極、可變電阻體、上電極」之順序來層疊而成。例如，在鑭鋁氧化物LaAlO ₃(LAO)之單晶基板上所沉積的下電極材料可以是釔鋇銅氧化物YBa ₂Cu ₃O ₇(YBCO)膜，可變電阻體的材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr _1-XCa _XMnO ₃(PCMO)膜，上電極材料可以是濺鍍所沉積的Ag膜。此外，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物亦可能作為上述可變電阻體之材料。基於可變電阻體之材料的不同，電阻R1的電阻特性亦不相同。依據在上電極和下電極之間所施加之電壓的方向，此電阻R1的電阻值（阻態）能夠可逆改變。藉由讀取該可變電阻體材料之電阻值（阻態），電阻R1能夠實現電阻式記憶體的功效。

電阻R1的第一端（上電極或下電極）經由位元線BL耦接至位元線信號提供電路130。電阻R1的第二端（下電極或上電極）則與電晶體T1的第一端（例如汲極）相耦接。電晶體T1的第二端（例如源極）經由源極線SL耦接至源極線信號提供電路140。字元線信號提供電路120經由字元線WL耦接至電阻式記憶胞110中的電晶體T1的控制端（例如閘極）。電阻式記憶體100還包括控制電路150。控制電路150可以偵測電阻式記憶胞110的電流，從而判斷其寫入操作（如，形成操作、設定操作及/或重置操作）是否完成。

圖2是依照本發明的一實施例的一種電阻式記憶胞110的恢復電阻窗口方法的流程示意圖。請參照圖1與圖2，在步驟S210中，控制電路150可以控制字元線信號提供電路120、位元線信號提供電路130與源極線信號提供電路140，以對電阻式記憶胞110進行重置操作，以及量測電阻式記憶胞110的電流（亦即流經電阻R1的電流）。步驟S210所進行的重置操作的細節可以依照設計需求來決定。在一些實施例中，字元線信號提供電路120可以供應3-5伏特的電壓（脈寬為100奈秒）至字元線WL，位元線信號提供電路130可以供應接地電壓至位元線BL，源極線信號提供電路140可以供應2-4伏特的電壓（脈寬為100奈秒）至源極線SL。在另一些實施例中，源極線信號提供電路140可以進行漸進操作（ramping operation），例如以2-5伏特之間採用步階電壓依序抬升源極線SL的電壓。在其他實施例中，步驟S210所進行的重置操作可以是習知的重置操作，故不再贅述。

在步驟S210所進行的重置操作的過程中，控制電路150可以量測電阻式記憶胞110的電流（亦即流經電阻R1的電流）。在步驟S220中，控制電路150可以依照電阻式記憶胞110的電流與第一規格spec1的關係而決定是否進行步驟S230（恢復電阻窗口方法）。所述第一規格spec1可以依照設計需求來決定。舉例來說，在一些實施例中，所述第一規格spec1可以包含「在重置操作後，電阻式記憶胞110的電流不超過1微安培」。當步驟S220判定電阻式記憶胞110的電流符合所述第一規格spec1時，表示此電阻式記憶胞110的重置操作是成功的，因此完成（結束）了此次重置操作。當步驟S220判定電阻式記憶胞110的電流不符合所述第一規格spec1時，表示此電阻式記憶胞110的重置操作是失敗的，因此需要執行步驟S230（恢復電阻窗口方法）。

圖3是依照本發明的一實施例說明圖1所示電阻式記憶胞110的電流變化示意圖。圖3所示縱軸表示電阻式記憶胞110的電流（單位是微安培），橫軸表示圖2所示步驟。請參照圖1至圖3。在步驟S220中，控制電路150可以判斷電阻式記憶胞110的電流是否符合第一規格spec1（例如1微安培）。於圖3所示實施例中，步驟S210所量測到的電阻式記憶胞110的電流約略為3.5微安培（超過第一規格spec1），因此需要執行步驟S230（恢復電阻窗口方法）。

在圖2所示實施例中，步驟S230包括步驟S231、步驟S232與步驟S233。控制電路150可以控制字元線信號提供電路120、位元線信號提供電路130與源極線信號提供電路140，以進行步驟S231、步驟S232與步驟S233。

在步驟S231中，位元線信號提供電路130與源極線信號提供電路140於第一期間施加過重置電壓差於電阻式記憶胞110的上電極與下電極之間。其中，所述過重置電壓差落於電阻式記憶胞110的「重置互補切換電壓範圍」。所述過重置電壓差可以視設計需求來決定。舉例來說（但不限於此），在一些實施例中，字元線信號提供電路120可以供應第一高電壓（例如6伏特的電壓或其他電壓，脈寬為100奈秒）至字元線WL，位元線信號提供電路130可以供應參考電壓（例如接地電壓或其他固定電壓）至位元線BL，源極線信號提供電路140可以供應第二高電壓（例如5伏特的電壓或其他電壓，脈寬為100奈秒）至源極線SL。

圖4是依照一實施例說明圖1所示電阻式記憶胞110（電阻R1）的特性曲線示意圖。圖4橫軸表示電阻式記憶胞110的上電極與下電極之間的電壓差（即上電極電壓減下電極電壓），而縱軸表示流經電阻式記憶胞110的電流值。曲線411與曲線412表示處於低阻態LRS的電阻式記憶胞110的電流對電壓特性曲線，而曲線413與曲線414表示處於高阻態HRS的電阻式記憶胞110的電流對電壓特性曲線。依照材質的不同，以正常的記憶胞而言，所述低阻態LRS的電阻值可以是數十歐姆或數百歐姆（例如數KΩ），而所述高阻態HRS的電阻值可以大於低阻態LRS電阻值的數十倍以上（例如10K~100MΩ）。假設電阻R1處於高阻態HRS（參照曲線414），當電阻R1的上電極與下電極之間的電壓差大於設定電壓VSET時，電阻R1會發生「設定（set）」操作，使得電阻R1的阻態會從高阻態HRS轉變為低阻態LRS。請參照曲線412，當低阻態LRS的電阻R1的上電極與下電極之間的電壓差小於重置電壓VRESET時，電阻R1會發生「重置（reset）」操作，使得電阻R1的阻態會從低阻態LRS轉變為高阻態HRS。

圖4以虛線曲線繪示了有問題的記憶胞的特性曲線，而以實線曲線繪示了正常的記憶胞的特性曲線。對於一些有問題的記憶胞而言，當在進行重置操作時，互補切換（complementary switching, CS）現象RST-CS可能會發生。對於正常的記憶胞而言，在電壓差落於「重置互補切換電壓範圍」401中的情況下，隨著電壓差（絕對值）的增加，電阻式記憶胞110的電流值會變小。對於有問題的（例如發生互補切換現象RST-CS）的記憶胞而言，在電壓差落於「重置互補切換電壓範圍」401中的情況下，隨著電壓差（絕對值）的增加，電阻式記憶胞110的電流值不降反增。

步驟S231所施加的過重置電壓差落於電阻式記憶胞110的「重置互補切換電壓範圍」401中。圖3繪示了在位元線信號提供電路130與源極線信號提供電路140施加過重置電壓差於電阻式記憶胞110（步驟S231）後，電阻式記憶胞110的電流約略為7微安培。

請參照圖1至圖2。位元線信號提供電路130與源極線信號提供電路140於第二期間（步驟S232）施加設定電壓差於電阻式記憶胞110的上電極與下電極之間，以增加電阻式記憶胞110的限電流（compliance current）。所述設定電壓差可以視設計需求來決定。舉例來說（但不限於此），在一些實施例中，位元線信號提供電路130可以供應第一電壓（例如2-4伏特的電壓或其他電壓，脈寬為100奈秒）至位元線BL，字元線信號提供電路120可以供應第二電壓（例如3.2伏特的電壓或其他電壓，脈寬為100奈秒）至字元線WL，源極線信號提供電路140可以供應參考電壓（例如接地電壓或其他固定電壓）至源極線SL。一般設定操作中的一般字元線電壓約略為2-4伏特。所述第二電壓可以大於在一般設定操作中的一般字元線電壓，以增加電阻式記憶胞110的限電流（compliance current）。在另一些實施例中，字元線信號提供電路120可以供應2-4伏特的電壓至字元線WL，位元線信號提供電路130可以供應2-4伏特的電壓至位元線BL，但是字元線WL與位元線BL的電壓脈寬為大於100奈秒（例如數百奈秒或數微秒）。圖3繪示了在位元線信號提供電路130與源極線信號提供電路140施加設定電壓差於電阻式記憶胞110（步驟S232）後，電阻式記憶胞110的電流約略為23微安培。

字元線信號提供電路120、位元線信號提供電路130與源極線信號提供電路140於第三期間（步驟S233）對電阻式記憶胞110進行重置操作。步驟S233所進行的重置操作的細節可以依照設計需求來決定。在一些實施例中，步驟S233所進行的重置操作可以相同（或相似）於步驟S210所進行的重置操作。在另一些實施例中，源極線信號提供電路140在步驟S233中可以進行漸進操作（ramping operation），例如2-5伏特之間採用步階電壓依序抬升源極線SL的電壓。在其他實施例中，步驟S233所進行的重置操作可以是習知的重置操作，故不再贅述。

控制電路150在步驟S233的重置操作中可以量測電阻式記憶胞110的電流。圖3繪示了在步驟S233進行重置操作後，電阻式記憶胞110的電流約略為1微安培。步驟S240可以比較步驟S233所量測到的電流與第二規格spec2的關係。所述第二規格spec2可以依照設計需求來決定。舉例來說，在一些實施例中，所述第二規格spec2可以包含「在重置操作後，電阻式記憶胞110的電流不超過3微安培」。第二規格spec2可以大於第一規格spec1。在另一些實施例中，所述第二規格spec2可以相同於第一規格spec1。依照電阻式記憶胞110的電流與第二規格spec2的關係，控制電路150可以決定是否再一次進行步驟S230（恢復電阻窗口方法）。

當步驟S240判定電阻式記憶胞110的電流符合所述第二規格spec2時，表示此電阻式記憶胞110的重置操作是成功的，因此完成（結束）了此次重置操作。當步驟S240判定電阻式記憶胞110的電流不符合所述第二規格spec2時，表示此電阻式記憶胞110的重置操作是失敗的，因此需要執行步驟S250來決定決定是否再一次進行步驟S230（恢復電阻窗口方法）。

在一些實施例中，步驟S250可以比較多次執行步驟S230的總時間（進行時間長度）與門檻值的關係。在另一些實施例中，步驟S250可以比較執行步驟S230的總次數（進行次數）與門檻值的關係。控制電路可以計數恢復電阻窗口方法的進行時間長度（或進行次數）。步驟S250中，控制電路150可以依照進行時間長度（或該進行次數）而決定是否停止再次執行步驟S230（恢復電阻窗口方法）。當步驟S250判定進行時間長度（或該進行次數）未達門檻值時，步驟S230（恢復電阻窗口方法）會被再一次進行。當步驟S250判定進行時間長度（或該進行次數）已達到門檻值時，此電阻式記憶胞110的重置操作可以被判定是失敗的，亦即此電阻式記憶胞110的使用壽命已盡。

值得注意的是，在不同的應用情境中，圖1所示控制電路150的相關功能以及/或是圖1所示流程圖的相關功能，可以利用一般的編程語言（programming languages，例如C或C++）、硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為軟體、韌體或硬體。可執行所述相關功能的編程語言可以被佈置為任何已知的計算機可存取媒體（computer-accessible medias），例如磁帶（magnetic tapes）、半導體（semiconductors）記憶體、磁盤（magnetic disks）或光盤（compact disks，例如CD-ROM或DVD-ROM），或者可通過互聯網（Internet）、有線通信（wired communication）、無線通信（wireless communication）或其它通信介質傳送所述編程語言。所述編程語言可以被存放在計算機的可存取媒體中，以便於由計算機的處理器來存取/執行所述軟體（或韌體）的編程碼（programming codes）。對於硬體實現，結合本文實施例所揭示的態樣，利用在一或多個控制器、微控制器、微處理器、特殊應用積體電路（Application-specific integrated circuit, ASIC）、數位訊號處理器（digital signal processor, DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array, FPGA）及/或其他處理單元中的的各種示例性的邏輯、邏輯區塊、模組和電路可以被用於實現或執行本文所述功能。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。

綜上所述，本發明諸實施例所述電阻式記憶體100可以進行電阻式記憶胞110的恢復電阻窗口方法。過重置電壓差被施加於電阻式記憶胞110，接著設定電壓差被施加於電阻式記憶胞110，藉以恢復電阻窗口。電阻式記憶胞110的電阻窗口被恢復，意味著電阻式記憶胞110的耐久度可以被延長。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧電阻式記憶體
110‧‧‧電阻式記憶胞
120‧‧‧字元線信號提供電路
130‧‧‧位元線信號提供電路
140‧‧‧源極線信號提供電路
150‧‧‧控制電路
401‧‧‧重置互補切換電壓範圍
411～414‧‧‧曲線
BL‧‧‧位元線
HRS‧‧‧高阻態
LRS‧‧‧低阻態
R1‧‧‧電阻
RST-CS‧‧‧互補切換現象
S210～S250‧‧‧步驟
SL‧‧‧源極線
T1‧‧‧電晶體
VSET‧‧‧設定電壓
VRESET‧‧‧重置電壓
WL‧‧‧字元線

圖1是依照本發明的一實施例的一種電阻式記憶體的電路方塊（circuit block）示意圖。圖2是依照本發明的一實施例的一種電阻式記憶胞的恢復電阻窗口方法的流程示意圖。圖3是依照本發明的一實施例說明圖1所示電阻式記憶胞的電流變化示意圖。圖4是依照一實施例說明圖1所示電阻式記憶胞的特性曲線示意圖。

Claims

一種電阻式記憶胞的恢復電阻窗口方法，包括：於一第一期間施加一過重置電壓差於一電阻式記憶胞的一上電極與一下電極之間，其中該過重置電壓差落於該電阻式記憶胞的一重置互補切換電壓範圍；於一第二期間施加一設定電壓差於該電阻式記憶胞的該上電極與該下電極之間，以增加該電阻式記憶胞的一限電流；以及於一第三期間對該電阻式記憶胞進行一第一重置操作。
如申請專利範圍第1項所述的恢復電阻窗口方法，更包括：對該電阻式記憶胞進行一第二重置操作，以量測該電阻式記憶胞的至少一第一電流；以及依照所述至少一第一電流與一第一規格的關係而決定是否進行該恢復電阻窗口方法。
如申請專利範圍第1項所述的恢復電阻窗口方法，更包括：在該第一重置操作中量測該電阻式記憶胞的至少一第二電流；以及依照所述至少一第二電流與一第二規格的關係而決定是否再一次進行該恢復電阻窗口方法。
如申請專利範圍第3項所述的恢復電阻窗口方法，更包括：計數該恢復電阻窗口方法的一進行時間長度或一進行次數；以及依照該進行時間長度或該進行次數而決定是否停止該恢復電阻窗口方法。
如申請專利範圍第1項所述的恢復電阻窗口方法，其中所述施加該過重置電壓差之步驟包括：提供一參考電壓至該電阻式記憶胞的一位元線；提供一第一高電壓至該電阻式記憶胞的一字元線；以及提供一第二高電壓至該電阻式記憶胞的一源極線。
如申請專利範圍第5項所述的恢復電阻窗口方法，其中該參考電壓包括一接地電壓，該第一高電壓為5-7V，以及該第二高電壓為4-6V。
如申請專利範圍第1項所述的恢復電阻窗口方法，其中所述施加該設定電壓差之步驟包括：提供一第一電壓至該電阻式記憶胞的一位元線；提供一第二電壓至該電阻式記憶胞的一字元線；以及提供一參考電壓至該電阻式記憶胞的一源極線。
如申請專利範圍第7項所述的恢復電阻窗口方法，其中該參考電壓包括一接地電壓，該第一電壓為2-4V，以及該第二電壓為3-5V，該第二電壓大於在一般設定操作中的一般字元線電壓。
一種電阻式記憶體，包括：一電阻式記憶胞；一字元線信號提供電路，耦接至該電阻式記憶胞的一字元線；一位元線信號提供電路，耦接至該電阻式記憶胞的一位元線；以及一源極線信號提供電路，耦接至該電阻式記憶胞的一源極線，其中當進行一恢復電阻窗口方法時，該位元線信號提供電路與該源極線信號提供電路於一第一期間施加一過重置電壓差於該電阻式記憶胞的一上電極與一下電極之間，該過重置電壓差落於該電阻式記憶胞的一重置互補切換電壓範圍，該位元線信號提供電路與該源極線信號提供電路於一第二期間施加一設定電壓差於該電阻式記憶胞的該上電極與該下電極之間以增加該電阻式記憶胞的一限電流，該字元線信號提供電路、該位元線信號提供電路與該源極線信號提供電路於一第三期間對該電阻式記憶胞進行一第一重置操作。
如申請專利範圍第9項所述的電阻式記憶體，更包括：一控制電路，用以控制該字元線信號提供電路、該位元線信號提供電路與該源極線信號提供電路，以對該電阻式記憶胞進行一第二重置操作以及量測該電阻式記憶胞的至少一第一電流，其中該控制電路依照所述至少一第一電流與一第一規格的關係而決定是否進行該恢復電阻窗口方法。
如申請專利範圍第9項所述的電阻式記憶體，更包括：一控制電路，用以在該第一重置操作中量測該電阻式記憶胞的至少一第二電流，其中該控制電路依照所述至少一第二電流與一第二規格的關係而決定是否再一次進行該恢復電阻窗口方法。
如申請專利範圍第11項所述的電阻式記憶體，其中該控制電路計數該恢復電阻窗口方法的一進行時間長度或一進行次數，以及該控制電路依照該進行時間長度或該進行次數而決定是否停止該恢復電阻窗口方法。
如申請專利範圍第9項所述的電阻式記憶體，其中該過重置電壓差之施加，是該位元線信號提供電路提供一參考電壓至該位元線，該字元線信號提供電路提供一第一高電壓至該字元線，以及該源極線信號提供電路提供一第二高電壓至該源極線。
如申請專利範圍第13項所述的電阻式記憶體，其中該參考電壓包括一接地電壓，該第一高電壓為5-7V，以及該第二高電壓為4-6V。
如申請專利範圍第9項所述的電阻式記憶體，其中該設定電壓差之施加，是該位元線信號提供電路提供一第一電壓至該位元線，該字元線信號提供電路提供一第二電壓至該字元線，以及該源極線信號提供電路提供一參考電壓至該源極線。
如申請專利範圍第15項所述的電阻式記憶體，其中該參考電壓包括一接地電壓，該第一電壓為2-4V，以及該第二電壓為3-5V，該第二電壓大於在一般設定操作中的一般字元線電壓。