WO2021022410A1 - 阻变式存储器的操作电路及操作方法 - Google Patents

阻变式存储器的操作电路及操作方法 Download PDF

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Abstract

一种阻变式存储器的操作电路及操作方法，操作电路包括至少一电容，串联于一阻变式存储器，使该阻变式存储器通过该电容接地。操作方法是串联至少一电容于一阻变式存储器，使该阻变式存储器通过该电容接地；施加成形或设定脉冲电压于该阻变式存储器，实现对该阻变式存储器的成形或设定操作。通过在每个RRAM的底电极端串联一个电容，使该RRAM通过该电容接地，进而能够实现快速、低功耗的RRAM阵列的批量成形或设定过程，加速RRAM阵列成形或设定过程，减小成形或设定过程中的能耗，并提升成形或设定后的RRAM器件性能。

Description

阻变式存储器的操作电路及操作方法 技术领域
本发明属于半导体器件及集成电路技术领域，涉及一种阻变式存储器的操作电路及操作方法，具体是一种利用电容实现阻变式存储器快速、低功耗的成形(Forming)及设定(Set)的操作电路及操作方法。
背景技术
阻变式存储器(Resistive Random Access Memory，RRAM)由于其良好的性能，如快速、低功耗地编程过程、良好的耐久性，可靠的尺寸缩小能力，可用作完成未来的存储以及神经网络加速功能的新型器件。然而，RRAM在制备完成后正常使用之前，普遍需要对RRAM进行一个成形过程，该成形过程是通过在RRAM上施加电压，将RRAM从高阻变为低阻。对RRAM进行成形之后，RRAM才能进行正常的设定或重置(Reset)操作。这一成形过程需要消耗大量的时间与能耗，并且随着RRAM阵列规模的扩大，成形过程的能耗及时间问题也将变得更为显著。同时，这一成形过程对于RRAM后续正常使用过程中的性能也有极大的影响。因此，能够快速、低功耗的完成RRAM批量成形，且对后续RRAM性能有优化的成形方法具有重要的意义。
另外，对RRAM进行设定的过程同成形过程，也需要消耗大量的时间与能耗。
发明内容
有鉴于此，本发明的主要目的在于提出一种阻变式存储器的操作电路及操作方法，以实现阻变式存储器快速、低功耗的成形及设定。
为达到上述目的，本发明提供了一种阻变式存储器的操作电路，该电路包括：至少一电容，串联于一阻变式存储器，使该阻变式存储器通 过该电容接地。
在本发明的一个实施例中，所述阻变式存储器由一阻变存储器单元构成，所述电容串联连接于该阻变存储器单元的底电极端。所述阻变存储器单元为具有一个阻变存储器(RRAM)的1R结构、具有一个晶体管(Transistor)和一个阻变存储器(RRAM)的1T1R结构、或者具有一个选通管(Selector)和一个阻变存储器(RRAM)的1S1R结构。
在本发明的一个实施例中，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，且每一条字线均串联一个所述电容并通过所述电容接地。
在本发明的一个实施例中，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，任意两个阻变存储器单元之间字线的线阻为R wire，线容为C wire，这些线容均为并联，线容的影响能够认为是在字线上通过一个大小为n×C wire的电容接地。
为达到上述目的，本发明还提供了一种阻变式存储器的操作方法，该方法包括：串联至少一电容于一阻变式存储器，使该阻变式存储器通过该电容接地；施加成形或设定脉冲电压于该阻变式存储器，实现对该阻变式存储器的成形或设定操作。
在本发明的一个实施例中，所述阻变式存储器由一阻变存储器单元构成，所述电容串联连接于该阻变存储器单元的底电极端，所述成形或设定脉冲电压施加于该阻变存储器单元的顶电极端。所述阻变存储器单元为具有一个阻变存储器(RRAM)的1R结构、具有一个晶体管(Transistor)和一个阻变存储器(RRAM)的1T1R结构、或者具有一个选通管(Selector)和一个阻变存储器(RRAM)的1S1R结构。
在本发明的一个实施例中，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器 单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线；所述串联至少一电容于一阻变式存储器，是在每一条字线上均串联一个电容，使连接于同一条字线的多个阻变存储器单元的底电极端通过所述电容接地；所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线。
在本发明的一个实施例中，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，任意两个阻变存储器单元之间字线的线阻为R wire，线容为C wire，这些线容均为并联，线容的影响能够认为是在字线上通过一个大小为n×C wire的电容接地；所述串联至少一电容于一阻变式存储器，是利用这些并联的线容作为接地电容；所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线。
在本发明的一个实施例中，所述成形脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线，具体包括：通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的成形脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元成形过程；与第一行位线BL 1连接的m个阻变存储器单元成形过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的成形电压，完成与第二行位线BL 2连接的m个阻变存储器单元的成形过程；重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的成形过程，使得整个阻变存储器阵列成形过程完成。
在本发明的一个实施例中，所述设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线，具体包括：通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的设定脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元设定过程；与第一行位线 BL 1连接的m个阻变存储器单元的设定过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的设定电压，完成与第二行位线BL 2连接的m个阻变存储器单元的设定过程；重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的设定过程，使得整个阻变存储器阵列设定过程完成。
本发明提供的阻变式存储器的操作电路及操作方法，通过在每个RRAM的底电极端串联一个电容，使该RRAM通过该电容接地，进而能够实现快速、低功耗的RRAM阵列的批量成形或设定过程，加速RRAM阵列成形或设定过程，减小成形或设定过程中的能耗，并提升成形或设定后的RRAM器件性能。
附图说明
为了更进一步说明本发明的内容，以下结合附图对本发明做详细描述，其中：
图1a为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时电容与阻变存储器单元连接的示意图；
图1b为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时成形过程中的阻变存储器单元两端电压的变化示意图；
图1c为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时成形过程中的电路中电流的变化示意图；
图2a为依照本发明实施例的阻变式存储器为m×n的RRAM阵列结构时电容与阻变存储器阵列连接的示意图；
图2b为依照本发明实施例的阻变式存储器为m×n的RRAM阵列结构时电路中总电流的变化示意图；
图3为依照本发明实施例的阻变式存储器为大规模RRAM阵列结构时将RRAM阵列中的寄生效应等效为通过电容接地的示意图；
图4a为依照本发明实施例的对RRAM阵列批量成形或设定的电路 结构示意图；
图4b为依照本发明实施例的对RRAM阵列批量成形或设定的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照图，对本发明进一步详细说明。
本发明提供的阻变式存储器的操作电路及操作方法，操作电路包括至少一电容，串联于一阻变式存储器，使该阻变式存储器通过该电容接地。操作方法是串联至少一电容于一阻变式存储器，使该阻变式存储器通过该电容接地；施加成形或设定脉冲电压于该阻变式存储器，实现对该阻变式存储器的成形或设定操作。
在施加成形或设定脉冲电压之后，当RRAM在成形或设定前处于高阻，对于电容充电慢，施加的成形或设定脉冲电压主要施加在RRAM上，因此这一电压能够支持完成RRAM的成形或设定。而在成形或设定完成后，RRAM阻值减小，对电容充电速度加快，快速降低RRAM上的电压，进而减小通过RRAM的电流，直至减小到0。
基于上述的利用电容完成成形或设定的方法，本发明还提出了能够并行、低功耗地完成RRAM阵列的成形或设定操作。由于这种操作方法下，器件成形过程中产生的较大电流的时间较短，且每个RRAM器件的成形发生的时刻也有差异，因此即使并行完成大量器件的成形，电路中的总电流仍然可以承受。因此这种方式能够完成低能耗、高效率的RRAM批量成形，显著减小RRAM阵列成形时间以及能耗。同时，由于器件经过较大电流的时间较短，Forming后达到的阻态也较高，在后续设定、重置操作过程中的低阻也较高，导致后续操作电流的减小，因此能够减小后续操作的功耗。
图1a为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时电容与阻变存储器单元连接的示意图。在本实施例中，阻变式存储 器由一阻变存储器单元构成，所述电容串联连接于该阻变存储器单元的底电极端，所述成形或设定脉冲电压施加于该阻变存储器单元的顶电极端。所述阻变存储器单元为具有一个阻变存储器(RRAM)的1R结构、具有一个晶体管(Transistor)和一个阻变存储器(RRAM)的1T1R结构、或者具有一个选通管(Selector)和一个阻变存储器(RRAM)的1S1R结构。
在本实施例中，RRAM器件与一个电容串联，通过电容接地。成形时的电压信号施加在RRAM的顶电极端。施加成形电压之前，电容上无电荷积累，电容两端电压为0。在施加成形电压之后，当RRAM成形之前，由于RRAM阻值极大，流过RRAM的电流很小，因此电容充电速度很慢，电容上的电压上升极慢，电压主要加在RRAM上，因此电压能够支持RRAM实现成形过程。而当RRAM成形完成之后，由于阻值降低，流经RRAM的电流增大，电容的充电速度加快，因此电容上的电压快速上升，导致电路中的电流快速衰减，最终减小到0。因此，单个器件成形过程中，电流分布集中在成形完成之后的短暂时间内。这种尖峰形态的电流，相比传统的成形方式能够极大的降低能量消耗。
图1b为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时成形过程中的阻变存储器单元两端电压的变化示意图；图1c为依照本发明实施例的阻变式存储器由一阻变存储器单元构成时成形过程中的电路中电流的变化示意图。
同样的原理也可以用作RRAM的设定过程，只需将成形脉冲改为设定脉冲，即可批量实现快速、低功耗的设定过程。本发明中以成形过程为例，但同样适用于设定过程。
在另一个实施例中，如图2a所示，图2a为依照本发明实施例的阻变式存储器为m×n的RRAM阵列结构时电容与阻变存储器阵列连接的示意图。阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，且每一条字线均串联一个所述电容并通过所述电容接地。在本实施例中， 所述串联至少一电容于一阻变式存储器，是在每一条字线上均串联一个电容，使连接于同一条字线的多个阻变存储器单元的底电极端通过所述电容接地；所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线。
在图2a中，一行中的每个RRAM都通过一个串联电容进行接地。在此行RRAM的顶电极端施加成形脉冲，即可同时实现一行器件的成形。由于单个器件成形时的电流为时间极短的尖峰类型，且不同器件成形发生的时间刻不同，因此整个成形过程中的总电流的最大值对于电路负担极大减小。因此，可以同时实现整行大量器件的成形而总电流不超过电路能承受的最大电流的限制。图2b示出了依照本发明实施例的阻变式存储器为m×n的RRAM阵列结构时电路中总电流的变化示意图。
图3为依照本发明实施例的阻变式存储器为大规模RRAM阵列结构时将RRAM阵列中的寄生效应等效为通过电容接地的示意图。如图3所示，本实施例利用RRAM阵列本身线容作为串联电容。阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线。在本实施例中，设任意两个阻变存储器单元之间字线的线阻为R wire，线容为C wire。当阵列中的线阻R wire远小于RRAM的阻值时，该线阻可以近似被忽略，因此导线的寄生效应可以简化为仅有线容影响。这些线容均为并联，线容的影响能够认为是在字线上通过一个大小为n×C wire的电容接地。这一形式的电容与图1中的电容能起到相同的作用。因此，当RRAM阵列达到一定规模时，例如在22nm工艺下，当n≥512时，寄生电容大小足够支持RRAM完成成形，此时即可利用导线的寄生电容效应完成成形过程，而不需要在电路中额外制备电容。在本实施例中，所述串联至少一电容于一阻变式存储器，是利用这些并联的线容作为接地电容；所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线。
图4a为依照本发明实施例的对RRAM阵列批量成形或设定的电路结构示意图，图4b为依照本发明实施例的对RRAM阵列批量成形或设 定的方法流程图。
参照图4a和图4b，对RRAM阵列批量成形过程具体包括：首先通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的成形脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元成形过程；与第一行位线BL 1连接的m个阻变存储器单元成形过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的成形电压，完成与第二行位线BL 2连接的m个阻变存储器单元的成形过程；重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的成形过程，使得整个阻变存储器阵列成形过程完成。
参照图4a和图4b，对RRAM阵列批量设定过程具体包括：首先通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的设定脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元设定过程；与第一行位线BL 1连接的m个阻变存储器单元的设定过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的设定电压，完成与第二行位线BL 2连接的m个阻变存储器单元的设定过程；重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的设定过程，使得整个阻变存储器阵列设定过程完成。
需要说明的是，上述实施例主要是以对RRAM进行成形(Forming)过程为例，在实际应用中，同样的原理也可以用作RRAM的设定(Set)过程，只需将成形脉冲改为设定脉冲，即可批量实现快速、低功耗的设定过程。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施 例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

  1. 一种阻变式存储器的操作电路，其特征在于，该电路包括：
    至少一电容，串联于一阻变式存储器，使该阻变式存储器通过该电容接地。
  2. 根据权利要求1所述的阻变式存储器的操作电路，其特征在于，所述阻变式存储器由一阻变存储器单元构成，所述电容串联连接于该阻变存储器单元的底电极端。
  3. 根据权利要求2所述的阻变式存储器的操作电路，其特征在于，所述阻变存储器单元为具有一个阻变存储器(RRAM)的1R结构、具有一个晶体管(Transistor)和一个阻变存储器(RRAM)的1T1R结构、或者具有一个选通管(Selector)和一个阻变存储器(RRAM)的1S1R结构。
  4. 根据权利要求1所述的阻变式存储器的操作电路，其特征在于，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，且每一条字线均串联一个所述电容并通过所述电容接地。
  5. 根据权利要求1所述的阻变式存储器的操作电路，其特征在于，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，任意两个阻变存储器单元之间字线的线阻为R wire，线容为C wire，这些线容均为并联，线容的影响能够认为是在字线上通过一个大小为n×C wire的电容接地。
  6. 一种阻变式存储器的操作方法，其特征在于，该方法包括：
    串联至少一电容于一阻变式存储器，使该阻变式存储器通过该电容接地；
    施加成形或设定脉冲电压于该阻变式存储器，实现对该阻变式存储 器的成形或设定操作。
  7. 根据权利要求6所述的阻变式存储器的操作方法，其特征在于，所述阻变式存储器由一阻变存储器单元构成，所述电容串联连接于该阻变存储器单元的底电极端，所述成形或设定脉冲电压施加于该阻变存储器单元的顶电极端。
  8. 根据权利要求7所述的阻变式存储器的操作方法，其特征在于，所述阻变存储器单元为具有一个阻变存储器(RRAM)的1R结构、具有一个晶体管(Transistor)和一个阻变存储器(RRAM)的1T1R结构、或者具有一个选通管(Selector)和一个阻变存储器(RRAM)的1S1R结构。
  9. 根据权利要求6所述的阻变式存储器的操作方法，其特征在于，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，
    所述串联至少一电容于一阻变式存储器，是在每一条字线上均串联一个电容，使连接于同一条字线的多个阻变存储器单元的底电极端通过所述电容接地；
    所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线。
  10. 根据权利要求6所述的阻变式存储器的操作方法，其特征在于，所述阻变式存储器为m×n的RRAM阵列结构，m和n均为大于等于1的自然数，在列方向上多个阻变存储器单元的顶电极端连接于同一条位线，在行方向上多个阻变存储器单元的底电极端连接于同一条字线，任意两个阻变存储器单元之间字线的线阻为R wire，线容为C wire，这些线容均为并联，线容的影响能够认为是在字线上通过一个大小为n×C wire的电容接地；
    所述串联至少一电容于一阻变式存储器，是利用这些并联的线容作为接地电容；
    所述成形或设定脉冲电压施加于与多个阻变存储器单元的顶电极 端连接的位线。
  11. 根据权利要求9或10所述的阻变式存储器的操作方法，其特征在于，所述成形脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线，具体包括：
    通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的成形脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元成形过程；
    与第一行位线BL 1连接的m个阻变存储器单元成形过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的成形电压，完成与第二行位线BL 2连接的m个阻变存储器单元的成形过程；
    重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的成形过程，使得整个阻变存储器阵列成形过程完成。
  12. 根据权利要求9或10所述的阻变式存储器的操作方法，其特征在于，所述设定脉冲电压施加于与多个阻变存储器单元的顶电极端连接的位线，具体包括：
    通过位线端MUX选择第一行位线BL 1，字线端MUX悬空，使各列字线WL 1、WL 2、……、WL m通过电容接地；在第一行位线BL 1上施加一定时长的设定脉冲，完成与第一行位线BL 1连接的m个阻变存储器单元设定过程；
    与第一行位线BL 1连接的m个阻变存储器单元的设定过程完成后，打开字线端MUX并接地，将电容上的电压重置为0；随后，关闭字线端MUX，再通过位线端MUX选通第二行位线BL 2，在第二行位线BL 2上施加一定时长的设定电压，完成与第二行位线BL 2连接的m个阻变存储器单元的设定过程；
    重复上述过程，直到完成与第n行位线BL n连接的m个阻变存储器单元的设定过程，使得整个阻变存储器阵列设定过程完成。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393768A (zh) * 2008-10-23 2009-03-25 复旦大学 一种电阻存储器的激活操作方法
US20140217348A1 (en) * 2012-02-07 2014-08-07 Intermolecular Inc. Transition Metal Oxide Bilayers
CN106128496A (zh) * 2016-06-16 2016-11-16 中电海康集团有限公司 一种基于电容机构的一次性可编程器件及编程实现方法
US9601546B1 (en) * 2016-09-12 2017-03-21 International Business Machines Corporation Scaled cross bar array with undercut electrode
CN107045883A (zh) * 2015-11-16 2017-08-15 台湾积体电路制造股份有限公司 Rram电路以及rram行形成的方法
CN109863489A (zh) * 2016-07-26 2019-06-07 硅存储技术公司 电阻式随机存取存储器(rram)单元细丝的电流形成

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100849717B1 (ko) * 2006-12-28 2008-08-01 주식회사 하이닉스반도체 문턱전압 스위칭소자를 구비하는 메모리장치
KR20090126102A (ko) * 2008-06-03 2009-12-08 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
JP5198573B2 (ja) * 2008-10-09 2013-05-15 株式会社東芝 クロスポイント型抵抗変化メモリ
JP5524115B2 (ja) * 2011-03-22 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP5562890B2 (ja) * 2011-03-30 2014-07-30 株式会社東芝 抵抗変化メモリ
US8665630B2 (en) * 2011-05-27 2014-03-04 Micron Technology, Inc. Memory cell operation including capacitance
KR20130098021A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 저항성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393768A (zh) * 2008-10-23 2009-03-25 复旦大学 一种电阻存储器的激活操作方法
US20140217348A1 (en) * 2012-02-07 2014-08-07 Intermolecular Inc. Transition Metal Oxide Bilayers
CN107045883A (zh) * 2015-11-16 2017-08-15 台湾积体电路制造股份有限公司 Rram电路以及rram行形成的方法
CN106128496A (zh) * 2016-06-16 2016-11-16 中电海康集团有限公司 一种基于电容机构的一次性可编程器件及编程实现方法
CN109863489A (zh) * 2016-07-26 2019-06-07 硅存储技术公司 电阻式随机存取存储器(rram)单元细丝的电流形成
US9601546B1 (en) * 2016-09-12 2017-03-21 International Business Machines Corporation Scaled cross bar array with undercut electrode

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