JP2019527910A - 抵抗変化型メモリ（ｒｒａｍ）セルフィラメントの電流形成 - Google Patents
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Abstract
メモリデバイスは、第１の導電性電極と第２の導電性電極との間に配設され、第１の導電性電極及び第２の導電性電極と電気的に接続している金属酸化物材料と、金属酸化物材料を介して１つ以上の電流パルスを印加するように構成されている電流源と、を含む。１つ以上の電流パルスの各々に関して、電流パルス中の電流の振幅は経時的に増加して、金属酸化物材料中に導電性フィラメントを形成する。
Description
本発明は、非揮発性メモリに関し、より具体的には抵抗変化型メモリに関する。
（関連出願の相互参照）
本出願は、２０１６年７月２６日に出願されたシンガポール特許出願第１０２０１６０６１３７Ｙ号の利益を主張する。
（関連出願の相互参照）
本出願は、２０１６年７月２６日に出願されたシンガポール特許出願第１０２０１６０６１３７Ｙ号の利益を主張する。
抵抗変化型メモリ（ＲＲＡＭ（登録商標））は、非揮発性メモリの一種である。一般に、ＲＲＡＭメモリセルは、２つの導電性電極の間に挟まれた抵抗性誘電材料層をそれぞれ含む。誘電材料は、通常絶縁性である。しかしながら、誘電体層の両端に適切な電圧を印加することにより、誘電材料層を貫通する導電路（典型的にフィラメントと呼ばれる）を形成することができる。ひとたび、フィラメントが形成されると、誘電層の両端間に適切な電圧を印加することによって、フィラメントを「リセット」（すなわち、破壊され、又は断線され、その結果、ＲＲＡＭセルの両端間が、高抵抗状態になる）、及びセット（すなわち、再形成され、その結果、ＲＲＡＭセルの両端間が、低抵抗状態になる）とすることができる。低抵抗状態及び高抵抗状態を利用して、抵抗状態に応じて「１」又は「０」のデジタル信号を表示することができ、それにより、情報ビットを記憶することができる再プログラム可能な非揮発性メモリセルを提供する。
図１は、ＲＲＡＭメモリセル１の従来の構成を示す。メモリセル１は、頂部電極３及び底部電極４をそれぞれ形成する２つの導電材料層の間に挟まれた抵抗性誘電材料層２を含む。
図２Ａ〜図２Ｄは、誘電材料層２の切り替え機構を示す。具体的には、図２Ａは、製作後の初期状態における抵抗性誘電材料層２を示し、層２は、比較的高い抵抗を呈する。図２Ｂは、層２の両端に適切な電圧を印加することによる、層２を貫通する導電性フィラメント７の形成を示す。フィラメント７は、層２を貫通する導電路であり、これにより、層は、両端間で比較的低い電圧を呈する（フィラメント７の比較的高い導電度のため）。図２Ｃは、層２の両端に「リセット」電圧を印加することにより引き起こされる、フィラメント７の断線８の形成を示す。断線８の区域は、比較的高い抵抗を有し、そのため、層２は、両端間で比較的高い電圧を呈する。図２Ｄは、層２の両端に「設定」電圧を印加することにより引き起こされる、断線８の区域におけるフィラメント７の復元を示す。フィラメント７の復元は、層２が両端間で比較的低い抵抗を呈することを意味する。図２Ｂ及び図２Ｄの「形成」状態又は「設定」状態における層２の比較的低い抵抗は、それぞれデジタル信号状態（例えば、「１」）を表すことができ、図２Ｃの「リセット」状態における層２の比較的高い抵抗は、異なるデジタル信号状態（例えば、「０」）を表すことができる。リセット電圧（フィラメントを破壊する）は、フィラメント形成及び設定電圧の極性と逆の極性を有することができるが、同じ極性を有することもできる。ＲＲＡＭセル１は、繰り返し「リセット」及び「設定」することができ、そのため、理想的な再プログラム可能な非揮発性メモリセルを形成する。
最も重大な動作の１つは、フィラメントの初期形成に関係し、その初期形成は、メモリセルの切り替え特性（例えば、動作電力、デバイス毎の抵抗ばらつき等）を決定するからである。フィラメントの形成に必要な電圧は、比較的高い（すなわち、メモリセルを設定及びリセットするのに必要な電圧よりも有意に高い）。あまりに低いフィラメントフォーミング電圧を使用しても、フィラメントを満足に形成することができない。過剰なフィラメント形成電圧を使用すると、制御されていないフィラメント形成を引き起こし、デバイスを損傷させ、その結果、低品位の切り替え動作をもたらす、又はフィラメントの過剰形成をもたらすことがある。過剰形成は、（多くの回路応用が適応できない）より高い設定及びリセット電圧ピーク、サイクルに誘導される抵抗劣化、不良なリセット及び設定抵抗分布、並びにセル性能の劣化をもたらす。したがって、ＲＲＡＭデバイスにおいて最初にフィラメントを形成する、確実でかつ効果的な技術が必要である。
上記の課題及び必要性は、第１の導電性電極と第２の導電性電極との間に配設され、第１の導電性電極及び第２の導電性電極と電気的に接続している金属酸化物材料中に導電性フィラメントを形成する方法によって、記述されている。この方法は、金属酸化物材料を介して１つ以上の電流パルスを印加することを含み、１つ以上の電流パルスの各々に関して、電流パルス中の電流の振幅は経時的に増加する。
メモリデバイスは、第１の導電性電極と第２の導電性電極との間に配設され、第１の導電性電極及び第２の導電性電極と電気的に接続している金属酸化物材料と、金属酸化物材料を介して１つ以上の電流パルスを印加するように構成されている電流源と、を含む。１つ以上の電流パルスの各々に関して、電流パルス中の電流の振幅は経時的に増加する。
メモリデバイスは、複数のメモリセルと、電流源と、電圧源と、を含む。各メモリセルは、第１の導電性電極と第２の導電性電極との間に配設され、第１の導電性電極及び第２の導電性電極と電気的に接続している金属酸化物材料と、第２の導電性電極に接続されており、ゲート電極を有するトランジスタと、を含む。電流源は、メモリセルを介して１つ以上の電流パルスを印加するように構成されており、１つ以上の電流パルスの各々に関して、電流パルス中の電流の振幅は経時的に増加する。電圧源は、複数のメモリセルのトランジスタのゲート電極に電気的に接続されている。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
本発明は、最初にＲＲＡＭデバイスセルにフィラメントを形成するための改良技術である。この技術は、（電気的）電流の増加又は傾斜（例えば、線形、対数的、両方の組み合わせ等）を伴う１つ以上の（電気的）電流掃引を精密に制御して、メモリセルを損傷させる過剰電流を与えずに、フィラメントを徐々に形成することを含む。１つ以上の制御電流掃引の印加は、予め設定された値で終了することができる、又はセルが所望の抵抗レベルに到達したと判定された後に終了することができる。
図３は、ＲＲＡＭメモリデバイスの上位基本構造を例示し、この構造は、以前に説明したＲＲＡＭセル１、並びにフィラメント形成、セルリセット及びセル設定のためにメモリセル１を流れる制御電流を印可するための電流源１０を含む。抵抗検出器１２を使用して、フィラメント形成、及びＲＲＡＭセル１の状態を判定する（すなわち、セルを読み出す）ため、ＲＲＡＭセル１の両端間の電気抵抗を測定することができる。図３は、単一のＲＲＡＭセル１のみを例示しているにすぎず、電流源１０及び抵抗検出器１２は、ＲＲＡＭセル１のアレイ上に接続され、かつ動作することを理解されたい。また、電流源１０及び抵抗検出器１２は、単一の集積デバイスとして形成されることも可能であることを理解されたい。好ましくは、これらの電極３及び４は、金属材料（例えば、白金、チタン、窒化チタン、ルテニウム、ニッケル、窒化タンタル、タングステン等）からなり、抵抗性誘電体層２は、金属酸化物（例えば、ハフニウム酸化物、タンタル酸化物、チタン酸化物、タングステン酸化物、バナジウム酸化物、銅酸化物等）からなる。あるいは、抵抗性誘導体層２は、別個の副層の複合体であり得る（例えば、層２は多層であり得る。例えば、層２は、２層（例えば、ＴａＯｘ／ＡｌＯｘ、ＴａＯｘ／ＨｆＯｘ、ＨｆＯｘ／ＡｌＯｘ）、又は３層（例えば、ＴａＯｘ層とＨｆＯｘ層との間に配設されるＨｆ層、又はＴａＯｘ層とＨｆＯｘ層との間に配設されるＴｉ層）を含み得る。
図４は、抵抗性誘電体層２の中にフィラメントを形成するため、電流源１０により電極３及び４の両端間に印加された電流掃引ＳIを示す。掃引ＳIでは、電流は徐々に（すなわち、電流ステップＩsで）増加し、各々に増加時間Ｔsをかけて、階段式に（プロットしたように線形に、対数的に、又は両方の組み合わせで）増加する。具体的には、掃引ＳIは、増加時間Ｔsの間に印加された第１の増加電流Ｉsを有する。次いで、印加電流は、加算電流Ｉsだけ増加し、この第２の増加電流は、増加時間Ｔsの間に印加される。次いで、印加電流は、加算電流Ｉsだけ再び増加し、この第３の増加電流は、増加時間Ｔsの間に印加される等、総掃引時間ＴIにわたって同様である。フィラメント形成プロセスは、所定のステップ数及び全体的な期間からなる電流掃引ＳIの終了に達することにより終了する。あるいは、抵抗性誘導体層２の抵抗は、抵抗検出器１２（ＲＲＡＭメモリセル１の電圧及び電流をモニタする）によって測定され得、電流掃引は、抵抗が、フィラメントは適切に形成されたことを確認する（すなわち、形成確認）所望の値に達すると停止し得る、又は上記の組み合わせである（すなわち、測定した抵抗が最初に所定の閾値を下回らなければ、所定のステップ数に達することによりプロセスを停止する）。
電流掃引ＳIの印加後に所望の抵抗を満たさないと判定されると、１つ以上の後続の電流掃引ＳIが印加され得る（図５を参照）。後続の電流掃引の継続時間、ステップ数、及び／又は最大電流値は様々であり得る（図６を参照）。個別のステップの代わりに、電流掃引ＳIは、アナログ傾斜式（図７を参照）で印加され得、必要に応じて後続のアナログ傾斜掃引を含み（図８を参照）、様々な継続時間、傾斜、及び／又は最大電流値が使用され得る（図９を参照）。
図１０は、フィラメントを形成するために、電極３及び４の両端間に印加することができる交互波形の掃引ＳIを示す。この波形は、図４と同様であるが、掃引ＳIの終了時にわずかな逆バイアス電流（すなわち、逆極性であるが、ほとんどの掃引ＳIの振幅と比較して、より小さい電流）が加算されている。逆バイアスは、フィラメントを形成する酸素空孔を安定化するのに役立つ。複数の電流掃引が使用される場合、逆バイアス電流は、振幅及び／又は継続時間において掃引間で異なり得る（例えば、図１１に示されるように、逆バイアス電流の振幅は、掃引間で増加し得る）。これらの波形の逆バイアス電流は、以前論述した任意の波形に加算することができる。
フィラメント形成のために制御電流を印加することは、制御電圧を印加することよりも有利である。図１２は、上記のように、電圧制御によるフィラメント形成、及び電流制御によるフィラメント形成中の電流曲線と電圧曲線とを比較する。電圧のみを制御してフィラメントを形成する（電圧形成）と、電圧の増加に従って電流が徐々に増加する。しかしながら、所望のフィラメント形成が達成されると、抵抗は突然低下し、電圧を突然低下させ、オーバープログラミングの制御が困難になる。電圧形成では、ピーク電圧及びピーク電流が同時に発生することが多い。対照的に、電流のみを制御してフィラメントを形成すると（電流形成）、所望のフィラメント形成を達成するよりもかなり前にピーク電圧が生じる。最大電圧は、常により低い電流において生じる。その結果、突然の形成遷移が生じる可能性は低く、したがって、電流形成を用いることにより、オーバープログラミングはより制御しやすくなる。
図１３は、セルのアレイにフィラメントを大量形成する例示の方法を示す。図１４は、形成プロセス、及び技術ターゲットを使用して設定され得る「形成の終了」ターゲットを示す。電流形成曲線によって示されるように、電流は、より高い電圧において当初は非常に低い（主にトンネル電流）。フィラメントの形成に従って、電流は、より低い電圧において増加する。したがって、フィラメント形成（及びオーバープログラミングの回避）は、電流を掃引することによって最も良好に制御される。
図１５は、上記の電流掃引を印加するための回路を示す。ＲＲＡＭメモリセル１は、頂部電極３に接続されている端子Ｔ１と、底部電極４に接続されている底部端子Ｔ２と、を含む。トランジスタ２０は、ＲＲＡＭメモリセルと直列に接続されていて、トランジスタ２０のゲート電極に接続されている電圧源３０の制御下でＲＲＡＭメモリセルを流れる電流を調整する。トランジスタ２０は、ＲＲＡＭメモリセルの端子Ｔ１に印加される電圧から独立した電流制御を可能にする。例えば、図１６Ａに示されるように、端子Ｔ１に印加される電圧は一定であるが、図１６Ｂに示されるように、ＲＲＡＭメモリセルに流される電流は、掃引中に増加する。図１７Ａ及び図１７Ｂに示されるように、電圧は、電流掃引を通して下向きに傾斜するが、電流は上向きに傾斜する。図１８Ａ及び図１８Ｂに示されるように、電流掃引の第１の部分中、初期電圧はＶｍａｘにおいて一定に保持されるが、電流掃引の第２の部分中には、減少する。図１９に示されるように、フィラメント形成は、複数の電流調整トランジスタを駆動するためにトランジスタのゲート電極に接続する単一のワード線ＷＬを使用して、複数のＲＲＡＭメモリセル１において実施され得る。
上記の（制御電流を使用する）電流掃引を使用したフィラメント形成は、より良好な制御を提供し（非常に多くのセルを含む場合等）、低い設定／リセット電流を呈し、より少ない電力を消費し、電圧形成法と比較してより狭い範囲での設定及びリセット電流分布をもたらす。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、本明細書から明らかであるように、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
Claims (34)
- 第１の導電性電極と第２の導電性電極との間に配設され、前記第１の導電性電極及び前記第２の導電性電極と電気的に接続している金属酸化物材料中に導電性フィラメントを形成する方法であって、前記方法は、
前記金属酸化物材料を介して１つ以上の電流パルスを印加することを含み、
前記１つ以上の電流パルスの各々に関して、前記電流パルス中の前記電流の振幅が経時的に増加する、方法。 - 前記１つ以上の電流パルスの各々に関して、前記電流の前記振幅が、個別のステップで増加する、請求項１に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、前記個別のステップの数が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの個別のステップの数を上回る、請求項２に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の最大値が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの電流振幅の最大値を上回る、請求項１に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、ある電流パルスの継続時間が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの継続時間を上回る、請求項１に記載の方法。
- 前記１つ以上の電流パルスの全てが、同じ継続時間を有する、請求項１に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、前記電流の前記振幅が漸増する、請求項１に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の前記漸増が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの漸増を上回る割合である、請求項７に記載の方法。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の前記漸増が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの漸増と同じ割合である、請求項７に記載の方法。
- 前記１つ以上の電流パルスの各々が、第１の極性を有する第１の部分と、前記第１の極性と反対の第２の極性を有する第２の部分と、を含む、請求項１に記載の方法。
- 金属酸化物材料の抵抗を測定することと、
前記測定された抵抗が所定の閾値未満であることに応答して、前記１つ以上の電流パルスを印加することを停止することと、を更に含む、請求項１に記載の方法。 - 前記１つ以上の電流パルスの各々の後で、前記金属酸化物材料の抵抗を測定することと、
前記測定された抵抗が所定の閾値未満であることに応答して、前記１つ以上の電流パルスを印加することを停止することと、を更に含む、請求項１に記載の方法。 - トランジスタが前記第２の導電性電極に電気的に接続されており、前記金属酸化物材料を介して前記１つ以上の電流パルスを印加することが、前記第１の導電性電極に定電圧を印加することを含む、請求項１に記載の方法。
- トランジスタが前記第２の導電性電極に電気的に接続されており、前記金属酸化物材料を介して前記１つ以上の電流パルスを印加することが、前記第１の導電性電極に下向きに傾斜する電圧を印加することを含む、請求項１に記載の方法。
- トランジスタが前記第２の導電性電極に電気的に接続されており、前記金属酸化物材料を介して前記１つ以上の電流パルスを印加することが、最初に前記第１の導電性電極に定電圧を印加し、次いで前記第１の導電性電極に下向きに傾斜する電圧を印加することを含む、請求項１に記載の方法。
- 第１の導電性電極と第２の導電性電極との間に配設され、前記第１の導電性電極及び前記第２の導電性電極と電気的に接続している金属酸化物材料と、
前記金属酸化物材料を介して１つ以上の電流パルスを印加するように構成されている電流源と、を含み、
前記１つ以上の電流パルスの各々に関して、前記電流パルス中の前記電流の振幅が経時的に増加する、メモリデバイス。 - 前記１つ以上の電流パルスの各々に関して、前記電流の前記振幅が、個別のステップで増加する、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、前記個別のステップの数が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの個別のステップの数を上回る、請求項１７に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の最大値が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの電流振幅の最大値を上回る、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、ある電流パルスの継続時間が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの継続時間を上回る、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの全てが、同じ継続時間を有する、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、前記電流の前記振幅が漸増する、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の前記漸増が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの漸増を上回る割合である、請求項２２に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々に関して、前記電流振幅の前記漸増が、前記電流パルスに先行する前記１つ以上の電流パルスのいずれかの漸増と同じ割合である、請求項２２に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々が、第１の極性を有する第１の部分と、前記第１の極性と反対の第２の極性を有する第２の部分と、を含む、請求項１６に記載のメモリデバイス。
- 前記金属酸化物材料の抵抗を測定するように構成されている抵抗検出器を更に含み、前記電流源が、前記測定された抵抗が所定の閾値未満であることに応答して、前記１つ以上の電流パルスを印加することを停止するように構成されている、請求項１６に記載のメモリデバイス。
- 前記１つ以上の電流パルスの各々の後で、前記金属酸化物材料の抵抗を測定するように構成されている抵抗検出器を更に含み、前記電流源が、前記測定された抵抗が所定の閾値未満であることに応答して、前記１つ以上の電流パルスを印加することを停止するように構成されている、請求項１６に記載のメモリデバイス。
- 前記第２の導電性電極に接続されているトランジスタと、
前記トランジスタのゲート電極に接続されている電圧源と、を更に含み、
前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に定電圧を前記第１の導電性電極に印加するように構成されている、請求項１６に記載のメモリデバイス。 - 前記第２の導電性電極に接続されているトランジスタと、
前記トランジスタのゲート電極に接続されている電圧源と、を更に含み、
前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に下向きに傾斜する電圧を前記第１の導電性電極に印加するように構成されている、請求項１６に記載のメモリデバイス。 - 前記第２の導電性電極に接続されているトランジスタと、
前記トランジスタのゲート電極に接続されている電圧源と、を更に含み、
前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に、最初に定電圧を前記第１の導電性電極に印加し、次いで下向きに傾斜する電圧を前記第１の導電性電極に印加するように構成されている、請求項１６に記載のメモリデバイス。 - メモリデバイスであって、
複数のメモリセルであって、各メモリセルが、
第１の導電性電極と第２の導電性電極との間に配設され、前記第１の導電性電極及び前記第２の導電性電極と電気的に接続している金属酸化物材料と、
前記第２の導電性電極に接続されており、ゲート電極を有するトランジスタと、を含む、複数のメモリセルと、
前記メモリセルを介して１つ以上の電流パルスを印加するように構成されている電流源であって、前記１つ以上の電流パルスの各々に関して、前記電流パルス中の前記電流の振幅が経時的に増加する、電流源と、
前記複数のメモリセルの前記トランジスタの前記ゲート電極に電気的に接続されている電圧源と、を含む、メモリデバイス。 - 前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に定電圧を前記第１の導電性電極に印加するように構成されている、請求項３１に記載のメモリデバイス。
- 前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に下向きに傾斜する電圧を前記第１の導電性電極に印加するように構成されている、請求項３１に記載のメモリデバイス。
- 前記電圧源及び前記電流源が、前記１つ以上の電流パルス中に、最初に前記第１の導電性電極に定電圧を印加し、次いで下向きに傾斜する電圧を前記第１の導電性電極に印加するように構成されている、請求項３１に記載のメモリデバイス。
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