KR101981911B1 - 저항성 랜덤 액세스 메모리(rram) 셀 필라멘트를 형성하기 위한 다중-단차 전압 - Google Patents

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Abstract

제1 전도성 전극과 제2 전도성 전극 사이에 배치되고 그들과 전기 접촉하는 금속 산화물 재료, 및 제1 및 제2 전극들에 걸쳐서 시간적으로 이격되는 복수의 전압 펄스들을 인가하도록 구성된 전압원을 포함하는 메모리 디바이스 및 방법이 개시된다. 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 전압의 진폭은 전압 펄스 동안에 증가한다.

Description

저항성 랜덤 액세스 메모리(RRAM) 셀 필라멘트를 형성하기 위한 다중-단차 전압
교차 참조
본 출원은 2016년 3월 4일자로 출원되고 발명의 명칭이 "Multi-Step Voltage For Forming Resistive Random Access Memory (RRAM) Cell Filament"인 싱가포르 특허 출원 제10201601703U호에 대한 우선권을 주장하며, 그 출원은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 비휘발성 메모리에 관한 것이고, 더 구체적으로는, 저항성 랜덤 액세스 메모리(resistive random access memory)에 관한 것이다.
저항성 랜덤 액세스 메모리(RRAM)는 일종의 비휘발성 메모리이다. 일반적으로, RRAM 메모리 셀들 각각은 2개의 전도성 전극들 사이에 개재되는 저항성 유전체 재료 층을 포함한다. 유전체 재료는, 보통, 절연성이다. 그러나 유전체 층에 걸쳐서 적절한 전압을 인가함으로써, 전도 경로(전형적으로, 필라멘트(filament)로 지칭됨)가 유전체 재료 층을 통해서 형성될 수 있다. 일단 필라멘트가 형성되면, 그것은 유전체 층에 걸쳐서 적절한 전압들을 인가함으로써 "재설정(reset)"(즉, 파손(break) 또는 파열(rupture) - RRAM 셀에 걸쳐서 고저항을 초래함) 및 설정(즉, 재형성 - RRAM 셀에 걸쳐서 보다 낮은 저항을 초래함)될 수 있다. 저저항 및 고저항 상태들은 저항 상태에 따라 "1" 또는 "0"의 디지털 신호를 나타내도록 활용될 수 있고, 이에 의해, 소정 비트의 정보를 저장할 수 있는 재프로그래밍가능 비휘발성 메모리 셀을 제공할 수 있다.
도 1은 RRAM 메모리 셀(1)의 종래의 구성을 도시한다. 메모리 셀(1)은 상부 전극(3) 및 하부 전극(4)을 각각 형성하는 2개의 전도성 재료 층들 사이에 개재되는 저항성 유전체 재료 층(2)을 포함한다.
도 2a 내지 도 2d는 유전체 재료 층(2)의 스위칭 메커니즘을 도시한다. 구체적으로, 도 2a는 제조 후의 초기 상태에 있는 저항성 유전체 재료 층(2)을 도시하는데, 여기서 층(2)은 상대적인 고저항을 나타낸다. 도 2b는 적절한 전압을 층(2)에 걸쳐서 인가함으로써 층(2)을 통하는 전도성 필라멘트(7)의 형성을 도시한다. 필라멘트(7)는 층(2)을 통하는 전도성 경로이며, 그에 따라 층은 (필라멘트(7)의 상대적인 고전도성 때문에) 그에 걸쳐서 상대적인 저저항을 나타낸다. 도 2c는 층(2)에 걸쳐진 "재설정" 전압의 인가에 의해 야기되는, 필라멘트(7)에서의 파열부(8)의 형성을 도시한다. 파열 부(8)의 영역은 상대적인 고저항을 가지며, 그에 따라 층(2)은 그에 걸쳐서 상대적인 고저항을 나타낸다. 도 2d는 층(2)에 걸쳐진 "설정" 전압의 인가에 의해 야기되는, 파열부(8)의 영역에서의 필라멘트(7)의 복구를 도시한다. 복구된 필라멘트(7)는 층(2)이 그에 걸쳐서 상대적인 저저항을 나타낸다는 것을 의미한다. 도 2b 및 도 2d의 "형성" 또는 "설정" 상태에서의 층(2)의 상대적인 저저항은 각각 디지털 신호 상태(예컨대, "1")를 표현할 수 있고, 도 2c의 "재설정" 상태에서의 층(2)의 상대적인 고저항은 상이한 디지털 신호 상태(예컨대, "0")를 표현할 수 있다. 재설정 전압(이는 필라멘트를 파손시킴)은 필라멘트 형성 및 설정 전압들의 극성과는 반대인 극성을 가질 수 있지만, 그것은 또한 동일한 극성을 가질 수 있다. RRAM 셀(1)은 반복해서 "재설정" 및 "설정"될 수 있고, 따라서, 그것은 이상적인 재프로그래밍가능 비휘발성 메모리 셀을 형성한다.
대부분의 임계 동작들 중 하나는 필라멘트의 초기 형성을 수반하는데, 이는 메모리 셀의 스위칭 특성들(예컨대, 동작 전력, 디바이스-디바이스 저항 변화 등)을 정의할 것이기 때문이다. 필라멘트를 형성하는 데 필요한 전압 및 전류는 상대적으로 높다(즉, 메모리 셀을 설정 및 재설정하는 데 필요한 전압들보다 현저히 더 높다). 너무 낮은 필라멘트 형성 전압을 사용하는 것은 필라멘트를 적절하게 형성하지 않을 것이다. 과도한 필라멘트 형성 전압을 사용하는 것은 디바이스를 손상시킬 수 있고 열등한 저항 스위칭 거동들을 초래할 수 있는 제어되지 않는 필라멘트 형성을 야기할 수 있다. 따라서, RRAM 디바이스들에서 필라멘트들을 초기에 형성하기 위한 신뢰성있고 효과적인 기법이 필요하다.
전술된 문제들 및 필요성들은 제1 전도성 전극과 제2 전도성 전극 사이에 배치되고 그들과 전기 접촉하는 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법에 의해 다루어진다. 방법은 제1 및 제2 전극들에 걸쳐서 시간적으로 이격되는 복수의 전압 펄스들을 인가하는 단계를 포함한다. 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 전압의 진폭은 전압 펄스 동안에 증가한다.
메모리 디바이스는 제1 전도성 전극과 제2 전도성 전극 사이에 배치되고 그들과 전기 접촉하는 금속 산화물 재료, 및 제1 및 제2 전극들에 걸쳐서 시간적으로 이격되는 복수의 전압 펄스들을 인가하도록 구성된 전압원을 포함한다. 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 전압의 진폭은 전압 펄스 동안에 증가한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 저항성 랜덤 액세스 메모리(RRAM) 셀의 측단면도이다.
도 2a는 초기 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2b는 형성 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2c는 재설정 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 2d는 설정 상태에 있는 종래의 RRAM 셀의 저항성 유전체 층의 측단면도이다.
도 3은 RRAM 메모리 디바이스의 기본 컴포넌트들을 보여주는 개략도이다.
도 4는 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 파형을 도시한 그래프이다.
도 5는 도 4의 전압 펄스들에 적용되는 전류 한도들을 도시한 그래프이다.
도 6은 도 4의 전압 펄스들에 적용되는 전류 한도들을 도시한 그래프이다.
도 7은 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
도 8은 도 7의 전압 펄스들에 적용되는 전류 한도들을 도시한 그래프이다.
도 9는 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
도 10은 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
도 11은 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
도 12는 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
도 13은 RRAM 셀 내에 필라멘트를 형성하도록 인가되는 전압 펄스들의 대안의 파형을 도시한 그래프이다.
본 발명은 RRAM 디바이스들 내에 필라멘트들을 초기에 형성하기 위한 개선된 기법이다. 이 기법은 각각의 펄스 내의 전압들을 증가시키는 것과 펄스별 최대 달성 전압을 증가시키는 것을 조합하고, 사전결정된 방식으로 형성 전류를 제어하고 형상화하는 것과 조합하여, 메모리 셀을 손상시킬 과도한 전압들 없이 필라멘트를 부드럽게 형성하기 위한 전압 펄스들을 수반한다. 펄스들의 인가는 사전설정 값에서 종료될 수 있거나, 또는 셀이 원하는 저항 레벨에 도달한 후에 종료될 수 있다.
도 3은 앞서 설명된 RRAM 셀(1), 및 필라멘트 형성, 셀 재설정, 및 셀 설정을 위해 메모리 셀(1)에 걸쳐서 전압들을 인가하기 위한 전압원(10)을 포함하는 RRAM 메모리 디바이스의 하이 레벨 기본 구조를 도시한다. 저항 검출기(12)가 필라멘트 형성 및 RRAM 셀(1)의 상태의 판정(즉, 셀의 판독)을 위해 RRAM 셀(1)에 걸친 전기 저항을 측정하는 데 사용될 수 있다. 도 3이 단일 RRAM 셀(1)만을 도시하지만, 전압원(10) 및 저항 검출기(12)는 RRAM 셀들(1)의 어레이에 접속되고 그에 대해 동작한다는 것이 이해되어야 한다. 또한, 전압원(10) 및 저항 검출기(12)가 단일 집적 디바이스로서 형성될 수 있다는 것이 이해되어야 한다. 바람직하게는, 전극들(3, 4)은 금속 재료(예컨대, Pt, Ti, TiN, Ru, Ni, TaN, W 등)로 제조되고, 저항성 유전체 층(2)은 금속 산화물(예컨대, HfOx, TaOx, TiOx, WOx, Vox, CuOx 등)로 제조된다. 대안으로, 저항성 유전체 층(2)은 별개의 서브층들의 합성물일 수 있다(예컨대, 층(2)은 다수의 층들일 수 있는데, 예를 들어 Hf 층이 TaOx 층과 HfOx 층 사이에 배치된다).
도 4는 저항성 유전체 층(2) 내에 필라멘트를 형성하기 위해 전압 펄스들(P)이 전압원(10)에 의해 전극들(3, 4)에 걸쳐서 인가됨을 도시한다. 각각의 펄스(P) 내에서, 전압은 계단형 형식으로 각각이 증분 지속시간(Ts)에 따라 증분(즉, 전압 단차들(Vs))이 증가한다. 각각의 연속적인 펄스(P)는 종료 전에 더 높은 전압에 도달하고, 더 긴 지속시간(T)을 갖는다. 예를 들어, 펄스(P1)는 증분 시간(Ts) 동안에 인가되는 제1 증분 전압(Vs)을 갖는다. 이어서, 인가된 전압은 추가적인 Vs 만큼 증가되고, 이러한 제2 증분 전압은 증분 시간(Ts) 동안에 인가된다. 이어서, 인가된 전압은 추가적인 Vs 만큼 다시 증가되고, 이러한 제3 증분 전압은 증분 시간(Ts) 동안에 인가된다. 이어서, 총 지속시간(T1)을 갖는 펄스(P1)가 종료된다. 펄스(P2)는, 그것이 증분 시간(Ts) 동안 인가되는 다른 Vs 만큼 상승되는 추가적인 증분 전압을 가져서, 펄스(P2)의 전체 지속시간(T2)이 펄스(P1)의 지속시간(T1)보다 더 크게 되도록 한다는 점을 제외하면 펄스(P1)와 동일하다. 이러한 반복은 필라멘트 형성이 완료될 때까지 계속된다. 필라멘트 형성 프로세스는, 사전결정된 개수의 펄스들(P)에 도달하거나, 또는 저항 검출기(12)에 의해 펄스들(P) 사이에서 측정된 바와 같은 저항성 유전체 층(2)의 저항이 필라멘트가 적절하게 형성되었음을 검증하는 원하는 값(즉, 형성 검증)에 도달하는 것에 의해, 또는 인가된 전압원 동안의 전기 전류가 사전결정된 값을 초과함(역시, 형성 검증)을 감지하는 것에 의해, 또는 상기의 것의 조합에 의해 종료된다(즉, 측정된 저항이 사전결정된 임계치 아래로 먼저 떨어지거나 또는 전기 전류가 사전결정된 값을 먼저 초과하지 않는다면, 사전결정된 개수의 펄스들에 도달함으로써 프로세스를 중지한다).
펄스들에 대해 가해질 수 있는 다른 제한사항은 전기 전류에 기초한다. 구체적으로, 저항성 유전체 층(2)을 통하는 과도한 전기 전류는 제어되지 않은 필라멘트 형성을 야기할 수 있다. 따라서, 최대 전기 전류 한도(I)(보통, 전기 전류 한도, 전류 한도, 및 전류 순응(current compliance) 한도로 지칭됨)는 각각의 펄스에 대해 전압원(10)에 의해 구현될 수 있고, 이에 의해, 임의의 주어진 펄스에 대한 전기 전류는 전류가 전류 한도(I)에 도달한다면 그 한도를 초과할 수 없다. 각각의 펄스에 대한 전류 한도들(I)은 동일할 수 있거나, 또는 변화할 수 있다(예컨대, 펄스에 따라(pulse to pulse) 증가할 수 있다). 예를 들어, 도 5에 도시된 바와 같이, 도 4에서의 전압 펄스들 각각은 각각의 펄스 내의 각각의 연속적인 증분 전압에 대해 증가하는 대응하는 전류 한도들에 의해 제한된다. 대안으로, 각각의 펄스는 도 6에 도시된 바와 같은 단일 전류 한도(I)만을 가질 수 있는데, 여기서 전류 한도는 각각의 연속적인 펄스에 대해 증가한다. 각각의 펄스에 대한 (또는 각각의 펄스 내의) 전류 한도를 서서히 상승시킴으로써, 제어 불가능한 필라멘트 형성을 야기할 수 있는 과도한 전기 전류들이 회피될 수 있다.
비제한적인 예로서, 임의의 주어진 펄스(n)에 대한 전류 한도(I(n))는 하기의 수학식에 의해 결정될 수 있다: I(n) = k* I(n-1), 여기서 k는 층 스택(3/2/4)에 특정적인 인수이고, I(n-1)은 선행 펄스에 대한 전류 한도이다. 다른 비제한적인 실시예에서, 전류 한도(I(n))는 하기의 수학식에 의해 결정될 수 있다: I(n) = n* k, 이때 k는 층 스택(3/2/4)에 특정적이다. 대안으로, 전류 한도는 상기의 접근법들의 조합에 의해 결정될 수 있다.
펄스들(P) 각각은 필라멘트의 형성에 기여한다. 그러나 정분 전압이 각각의 펄스 내에서 증가함에 따라 필라멘트를 서서히 형성함으로써, 그리고 각각의 연속적인 펄스의 최대 달성 전압 및 지속시간을 서서히 증가시킴으로써, 전기 전류에 대해 증분적으로 증가하는 한도들과 함께, 어떠한 전압도 인가되지 않는, 펄스들 사이의 이완 시간들을 가지면, 더 신뢰성있는 필라멘트 형성, 및 그에 따라 더 제어되고 신뢰성있는 메모리 셀 성능이 달성될 수 있음이 판정되었다.
도 7은 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형에서, 각각의 펄스(P)의 전압 진폭들 및 지속시간은 동일하다. 그러나, 각각의 펄스(P)에 대한 전류 한도(I)는, 필라멘트가 적절히 형성될 때까지, 도 8에 도시된 바와 같이 점진적으로 증가한다. 그것은 필라멘트가 적절히 형성됨을 보장하는, 각각의 연속적인 펄스에 대한 전류 한도(또는 각각의 펄스 내의 각각의 연속적인 단차)의 느린 증분 증가이다. 대안으로, 필라멘트가 소정 개의 고정된 전압 펄스들 이후에 적절히 형성되지 않는 경우, 후속 펄스들에 대한 최대 전압은 증가될 수 있다.
도 9는 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형에서, 각각의 펄스(P)는 (전술된 이산 단차들과는 반대로) 0으로부터 시작하는 점진적으로 증가하는 전압을 포함한다. 각각의 펄스는 동일한 지속시간(T)을 갖지만, 각각의 연속적인 펄스는 이전 펄스(P)에 비해 전압을 더 빠르게 램핑(ramp)하고 더 높은 최대 전압에 도달한다. 전류 한도는 이러한 펄스들에 적용될 수 있는데, 이는 전술된 바와 같이 펄스마다 동일하거나 또는 펄스에 따라 변화한다.
도 10은 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형에서, 각각의 펄스(P)는 0으로부터 시작하는 점진적으로 증가하는 전압을 포함한다. 전압이 램핑업(ramp up)하는 속도는 각각의 펄스에 대해 동일하다. 각각의 연속적인 펄스는 이전 펄스보다 더 큰 지속시간(T)을 가지며, 따라서, 각각의 연속적인 펄스가 이전 펄스(P)에 비해 더 높은 최대 전압에 도달한다. 전류 한도는 이러한 펄스들에 적용될 수 있는데, 이는 전술된 바와 같이 펄스마다 동일하거나 또는 펄스에 따라 변화한다.
도 11은 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형에서, 각각의 펄스(P)는 점진적으로 증가하는 전압을 포함한다. 전압이 램핑업하는 속도는 각각의 펄스에 대해 동일하며, 바람직하게는, 각각의 연속적인 펄스는 이전 펄스가 종료된 전압 레벨에서 시작된다. 이러한 실시예에서의 펄스들 모두는 동일한 지속시간(T)을 갖지만, 이러한 지속시간도 마찬가지로 변화할 수 있다. 전류 한도가 이러한 펄스들에 적용될 수 있는데, 이는 전술된 바와 같이 펄스마다 동일하거나 또는 펄스에 따라 변화한다.
도 12는 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형에서, 각각의 펄스(P)는 점진적으로 증가하는 전압을 포함한다. 전압이 램핑업하는 속도는 각각의 연속적인 펄스에 대해 더 작지만, 각각의 펄스의 지속시간(T)은 증가하여 각각의 연속적인 펄스가, 이전 펄스가 종료된 전압 레벨에서 시작되게 한다. 전류 한도가 이러한 펄스들에 적용될 수 있는데, 이는 전술된 바와 같이 펄스마다 동일하거나 또는 펄스에 따라 변화한다.
도 13은 필라멘트를 형성하기 위해 전극들(3, 4)에 걸쳐서 인가될 수 있는 펄스들(P)의 대안의 파형을 도시한다. 이러한 파형은 도 5의 것과 유사하지만, 각각의 펄스(P)의 말미에 작은 역바이어스 전압(즉, 대부분의 펄스(P)와 비교하여 반대 극성이지만 더 작은 진폭의 전압)이 추가된다. 역 바이어스는 필라멘트를 형성하는 산소 결핍의 안정화를 돕는다. 역 바이어스 전압들은 진폭 및/또는 지속시간 면에서 펄스에 따라 변화할 수 있다(예컨대, 역바이어스 전압들의 진폭은 도 9에 도시된 바와 같이 펄스에 따라 증가할 수 있다). 이러한 파형의 역바이어스 전압은 이전에 논의된 파형들 중 임의의 것에 추가될 수 있다. 전류 한도가 이러한 펄스들에 적용될 수 있는데, 이는 전술된 바와 같이 펄스마다 동일하거나 또는 펄스에 따라 변화한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시된 또는 청구되는 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (32)

  1. 제1 전도성 전극과 제2 전도성 전극 사이에 배치되고 이들과 전기 접촉하는 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법으로서,
    상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 시간적으로 이격되는 복수의 전압 펄스들을 인가하는 단계를 포함하고,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해,
    전압의 진폭이 상기 전압 펄스 동안에 증가하며,
    상기 전압 진폭의 최대치는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 전압 진폭의 최대치를 초과하고,
    상기 하나의 전압 펄스는 상기 하나의 전압 펄스에 바로 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 종료되는 전압 진폭과 동일한 시작 전압 진폭을 갖는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 전압 펄스들 각각에 대해,
    상기 전압 펄스 동안에 상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 인가되는 전기 전류를 전류 한도로 제한하는 단계를 추가로 포함하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  4. 제3항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전류 한도는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 전류 한도를 초과하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  5. 제4항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 바로 연속적인 전압 펄스의 전류 한도는 곱셈 인자만큼 상기 하나의 전압 펄스의 전류 한도보다 더 큰, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  6. 제1항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압의 진폭은 이산 단차들로 증가하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  7. 제6항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 이산 단차들의 개수는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 이산 단차들의 개수를 초과하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  8. 제1항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 하나의 전압 펄스의 지속시간은 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 지속시간을 초과하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  9. 제1항에 있어서,
    상기 복수의 전압 펄스들 모두는 동일한 지속시간을 갖는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  10. 제1항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압의 진폭은 점진적으로 증가하는, 방법.
  11. 제10항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압 진폭의 점진적 증가 속도는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 점진적 증가 속도를 초과하는 속도로 이루어지는 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  12. 제10항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압 진폭의 점진적 증가 속도는 상기 복수의 전압 펄스들 중 다른 전압 펄스들 모두의 점진적 증가 속도와 동일한 속도로 이루어지는 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  13. 삭제
  14. 삭제
  15. 제1항에 있어서,
    상기 복수의 전압 펄스들 각각 이후에 상기 금속 산화물 재료의 저항을 측정하는 단계; 및
    상기 측정된 저항이 사전결정된 임계치 미만인 것에 응답하여 상기 전압 펄스들의 인가를 중지하는 단계를 추가로 포함하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  16. 제1항에 있어서,
    상기 전압 펄스들 중 하나의 전압 펄스 동안에 상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 인가되는 전기 전류가 사전결정된 값을 초과한 것에 응답하여 상기 전압 펄스들의 인가를 중지하는 단계를 추가로 포함하는, 금속 산화물 재료의 전도성 필라멘트를 형성하는 방법.
  17. 메모리 디바이스로서,
    제1 전도성 전극과 제2 전도성 전극 사이에 배치되고 이들과 전기 접촉하는 금속 산화물 재료; 및
    상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 시간적으로 이격되는 복수의 전압 펄스들을 인가하도록 구성된 전압원을 포함하고,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해,
    전압의 진폭이 상기 전압 펄스 동안에 증가하며,
    상기 진폭의 최대치는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 진폭의 최대치를 초과하고,
    상기 하나의 전압 펄스는 상기 하나의 전압 펄스에 바로 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 종료되는 전압 진폭과 동일한 시작 전압 진폭을 갖는, 메모리 디바이스.
  18. 삭제
  19. 제17항에 있어서,
    상기 전압원은, 상기 전압 펄스들 각각에 대해, 상기 전압 펄스 동안에 상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 인가되는 전기 전류를 전류 한도로 제한하도록 추가로 구성되는, 메모리 디바이스.
  20. 제19항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전류 한도는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 전류 한도를 초과하는, 메모리 디바이스.
  21. 제20항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 바로 연속적인 전압 펄스의 전류 한도는 곱셈 인자만큼 상기 하나의 전압 펄스의 것보다 더 큰, 메모리 디바이스.
  22. 제17항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압의 진폭은 이산 단차들로 증가하는, 메모리 디바이스.
  23. 제22항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 이산 단차들의 개수는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 이산 단차들의 개수를 초과하는, 메모리 디바이스.
  24. 제17항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 하나의 전압 펄스의 지속시간은 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 지속시간을 초과하는, 메모리 디바이스.
  25. 제17항에 있어서,
    상기 복수의 전압 펄스들 모두는 동일한 지속시간을 갖는, 메모리 디바이스.
  26. 제17항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압의 진폭은 점진적으로 증가하는, 메모리 디바이스.
  27. 제26항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압 진폭의 점진적 증가 속도는 상기 하나의 전압 펄스에 선행하는 상기 복수의 전압 펄스들 중 임의의 전압 펄스의 점진적 증가 속도를 초과하는 속도로 이루어지는 메모리 디바이스.
  28. 제26항에 있어서,
    상기 전압 펄스들 중 각각의 하나의 전압 펄스에 대해, 상기 전압 진폭의 점진적 증가 속도는 상기 복수의 전압 펄스들 중 다른 전압 펄스들 모두의 점진적 증가 속도와 동일한 속도로 이루어지는 메모리 디바이스.
  29. 삭제
  30. 삭제
  31. 제17항에 있어서,
    상기 복수의 전압 펄스들 각각 이후에 상기 금속 산화물 재료의 저항을 측정하기 위한 저항 검출기를 추가로 포함하고, 상기 전압원은 상기 측정된 저항이 사전결정된 임계치 미만인 것에 응답하여 상기 전압 펄스들의 인가를 중지하도록 구성된, 메모리 디바이스.
  32. 제17항에 있어서,
    상기 전압원은, 상기 전압 펄스들 중 하나의 전압 펄스 동안에 상기 제1 전도성 전극 및 상기 제2 전도성 전극에 걸쳐서 인가되는 전기 전류가 사전결정된 값을 초과한 것에 응답하여 상기 전압 펄스들의 인가를 중지하도록 구성된, 메모리 디바이스.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017006212T5 (de) 2016-12-09 2019-08-29 Microsemi Soc Corp. Resistive Speicherzelle mit wahlfreiem Zugriff
DE112018004134T5 (de) 2017-08-11 2020-04-23 Microsemi Soc Corp. Schaltlogik und verfahren zur programmierung von resistiven direktzugriffs-speichervorrichtungen
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
KR102670952B1 (ko) * 2019-07-16 2024-05-30 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
CN114257257B (zh) * 2021-12-17 2023-04-25 清华大学深圳国际研究生院 一种多阶峰值检测脉冲超宽带接收机

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
WO2008016833A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Increasing write voltage pulse operations in non-volatile memory
KR100755409B1 (ko) 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
US7474561B2 (en) 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
KR100809339B1 (ko) 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US7830697B2 (en) * 2007-06-25 2010-11-09 Sandisk 3D Llc High forward current diodes for reverse write 3D cell
TWI517156B (zh) * 2008-02-29 2016-01-11 Toshiba Kk Semiconductor memory device
US20100067290A1 (en) * 2008-09-15 2010-03-18 Savransky Semyon D Method of programming of phase-change memory and associated devices and materials
US8040721B2 (en) 2009-08-31 2011-10-18 Sandisk 3D Llc Creating short program pulses in asymmetric memory arrays
US8848430B2 (en) 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP5044669B2 (ja) * 2010-03-24 2012-10-10 株式会社東芝 半導体記憶装置
JP5132703B2 (ja) * 2010-03-23 2013-01-30 株式会社東芝 不揮発性半導体記憶装置
US8274812B2 (en) * 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
JP5300798B2 (ja) 2010-07-28 2013-09-25 株式会社東芝 半導体記憶装置
CN102610272B (zh) 2011-01-19 2015-02-04 中国科学院微电子研究所 一种阻变存储器单元的编程和擦除方法及装置
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9001557B2 (en) * 2011-12-02 2015-04-07 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device
US8976568B1 (en) * 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
KR101996020B1 (ko) * 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
KR20140029814A (ko) 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 구동 방법
JP5911814B2 (ja) * 2012-09-12 2016-04-27 株式会社東芝 抵抗変化メモリ
US8995169B1 (en) 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM

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JP2019511803A (ja) 2019-04-25
EP3424087A1 (en) 2019-01-09
CN108886094A (zh) 2018-11-23
US9959927B2 (en) 2018-05-01
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