TWI621122B - 用於形成電阻式隨機存取記憶體(rram)單元細絲的多階電壓 - Google Patents

用於形成電阻式隨機存取記憶體(rram)單元細絲的多階電壓 Download PDF

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Abstract

本文揭示一種記憶體裝置及方法，其包含：一金屬氧化物材料，其設置於第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；以及一電壓源，其經組態以跨該第一電極與該第二電極來施加時間上間隔的複數個電壓脈衝。對於該等電壓脈衝之各者，在該電壓脈衝期間，該電壓的一振幅增加。

Description

用於形成電阻式隨機存取記憶體(RRAM)單元細絲的多階電壓 相關申請案之交互參照
本申請案主張2016年3月4日申請且名為「Multi-Step Voltage For Forming Resistive Random Access Memory(RRAM)Cell Filament」之新加坡專利申請案第10201601703U號的優先權，其以引用的方式併入本文中。
本發明係有關於非揮發性記憶體，具體而言有關於電阻式隨機存取記憶體。
電阻式隨機存取記憶體(RRAM)是一種非揮發性的記憶體。一般而言，RRAM記憶體單元各包括一包夾於兩層導電電極之間的電阻介電材料層。該介電材料正常係絕緣體。然而，藉由跨介電層施加適當的電壓會形成一條通過介電材料層的傳導路徑(通常稱作細絲(filament))。一旦細絲形成，藉由跨介電層施加適當的電壓，細絲可被「重設(reset)」(即，中斷或斷裂，其導致跨RRAM單元的高電阻)，以及設定(即，重新形成，其導致跨RRAM單元的較低電阻)。視電阻狀態，低和高電阻狀態可用來指示「1」或「0」之數位訊號，因而提供儲存一位元之資訊的可重新程式化非揮發性記憶體單 元。
圖1顯示一RRAM記憶體單元1的習知組態。記憶體單元1包括一包夾於兩層導電材料層間的電阻介電材料層2，該等導電材料層分別形成頂電極3和底電極4。
圖2A至圖2D顯示介電材料層2的切換機制。具體而言，圖2A顯示電阻介電材料層2在製程後的初始狀態，其中層2展現一相對高的電阻。圖2B顯示在層2的兩端施加適當的電壓後，形成一通過層2的導電細絲7。細絲7係通過層2的導電路徑，使得跨該層展現一相對低的電阻(因為細絲7有相對高的導電率)。圖2C顯示於層2兩端施加「重設」電壓後造成細絲7中一斷裂(rupture)8之形成。斷裂8的區域具有相對高的電阻，使得跨層2展現一相對高的電阻。圖2D顯示藉由在層2兩端施加「設定」電壓所導致的斷裂8區域內細絲7之重新恢復。重新恢復的細絲7表示跨層2展現一相對低的電阻。層2在圖2B和圖2D之「形成」或「設定」狀態時的相對低電阻分別可以代表一種數位信號狀態(例如：「1」)，而圖2C的「重設」狀態中層2的相對高電阻則可代表一種不同的數位信號狀態(例如：「0」)。重設電壓(其中斷細絲)可具有與細絲形成及設定電壓相反的極性，但也可具有相同的極性。RRAM單元1可以被重複地「重設」和「設定」，故其形成一個理想的可重新程式化非揮發性記憶體單元。
最關鍵操作之一涉及細絲的初始形成，因為將定義記憶體單元的切換特性(例如，操作功率、裝置對裝置的電阻變化、等等)。形成細絲所需要的電壓及電流相對高(即，明顯高於設定及重 設記憶體單元所需要的電壓)。使用太低的細絲形成電壓將無法足夠地形成細絲。使用過量的細絲形成電壓可能導致不受控制的細絲形成，其會損壞裝置且造成次等的電阻切換行為。因此，需要一種用於將細絲初始地形成於RRAM裝置中之可靠且有效的技術。
上述的問題與需求係藉由一種形成導電細絲於設置在第一導電電極與第二導電電極之間且電性接觸第一導電電極與第二導電電極的金屬氧化物材料中的方法來解決。該方法包含跨第一電極與第二電極來施加時間上間隔的複數個電壓脈衝。對於該等電壓脈衝之各者，在該電壓脈衝期間，該電壓的一振幅增加。
一記憶體裝置包含：一金屬氧化物材料，其設置在第一導電電極與第二導電電極之間且電性接觸第一導電電極與第二導電電極；及一電壓源，其經組態以跨第一電極與第二電極來施加時間上間隔的複數個電壓脈衝。對於該等電壓脈衝之各者，在該電壓脈衝期間，該電壓的一振幅增加。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
1‧‧‧電阻式隨機存取記憶體(RRAM)記憶體單元
2‧‧‧電阻介電材料層
3‧‧‧頂電極
4‧‧‧底電極
7‧‧‧導電細絲
8‧‧‧斷裂
10‧‧‧電壓源
12‧‧‧電阻偵測器
I‧‧‧電流限制
P‧‧‧電壓脈衝
P1‧‧‧脈衝
P2‧‧‧脈衝
T‧‧‧持續時間
T1‧‧‧總持續時間
T2‧‧‧總持續時間
Ts‧‧‧增量時間
Vs‧‧‧增量電壓；電壓階躍
圖1係一習知電阻式隨機存取記憶體(RRAM)單元的側截面圖。
圖2A係該習知RRAM單元的電阻介電層在其初始狀態的側截面圖。
圖2B係該習知RRAM單元的電阻介電層在其經形成狀態的側截面圖。
圖2C係該習知RRAM單元的電阻介電層在其重設狀態的側截面圖。
圖2D係該習知RRAM單元的電阻介電層在其設定狀態的側截面圖。
圖3係顯示RRAM記憶體裝置之基礎組件的示意圖。
圖4係繪示施加以形成細絲於RRAM單元中之電壓脈衝之波形的圖。
圖5係繪示施加到圖4之電壓脈衝之電流限制的圖。
圖6係繪示施加到圖4之電壓脈衝之電流限制的圖。
圖7係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
圖8係繪示施加到圖7之電壓脈衝之電流限制的圖。
圖9係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
圖10係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
圖11係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
圖12係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
圖13係繪示施加以形成細絲於RRAM單元中之電壓脈衝之交替波形的圖。
本發明係一種用於初始形成細絲於RRAM裝置中的改善技術。該技術涉及結合在各脈衝內增加電壓及逐脈衝地增加最大達成電壓，以及結合用預定方式來控制與塑形形成電流的電壓脈衝，以和緩地形成細絲且無將損壞記憶體單元的過量電壓。脈衝之施加可在預設值結束，或可在單元達到所欲的電阻位準之後結束。
圖3繪示RRAM記憶體裝置的高階基礎結構，其包括先前說明的RRAM單元1、用於跨記憶體單元1施加電壓以用於細絲形成、單元重設與單元設定的電壓源10。可使用電阻偵測器12來測量跨RRAM單元1的電阻，以用於細絲形成且判定RRAM單元1的狀態(即，讀取單元)。應理解，雖然圖3僅繪示單一個RRAM單元1，然而電壓源10與電阻偵測器12連接到RRAM單元1的陣列且對RRAM單元1的陣列進行操作。亦應該理解，電壓源10與電阻偵測器12可形成為單一個積體裝置。較佳地，電極3與電極4係由金屬材料(例如，Pt、Ti、TiN、Ru、Ni、TaN、W等等)製成且電阻介電層2係由金屬氧化物(例如，HfOx、TaOx、TiOx、WOx、Vox、CuOx等等)製成。替代地，電阻介電層2可係離散子層的複合物(例如，層2可係多層，諸如Hf層設置在TaOx層與HfOx層之間)。
圖4繪示藉由電壓源10跨電極3與電極4施加的電壓脈衝P以用於形成細絲於電阻介電層2中。在各脈衝P內，電壓以階梯方 式、以各具有增量持續時間Ts的增量(即，電壓階躍Vs)來增加。各連續脈衝P在結束之前達到更高的電壓，且具有更長的持續時間T。例如，脈衝P1具有施加達增量時間Ts的第一增量電壓Vs。然後，施加電壓增加額外的Vs，且此第二增量電壓施加達增量時間Ts。然後，施加電壓再度增加額外的Vs，且此第三增量電壓施加達增量時間Ts。然後脈衝P1結束，其具有總持續時間T1。脈衝P2與脈衝P1相同，除了其具有提高了另一Vs(施加達增量時間Ts)的額外增量電壓，使得脈衝P2的總持續時間T2大於脈衝P1的持續時間T1。此反覆持續，直到細絲形成完成為止。藉由達到預定數目個脈衝P，或者藉由電阻偵測器12而在脈衝P之間所測量到之電阻介電層2的電阻達到一所欲值(該所欲值驗證已經適當形成細絲(即，形成驗證))，或者藉由感測在一施加電壓源期間的電流超過一預定值(亦形成驗證)，或上文之組合(即，藉由達到預定數目個脈衝而停止程序，除非所測量的電阻首先降到低於一預定臨限值，或電流首先超過一預定值)，細絲形成程序則結束。
對脈衝的另一限制係基於電流。具體而言，通過電阻介電層2的過量電流會造成不受控制的細絲形成。因此，可由用於各脈衝的電壓源10來實施最大電流限制I(通常稱為電流限制(electrical current limit)、限流(current limit)、及限制電流(current compliance)限制)，藉此，用於任何已知脈衝的電流則無法超過電流限制I(萬一電流達到彼限制)。用於各脈衝的電流限制I可以相同或可以變化(例如，可逐脈衝地增加)。例如，如在圖5中所示，在圖4中之電壓脈衝 的各者受限於隨著各脈衝內之各連續增量電壓而增加的對應電流限制。或者，各脈衝可僅僅具有單一電流限制I，如在圖6中所示，其中電流限制隨著各連續脈衝而增加。藉由緩慢提高用於各脈衝(或在各脈衝內)的電流限制，可避免會造成不受控制細絲形成的過量電流。
舉非限制性實例，用於任何已知脈衝n的電流限制I(n)可由以下方程式判定：I(n)=k* I(n-1)，其中k是特定針對層堆疊3/2/4的因子，且I(n-1)是用於前一脈衝的電流限制。在另一非限制性實施例中，電流限制I(n)可由以下方程式判定：I(n)=n* k，其中k特定針對層堆疊3/2/4。或者，電流限制可由上文方法的組合來判定。
脈衝P的各者有助於細絲之形成。然而，藉由以各脈衝內的增量電壓增加來緩慢地形成細絲、以及緩慢地增加各連續脈衝的最大得到電壓與持續時間(在脈衝之間具有未施加電壓之弛緩時間)，連同對電流的增量增加限制，來判定可達成更可靠的細絲形成並且因此達成更受控制且可靠的記憶體單元性能。
圖7繪示用於形成細絲之跨電極3與電極4施加之脈衝P的交替波形。在此波形中，各脈衝P的電壓振幅與持續時間相同。但是，用於各脈衝P的電流限制I逐漸增加，如在圖8中所示，直到適當形成細絲為止。用於確保適當形成細絲的各連續脈衝(或在各脈衝內的各連續階躍)之電流限制的緩慢增量增加。或者，如果在一定數目個固定電壓脈衝之後未適當形成細絲，則用於後續脈衝的最大電壓可能增加。
圖9繪示用於形成細絲之跨電極3與電極4施加之脈衝P的 交替波形。在此波形中，各脈衝P包括從零開始、逐漸增加的電壓(相對於上文所說明的離散階躍)。各脈衝具有相同持續時間T，但相較於前一脈衝P，各連續脈衝使電壓更快地斜坡上升且達到更高的最大電壓。可將電流限制施加到這些脈衝，脈衝之電流限制相同，或電流限制因脈衝而異，如上文所說明。
圖10繪示用於形成細絲之跨電極3與電極4施加之脈衝P的交替波形。在此波形中，各脈衝P包括從零開始、逐漸增加的電壓。對於各脈衝，電壓斜坡上升的比率相同。各連續脈衝具有大於前一脈衝的持續時間T，如此，相較於前一脈衝P，各連續脈衝達到更高的最大電壓。可將電流限制施加到這些脈衝，脈衝之電流限制相同，或電流限制因脈衝而異，如上文所說明。
圖11繪示用於形成細絲之跨電極3與電極4施加之脈衝P的交替波形。在此波形中，各脈衝P包括逐漸增加的電壓。對於各脈衝，電壓斜坡上升的比率相同，且較佳地，各連續脈衝在前一脈衝結束的電壓位準處開始。在本實施例中的脈衝全部具有相同持續時間T，但此持續時間的時間亦可改變。可將電流限制施加到這些脈衝，脈衝之電流限制相同，或電流限制因脈衝而異，如上文所說明。
圖12繪示用於形成細絲之跨電極3與電極4施加之脈衝P的交替波形。在此波形中，各脈衝P包括逐漸增加的電壓。對於各連續脈衝，電壓斜坡上升的比率較小，但各脈衝的持續時間T增加，使得能夠允許各連續脈衝在前一脈衝結束的電壓位準處開始。可將電流限制施加到這些脈衝，脈衝之電流限制相同，或電流限制因脈衝而異，如 上文所說明。
圖13繪示用於形成細絲之跨電極3與電極4施加之脈衝P的交替波形。此波形與圖5的波形類似，但在各脈衝P結束時加上小的反向偏壓(即，相較於大部分脈衝P，極性相反但振幅較小的電壓)。反向偏壓有助於穩定形成細絲的氧空位。在振幅及/或持續時間中，反向偏壓可因脈衝而異(例如，如在圖9中所示，反向偏壓的振幅可逐脈衝地增加)。此波形的反向偏壓可加到先前討論波形之任一者。可將電流限制施加到這些脈衝，脈衝之電流限制相同，或電流限制因脈衝而異，如上文所說明。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法之步驟都需以繪示或主張權利範圍者的確切順序執行。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣 地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦合(electrically coupled)」一詞則包括了「直接電性耦合」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦合」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (32)

  1. 一種形成一導電細絲於設置在第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極的金屬氧化物材料中的方法，該方法包含：跨該第一電極與該第二電極施加時間上間隔的複數個電壓脈衝；其中，對於該等電壓脈衝之各者，該電壓的一振幅在該電壓脈衝期間增加。
  2. 如請求項1之方法，其中對於該等電壓脈衝的各者，該電壓振幅的一最大值超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的電壓振幅最大值。
  3. 如請求項1之方法，其中對於該等電壓脈衝的各者，其進一步包含：將在該電壓脈衝期間跨該第一電極與該第二電極施加的電流限制於一電流限制。
  4. 如請求項3之方法，其中對於該等電壓脈衝之各者，該電流限制超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的電流限制。
  5. 如請求項4之方法，其中對於該等電壓脈衝之各者，一緊接相繼電壓脈衝的該電流限制比該一電壓脈衝的該電流限制還大一乘數因子。
  6. 如請求項1之方法，其中對於該等電壓脈衝之各者，該電壓的該振幅以離散階躍增加。
  7. 如請求項6之方法，其中對於該等電壓脈衝之各者，該等離散階躍的一數目超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的離 散階躍數目。
  8. 如請求項1之方法，其中對於該等電壓脈衝之各者，該一電壓脈衝的一持續時間超過在該一脈衝之前之該複數個電壓脈衝之任一者的持續時間。
  9. 如請求項1之方法，其中該複數個電壓脈衝的全部具有一相同持續時間。
  10. 如請求項1之方法，其中對於該等電壓脈衝之各者，該電壓的該振幅逐漸地增加。
  11. 如請求項10之方法，其中對於該等電壓脈衝之各者，該電壓振幅以一比率逐漸增加，該比率超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的比率。
  12. 如請求項10之方法，其中對於該等電壓脈衝之各者，該電壓振幅以一比率逐漸增加，該比率與該複數個電壓脈衝之全部其他者的比率相同。
  13. 如請求項2之方法，其中對於該等電壓脈衝之各者，該一電壓脈衝具有一開始電壓振幅，該開始電壓振幅等於緊接在該一電壓脈衝之前之該複數個電壓脈衝之任一者的一結束電壓振幅。
  14. 如請求項1之方法，其中該等電壓脈衝之各者以一反向極性的電壓結束。
  15. 如請求項1之方法，其進一步包含：在該複數個電壓脈衝的各者後，測量該金屬氧化物材料的一電阻；以及 回應於該測得電阻低於一預定臨限值，停止該等電壓脈衝之該施加。
  16. 如請求項1之方法，其進一步包含：回應於在該等電壓脈衝之一者期間跨該第一電極與該第二電極而施加的一電流超過一預定值，停止該等電壓脈衝之該施加。
  17. 一種記憶體裝置，其包含：一種金屬氧化物材料，其設置於第一導電電極與第二導電電極之間且電性接觸該第一導電電極與該第二導電電極；一電壓源，其經組態以跨該第一電極與該第二電極來施加時間上間隔的複數個電壓脈衝；其中，對於該等電壓脈衝之各者，該電壓的一振幅在該電壓脈衝期間增加。
  18. 如請求項17之記憶體裝置，其中對於該等電壓脈衝之各者，該振幅的一最大值超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的振幅最大值。
  19. 如請求項17之記憶體裝置，其中該電壓源進一步經組態以對於該等電壓脈衝的各者在該電壓脈衝期間跨該第一電極與該第二電極施加的電流限制於一電流限制。
  20. 如請求項19之記憶體裝置，其中對於該等電壓脈衝之各者，該電流限制超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者之電流限制。
  21. 如請求項20之記憶體裝置，其中對於該等電壓脈衝之各者，一緊接 相繼電壓脈衝的該電流限制比該一電壓脈衝的該電流限制還大一乘數因子。
  22. 如請求項17之記憶體裝置，其中對於該等電壓脈衝之各者，該電壓的該振幅以離散階躍增加。
  23. 如請求項22之記憶體裝置，其中對於該等電壓脈衝之各者，該等離散階躍的一數目超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的離散階躍數目。
  24. 如請求項17之記憶體裝置，其中對於該等電壓脈衝之各者，該一電壓脈衝的一持續時間超過在該一脈衝之前之該複數個電壓脈衝之任一者的持續時間。
  25. 如請求項17之記憶體裝置，其中該複數個電壓脈衝的全部具有一相同的持續時間。
  26. 如請求項17之記憶體裝置，其中對於該等電壓脈衝之各者，該電壓的該振幅逐漸地增加。
  27. 如請求項26之記憶體裝置，其中對於該等電壓脈衝之各者，該電壓振幅的該逐漸增加係以超過在該一電壓脈衝之前之該複數個電壓脈衝之任一者的一比率。
  28. 如請求項26之記憶體裝置，其中對於該等電壓脈衝之各者，該電壓振幅的該逐漸增加係以與該複數個電壓脈衝之全部其他者之比率相同的比率。
  29. 如請求項18之記憶體裝置，其中對於該等電壓脈衝之各者，該一電壓脈衝具有一開始電壓振幅，該開始電壓振幅等於緊接在該一電壓 脈衝之前之該複數個電壓脈衝之任一者的一結束電壓振幅。
  30. 如請求項17之記憶體裝置，其中該等電壓脈衝之各者以一反向極性的電壓結束。
  31. 如請求項17之記憶體裝置，其進一步包含：一電阻偵測器，其用於測量在該複數個電壓脈衝之各者後之該金屬氧化物材料的一電阻，其中該電壓源經組態以回應於該測得電阻低於一預定臨限值，停止該等電壓脈衝之該施加。
  32. 如請求項17之記憶體裝置，其中該電壓源經組態以回應於在該等電壓脈衝之一個期間跨該第一電極與該第二電極施加的一電流超過一預定值，停止該等電壓脈衝之該施加。
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