TW201601153A - 操作記憶胞的方法及整合電路 - Google Patents

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Abstract

一種操作一包括相變材料的第一記憶胞的方法，其中第一記憶胞係可編程的，以儲存數個資料值之一資料值，此些資料值以第一記憶胞的數個不重疊範圍電阻表示。方法包括：施加至少一測試脈衝給第一記憶胞，以於一中間範圍電阻建立第一記憶胞的一胞電阻，中間範圍電阻包括數個表示此些資料值的此些不重疊範圍電阻之第一與第二相鄰範圍之間的數個電阻值；以及在施加至少一測試脈衝給第一記憶胞之後，依據(i)中間範圍電阻的胞電阻與(ii)中間範圍電阻的一參考電阻的數個相對值，判斷是否施加至少一熱脈衝給第一記憶胞。

Description

操作記憶胞的方法及整合電路 【0001】
本發明是有關於一種例如是相變材料記憶技術的熱基(thermal-based)記憶技術。
 【0002】
相變記憶係一種熱基的非揮發記憶整合電路技術的議題。一相變記憶胞可由頂及底電極，及一包含於此些電極之間的相變材料層所組成。相變材料具有至少二固相，例如是包括一般的非結晶(amorphous)固相及一般結晶(crystalline)固相。相變材料透過電流經由相變材料層可改變相態。一般的非結晶態的電阻率高於一般結晶態的電阻率。電阻率的差異透過可容易地被測出，以偵測相變記憶胞所儲存的資料。
【0003】
從非結晶相到結晶相的變化，本文稱為設定(SET)操作，可藉由施加一電脈衝經由相變材料執行。在電脈衝中，於起始峰電流後，電流隨脈衝期間減少，使相變材料緩慢地冷卻成結晶態。
【0004】
從結晶相到非結晶相的變化，本文稱為重設(RESET)操作，可藉由施加一短高電流脈衝經由相變材料以軟化(melt)或破壞(break down)相變材料的結晶相結構執行。之後，相變材料快速冷卻，壓制相變過程且允許相變材料的至少一部分以穩定一非結晶態。
【0005】
相變記憶具有穩定的特性，似DRAM及非揮發性的操作，為資料儲存記憶體提供一好條件。記憶胞的相變材料的劣化與包含數個胞不再能儲存資料的耐久性有關。建議的解決方案是依據各種不同的材料及結構發展，例如材料摻雜、侷限胞結構(confined cell structure)及最佳化操作，去提升相變材料的耐久性。然而，建議方案並未提到將限制相變記憶體的耐久性的相變材料的劣化。
【0006】
因此，有需要提供一種藉由減少記憶胞的相變材料劣化，以增加相變材料耐久度的方法。
 【0007】
依據本發明之一實施例，提出一種操作一包括一相變材料的第一記憶胞的方法，其中第一記憶胞係可編程的，以儲存複數個資料值之一資料值，此些資料值以第一記憶胞的複數個不重疊範圍電阻表示，方法包括：
【0008】
施加至少一測試脈衝給第一記憶胞，以於一中間範圍電阻建立第一記憶胞的一胞電阻，中間範圍電阻包括數個表示此些資料值的此些不重疊範圍電阻之第一與第二相鄰範圍之間的複數個電阻值；以及
【0009】
在施加至少一測試脈衝給第一記憶胞之後，依據(i)中間範圍電阻的胞電阻與(ii)中間範圍電阻的一參考電阻的數個相對值，判斷是否施加至少一熱脈衝給第一記憶胞。
【0010】
依據本發明之另一實施例，更包括：
【0011】
回應胞電阻落至參考電阻以下，施加至少一熱脈衝給第一記憶胞。
【0012】
依據本發明之另一實施例，此些資料值具有一冪等於2的此些資料值的總量。
【0013】
依據本發明之另一實施例，藉由施加至少一第一電流脈衝給第一記憶胞並持續一第一期間，第一記憶胞係可編程的，以儲存一以一第一相鄰範圍表示的第一資料值；
【0014】
藉由施加至少一第二電流脈衝給第一記憶胞並持續一第二期間，第一記憶胞係可編程的，以儲存一以第二相鄰範圍表示的第二資料值，其中第二期間短於第一期間；其中方法包括：
【0015】
施加至少一熱脈衝給第一記憶胞並持續一第三期間，第三期間長於第一期間及第二期間。
【0016】
依據本發明之另一實施例，藉由施加至少一第一電流脈衝給具有一第一電流最大值的第一記憶胞，第一記憶胞係可編程的，以儲存一以第一相鄰範圍表示的第一資料值；
【0017】
藉由施加至少一第二電流脈衝給第一記憶胞並持續一具有一第二電流最大值的第二期間，第一記憶胞係可編程的，以儲存一以第二相鄰範圍表示的第二資料值；方法更包括：
【0018】
施加具有一第三電流最大值的至少一熱脈衝給第一記憶胞，其中第三電流最大值小於第一電流最大值及第二電流最大值。
【0019】
依據本發明之另一實施例，更包括：
【0020】
施加至少一熱脈衝給第一記憶胞。
【0021】
依據本發明之另一實施例，更包括：
【0022】
施加至少一熱脈衝給一或更多鄰近第一記憶胞的一組第二記憶胞。
【0023】
依據本發明之另一實施例，更包括：
【0024】
透過鄰近於第一記憶胞的至少一加熱裝置，施加至少一熱脈衝。
【0025】
依據本發明之另一實施例，至少一熱裝置係具有相變材料的至少一第二記憶胞。
【0026】
依據本發明之另一實施例，更包括：
【0027】
施加至少一測試脈衝給達到一預設存取循環數的第一記憶胞。
【0028】
依據本發明之另一實施例，一種整合電路包括一記憶胞陣。記憶胞陣包括一相變材料及一控制電路。控制電路執行：
【0029】
編程陣列的複數個記憶胞，以儲存複數個資料值的一資料值，此些資料值以複數個不重疊範圍電阻表示；
【0030】
施加至少一測試脈衝給第一記憶胞，以於一中間範圍電阻建立第一記憶胞的一胞電阻，中間範圍電阻包括複數個表示此些資料值的此些不重疊範圍電阻之第一與第二相鄰範圍之間的複數個電阻值；及
【0031】
在施加至少一測試脈衝給第一記憶胞之後，依據(i)中間範圍電阻的胞電阻與(ii)中間範圍電阻的一參考電阻的複數個相對值，判斷是否施加至少一熱脈衝給第一記憶胞。
【0032】
依據本發明之另一實施例，控制電路執行：
【0033】
回應胞電阻落至參考電阻以下，施加至少一熱脈衝給第一記憶胞。
【0034】
依據本發明之另一實施例，此些資料值具有一冪等於2的此些資料值的總量。
【0035】
依據本發明之另一實施例，藉由施加至少一第一電流脈衝給第一記憶胞並持續一第一期間，第一記憶胞係可編程的，以儲存一以第一相鄰範圍表示的第一資料值；
【0036】
藉由施加至少一第二電流脈衝給第一記憶胞並持續一第二期間，第一記憶胞係可編程的，以儲存一以第二相鄰範圍表示的第二資料值，其中第二期間短於第一期間；
【0037】
其中，控制電路執行：
【0038】
施加至少一熱脈衝給第一記憶胞並持續一第三期間，第三期間長於第一期間及第二期間。
【0039】
依據本發明之另一實施例，藉由施加至少一第一電流脈衝給具有一第一電流最大值的第一記憶胞，第一記憶胞係可編程的，以儲存一以第一相鄰範圍表示的第一資料值；
【0040】
藉由施加至少一第二電流脈衝給第一記憶胞並持續一具有一第二電流最大值的第二期間，第一記憶胞係可編程的，以儲存一以第二相鄰範圍表示的第二資料值；
【0041】
其中整合電路包括：
【0042】
施加具有一第三電流最大值的至少一熱脈衝給第一記憶胞，其中第三電流最大值小於第一電流最大值及第二電流最大值。
【0043】
依據本發明之另一實施例，整合電路執行：
【0044】
施加至少一熱脈衝給第一記憶胞。
【0045】
依據本發明之另一實施例，整合電路執行：
【0046】
施加至少一熱脈衝給一或更多鄰近第一記憶胞的一組第二記憶胞。
【0047】
依據本發明之另一實施例，整合電路執行：
【0048】
透過鄰近於第一記憶胞的至少一加熱裝置，施加至少一熱脈衝；
【0049】
依據本發明之另一實施例，透過鄰近於第一記憶胞的至少一加熱裝置，施加至少一熱脈衝。
【0050】
依據本發明之另一實施例，其中控制電路執行：
【0051】
施加至少一測試脈衝給達到一預設存取循環數的第一記憶胞。
【0052】
依據本發明之另一實施例，一種裝置，具有一第一記憶胞，第一記憶胞包括一相變材料，第一記憶胞係可編程的，以儲存複數個資料值的一資料值，此些資料值以第一記憶胞的複數個不重疊範圍電阻表示，裝置包括：
【0053】
一用以施加至少一測試脈衝給第一記憶胞以於一中間範圍電阻建立第一記憶胞的一胞電阻的手段(means)，其中中間範圍電阻包括複數個表示此些資料值的此些不重疊範圍電阻之第一與第二相鄰範圍之間的複數個電阻值；
【0054】
一用以在施加至少一測試脈衝給第一記憶胞之後，依據(i)中間範圍電阻的胞電阻與(ii)中間範圍電阻的一參考電阻的複數個相對值，判斷是否施加至少一熱脈衝給第一記憶胞的手段。
【0055】
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下
 【0083】
100‧‧‧記憶胞
102、102A、102B、102C、102D‧‧‧記憶元件
104、104A‧‧‧頂電極
106、106A‧‧‧底電極
108‧‧‧結晶相
110‧‧‧非結晶相
200、210‧‧‧向下減少
202‧‧‧部分重設電阻
204‧‧‧向上復原
208‧‧‧設定電阻
400‧‧‧小孔洞
402‧‧‧大孔洞
404‧‧‧很大孔洞
600A、600B‧‧‧第一存取線
602‧‧‧位元線解譯器
604A‧‧‧存取裝置
606‧‧‧字元線解譯
608A、608B‧‧‧第二存取線
609‧‧‧接地端點
610A、610B‧‧‧第三存取線
701‧‧‧設定操作波形
702‧‧‧重設操作波形
703‧‧‧治癒操作波形
801‧‧‧部分重設電阻
803‧‧‧參考電阻
960‧‧‧記憶陣列
961‧‧‧字元線解譯器
963‧‧‧列解譯器
965‧‧‧匯流排
966‧‧‧區塊
967‧‧‧資料匯流排
969‧‧‧偏壓電路
970‧‧‧啟動機
972‧‧‧資料輸出線
974‧‧‧電路
975‧‧‧整合電路
984‧‧‧治癒元件陣列
【0056】

第1A圖繪示記憶胞的一部分處於設定狀態。
第1B圖繪示記憶胞的一部分處於重設狀態。
第2圖繪示隨循環增加設定及部分重設電阻的變化圖。
第3A圖繪示歷經右偏移階段變化的施加電流與記憶胞的電阻曲線圖。
第3B圖繪示歷經左偏移階段變化的施加電流與記憶胞的電阻曲線圖。
第4A至4C圖繪示記憶胞的一部分經歷形成孔洞之相變材料劣化的不同階段示意圖。
第5A圖繪示劣化前相變記憶胞的基本組成比例初始均勻分佈的示意圖。
第5B圖繪示經歷劣化的相變記憶胞的基本組成比例不均勻分佈的示意圖。
第6圖繪示包含相變記憶胞的記憶陣列示意圖。
第7圖繪示實施例之設定、重設及治癒操作的脈衝形圖。
第8圖繪示隨記憶胞循環增加，偵測到的記憶體的部分重設電阻。
第9圖繪示包括相變記憶陣列的整合電路裝置的方塊圖。
第10A及10B圖繪示表示被非揮發記憶裝置儲存的不同數值的電阻範圍及中間範圍的示意圖。
 【0057】
以下將配合圖示，對本發明的實施例提供更詳細的說明。雖然以下說明將會參照特定的結構與方法。但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件方法及實施例，來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例之中，相同的元件，將以相同的元件符號加以表示。
【0058】
圖1A及1B繪示根據一實施例的一記憶胞的部分示意圖。記憶胞100包括位於一頂電極104與一底電極106之間的記憶元件102。記憶元件102包括相變材料(phase change material)的一層。相變材料可於非結晶相(amorphous phases)與結晶相(crystalline phases)之間變化。
【0059】
實施例的記憶胞包括相變基記憶材料(phase change based memory material)，其包含硫系基(chalcogenide based)材料及其它材料。硫族(Chalcogens)包括氧(O)、硫(S)、硒(Se)與碲(Te)之任一者，其形成週期表中VI族的一部分。硫系包括具有一硫族與更多的陽極元件或根的化合物。硫系合金包括硫系與其它例如是過渡金屬的材料的組成。硫系合金通常包含週期表的列6(column six)一個或更多元素，例鍺及錫。通常，硫系合金包括一組成，其包含銻(Sb)、鎵(Ga)、銦(In)及銀(Ag)。許多相變基記憶材料描述於技術文獻，包含Ga/Sb, In/Sb, In/Se, Sb/Te, Ge/Te, Ge/Sb/Te, In/Sb/Te, Ga/Se/Te, Sn/Sb/Te, In/Sb/Ge, Ag/In/Sb/Te, Ge/Sn/Sb/Te, Ge/Sb/Se/Te及Te/Ge/Sb/S。在Ge/Sb/Te家族中，廣大的合金組成可使用的。代表的組成為TeaGebSb100−(a+b)。
【0060】
繪示於第1A圖的記憶胞100的一部分處於設定狀態(SET state)，而記憶元件102的相變材料處於結晶相108。繪示於第1B圖的記憶胞100的一部分處於重設狀態(RESET state)，而記憶元件102的相變材料包括一大部分，其穩定於頂電極104與底電極106之間的電流路徑的非結晶相110且也包括處於結晶相108的數個部分。一透過記憶胞100的頂電極104及底電極106施加的電流能導致記憶元件102的熱量，其允許於設定狀態與重設狀態之間改變。此些狀態之間的改變於記憶裝置的正常操作期間在數千至數百萬或更多的命令下完成，此處稱為循環。此循環導致記憶胞的應力，其導致相變材料的劣化。
【0061】
記憶元件102的相變材料的劣化顯露二階段。第一階段，稱為右偏移(right shift)，是記憶胞的電阻與於低至中度循環所發生的施加電流的偏移。第二階段，稱為左偏移(left shift)，是記憶胞的電阻與於中度至高度循環所發生的施加電流的偏移。右偏移能由部分重設電阻的改變去確定。在第2圖的實施例中，當循環增加時，右偏移能由部分重設電阻202的向下減少(downhill decrease)200去確定。如第2圖所示，當循環增加時，隨著增加的206設定電阻208，左偏移能由部分重設電阻202的向上復原(uphill recovery)204去確定。此外，右偏移期間，重設電阻208的向下減少210也可伴隨部分重設電阻202的向下減少200。第3A圖繪示歷經右偏移階段的電阻與記憶胞的施加電流曲線，而第3B圖繪示歷經左偏移階段的電阻與記憶胞的施加電流曲線。電阻與施加電流曲線顯示當施加電流時電阻增加，且記憶胞從低電阻設定狀態變化至高電阻重設狀態。曲線的中間部分於此本文稱為部分重設狀態。第3A圖的電阻與施加電流曲線包括從記憶胞已循環零次的初始狀態曲線至記憶胞已經歷1E8循環的曲線。在第3B圖，電阻與電流曲線包括從1E8至9E8循環的曲線，其中1E8循環曲線與第3A圖相同。如第3A圖所示，當循環增加，對於一給定電流，部分重設狀態的電阻減少，因此曲線往右偏移。此外，如第3B圖所示，當循環再增加，部分重設狀態的電阻增加，因此曲線往左偏移。此些繪示係基於記憶元件之相變材料於GST-225的經驗資料。實施例可包括具有不同材料特性及物理組成的數種不同記憶胞。此些實施例在不同循環狀態時從右偏移過渡至左偏移。
【0062】
如第3A圖所示的右偏移及如第3B圖所示的左偏移對應至第2圖之部分重設電阻202的減少200及復原204。如第3B圖所示，在左偏移發生後，開放失效條件發生，其電阻維持在一與施加電流獨立的高常數值。實施例顯示開放失效條件發生在4E8至9E8循環，證明9E8曲線具有一常數高電阻。右及左偏移期間，劣化可修補。在實施例中，在記憶胞呈現左偏移徵召前，劣化可更容易且更完整地修補。一旦開放失效條件發生，修補相變材料更困難。於不可修補的劣化發生前確定出劣化是有益的。
【0063】
相變材料的劣化原因包括組成改變及孔洞(void)形成於記憶元件的相變材料。第4A至4C圖繪示在左偏移、右偏移及開放失效條件期間，孔洞形成的記憶胞100的部分示意圖。記憶胞100從第1A圖所示的無劣化開始，其記憶元件102無形成孔洞。當由設定/重設循環導致的應力(stress)發生，小孔洞400產生在記憶元件內且為一右偏移的貢獻原因，如第4A圖所示。當循環持續，更多小孔洞400產生，及存在的孔洞的結塊(agglomeration)及累積(accumulation)形成朝向底電極106的大孔洞402，二者貢獻左偏移的原因，如第4B圖所示。若循環持續，劣化將持續直到開放失效條件發生，如第4C圖所示，其中小孔洞400的結塊及累積與大孔洞402創造一完全覆蓋底電極106的很大孔洞404。
【0064】
第5A及5B圖繪示記憶胞的相變材料組成改變的示意圖。Y軸表示記憶胞內一位置的相變材料的元素Ge、Sb、Te的相對數量，而x軸表示記憶胞內的該位置。在此實施例中，記憶元件的相變材料是GST-255，其包括Ge:Sb:Te的近似比例為2:2:5。圖示包括二垂直線，左邊線表示記憶元件與底電極的介面，右邊線表示頂電極。第5A圖繪示在Ge:Sb:Te三元素的比例於整個記憶元件內係均勻地為2:2:5下的初始預劣化分佈。第5B圖繪示同一GST-225記憶層受到組成改變之劣化影響的示意圖。在第5B圖之組成改變的實施例中，Te往頂電極的遷徙導致一Te集中區(rich region)，且Sb朝向底電極的遷徙導致一Sb集中區。此外，其它不同元素的不均勻分布係呈現於整個記憶元件內。
【0065】
施加熱能給記憶胞劣化的相變材料能夠反轉包括降低或消除孔洞的劣化，且回復元素比例分布朝向更均勻比例。本文之熱量的應用係稱為治癒(healing)。隨著相變材料的劣化，施加熱能的門檻量(threshold amount)給記憶胞造成劣化受到修復至一點，該點係記憶胞在初始零循環狀態時，記憶胞顯示一相似的電阻與施加電流曲線的一點，如第3A圖所示。一旦修復，記憶胞之未來劣化趨勢相似於尚未事先治癒的初始零循環狀態的記憶胞。由於實質上完全修復劣化的能力，相變材料的治癒能重複數次。熱能的應用可以受控於記憶裝置的控制電路的治癒操作去執行。
【0066】
第6圖繪示應用本發明實施例之記憶陣列的示意圖。四個代表的記憶胞包括記憶元件102A、102B、102C及102D，其表示能包括數百萬個記憶胞的一陣列的一小區域。如圖所示，包括記憶元件102A的記憶胞包含頂電極104A及底電極106A，且記憶元件102A包括具有頂電極及底電極的電通訊(electrical communication)的相變材料。
【0067】
數個第一存取線(access line)600A及600B，以二位元線為例，係與位元線解譯器602電通訊。包括記憶元件102A的記憶胞的頂電極104A連接第一存取線600A。如實施例所示的存取電晶體，其包括記憶元件102A的記憶胞的底電極耦接於存取裝置604A的第一端點。數個第二存取線608A及608B，以二源極線為例，係耦接於源極線終端電路(termination circuit)，例如是接地端點609。第二存取線608A係更連接於存取裝置604A的第二端點。在一些實施例中，源極線終端電路包括例如是電壓源極電流源的數個偏壓電路(bias circuit)及非接地且用以施加偏壓配置於源極線的解譯電路(decoding circuit)。數個第三存取線610A及610B，以二條字元線為例，係耦接於具有設定、重設及治癒模式的字元線解譯器606。包括具有記憶元件102B、102B及102D的記憶胞的陣列的其它數個記憶胞係以相似趨勢連接。位元線解譯器、源極線終端及字元線解譯器形成記憶裝置的控制電路的一部分。
【0068】
在操作上，位元線解譯器及字元線解譯器操作於一讀取模式、設定模式、重設模式及治癒模式。為了於重設、設定、讀取及治癒模式中存取一胞，一經過所選擇的記憶胞(例如包括記憶元件102A的記憶胞)的電流路徑由施加電流於第一存取線600A及施加足以開啟存取電晶體604A的電壓於第三存取線610A來建立，使電流流經第二存取線608A。
【0069】
第7圖繪示於設定、重設及治癒操作存取記憶胞的衝波形。治癒操作波形703是比設定操作波形701及重設操作波形702更低的電流。例如，治癒操作波形703可具有一峰值電流，其少於一半，或在一些實施例中少於重設操作波形702的峰值電流的四分之一。從非結晶狀態至結晶狀態的改變，稱為設定操作，可由施加一初始峰值電流及隨時間減少電流去執行，使得相變材料緩慢地冷卻至結晶狀態。本實施例中，設定操作波形701具有一初始峰值及然後減少類階梯趨勢(step-like fashion)直到不再施加電流。從結晶狀態到非結晶態的改變，於本文稱為重設操作，可藉由施加一短的高的電流脈衝以軟化或破壞的結晶結構，在相變材料快速冷卻後，壓制相變過程及允許相變材料的至少一部分於非結晶狀態下穩定。在例示實施例中，重設操作波形702係一單矩形波。例示的治癒操作波形703包括數個低電流脈衝，其包含10個矩形脈衝。在實施例中，由於經由記憶元件的治癒操作的一個或更多低電流脈衝，一被存取於治癒模式的記憶胞受到加熱。因為治癒記憶胞的熱量由受到治癒的記憶胞產生，因此此些實施例稱為自治癒(self-healing)。在實施例中，治癒操作波形可包括一個或更多脈衝，此些脈衝可具有相同或相異電流、形狀及持續期間。
【0070】
發生於治癒操作的記憶修復的相對量係正比於記憶胞的相變材料接收熱能的量。在自治癒實施例中，熱能量由施加電流及電流持續期間決定。更多的治癒隨著更高電流及/或更長脈衝期間發生。然而，若治癒操作波形的電流過高，由於應力導致的損害將超過所獲得的益處效果。在實施例中，可發現自治癒電流的上邊界係200微安培(μA)。脈衝震幅由必要的治癒能量及不會對相變材料導致非預期損害去決定。
【0071】
在治癒目標記憶胞的熱能的實施例可單獨或部分來自於被治癒的目標記憶胞以外的一個或更多的源頭。此些源頭可包括一個或更多鄰近記憶胞及加熱元件的組合。鄰近記憶胞可使用一相似波形加熱，該相似波形如同使用去加熱如上述自治癒實施例的一記憶胞的波形。加熱元件可鄰近記憶胞陣列配置，以能夠傳送熱量至一個或更多鄰近加熱元件的記憶胞。在實施例中，第一記憶胞產生的熱量可完全或部分修復第一記憶胞的劣化的相變材料以及被第二記憶胞接受的熱量可完全或部分修復第二記憶胞的劣化的相變材。
【0072】
為了延長記憶裝置的耐久性，在劣化初期修復相變材料的劣化是有幫助的，因為初期是最容易修復的。劣化晚期可能無法完全修復或根本無法修復，例如在開放失效條件。在實施例中，為了偵測初期劣化，一記憶胞的一部分重設電阻被偵測。若記憶胞的部分重設電阻落至一預設參考值以下，將產生一警告訊號。第8圖繪示由於記憶胞的循環增加，一實施例之記憶體之被偵測的部分重設電阻801的流程圖。為了偵測一部分重設電阻，一部分重設脈衝，本文也稱為一測試脈衝，發出至胞。在實施例中，部分重設脈衝係一訊號脈衝，其電流150微安培且持續期間為50奈秒(ns)。在部分重設脈衝產生給胞，該胞將具有一介於設定與重設狀態之間電阻範圍的電阻。在數層胞中，用於測試劣化的部分重設電阻可在介於二相鄰狀態的胞之間的電阻範圍內，其中二相鄰狀態的胞對應至數個儲存資料值。鄰近狀態指的是記憶胞的二狀態，各與一儲存資料值有關且各對應至一電阻範圍，其中無另外的記憶胞狀態與二狀態之間的電阻範圍的電阻相關。
【0073】
如第8圖所示，記憶胞的部分重設電阻801具有一如同循環的U形，因此胞的劣化增加。曲線形狀包括一對應至右偏移的左降側(left decreasing side)及一對應至左偏移的陡增右側(steep increasing right side)。為了決定胞是否已達到初期劣化的一點，胞電阻與一參考電阻803比較。
【0074】
參考電阻803是一部分重設電阻，其受選於對應循環狀態，因此需要治癒劣化。當偵測到部分重設電阻801落至參考電阻803之下，產生警告訊號使治癒操作可被執行以治癒記憶胞。如實施例所示，參考電阻設定為100000歐姆(100 k-ohm)且記憶胞的部分重設電阻在略高於104循環處掉落至此參考電阻以下。參考電阻可視如何治癒方案的企圖而決定設為高或低。
【0075】
一旦警告訊號產生，治癒命令產出以啟動治癒操作，如上所述，其可被完成，以修復具有已偵測到劣化的相變材料的記憶胞。
【0076】
在一些實施例中，一監視電阻以決定劣化階段的替代方案是監視實現一預設電阻所需要的電流。在此些實施例中，當電流超過參考電流，產生警告訊號。例如，一預設參考電阻可設為100 kΩ。實現此電阻的初始為80微安培的施加電流是需要的。在加強所需要施加電流可增加至120微安培。此參考電流的示例可設為120微安培，使當偵測到此條件發生時，產生警告訊號。
【0077】
在一些實施例中，當需要治癒操作，決定去取代監視記憶胞，可週期性地以預設數量的重設及/或設定循環執行治癒操作。
【0078】
或者，或在組合上，治癒操作可藉由啟動電流路徑通過一個或更多記憶胞至所選擇的記憶胞去執行。
【0079】
在另一實施例中，治癒操作可執行在另外的一記憶胞，其接近觸發警告訊號的記憶胞。
【0080】
第9圖繪示依據本發明一實施例之一整合電路的簡化方塊圖。整合電路包括一記憶陣列960，其以使用相變記憶胞實現。偏壓電路969包括數個電壓供應器及電流源，以產生用以執行經常性記憶操作、測試及治癒操作的偏壓。啟動機970控制偏壓電路969執行經常性的記憶操作、測試及治癒操作。一具有讀取、設定及治癒模式的字元線解譯器耦接於數個字元線。一位元線解譯器耦接於沿記憶陣列的數列配置的數個位元線，用以讀取、設定、重設及治癒記憶陣列的數個記憶胞。匯流排(bus)965提供位址給列解譯器963及字元線解譯器961。區塊966的感知放大器(Sense amplifier)及資料輸入結構(date-in structure)包括用以讀取、設定、重設及治癒模式的電流源，且透過資料匯流排967耦接於列解譯器963。資料透過資料輸入線(data-in line)971從整合電路的輸入/輸出埠或從整合電路的內部或外部的其它資料源提供給區塊966的資料輸入結構。在實施例中，整合電路975包含其它電路974，如一般目的的處理器或特別目的的應用電路，或提供受到相變材料記憶胞陣列支援的系統晶片(system-on-a-chip)功能的數個模組的組合。資料透過資料輸出線(data-out line)972從區塊966的感知放大器提供給整合電路975的輸入/輸出埠或給整合電路975的內部或外部的資料目的地。整合電路可更包括治癒元件陣列984，其可接收治癒命令及承擔治癒操作以提供熱量給相變記憶陣列960。
【0081】
第10A及10B圖繪示表示被非揮發記憶裝置儲存的不同數值的電阻範圍及中間範圍的示意圖。第10A及10B圖分別繪示二階裝置(例如是”單階胞(single level cell)”)及四階裝置(例如是”多階胞(multi level cell)”)的不同數值的電阻範圍。其它實施例包括一八階裝置(例如是”三倍階胞(triple level cell)”)及具有更多階的裝置。第10A圖隨著各別不重疊電阻範圍，具有一重設狀態及一設定狀態。在重設與設定狀態之間，一中間範圍電阻用於部分重設測試。第10B圖隨著各別不同的不重疊電阻範圍，具有一11狀態、10狀態01狀態、00狀態。在相鄰的10狀態與相鄰的01狀態之間，一中間範圍電阻用於部分重設測試。或者，部分重設測試能使用介於相鄰的11狀態與相鄰的10狀態之間或介於相鄰的01狀態與相鄰的00狀態之間的中間範圍電阻。
【0082】
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶胞
102‧‧‧記憶元件
104‧‧‧頂電極
106‧‧‧底電極
108‧‧‧結晶相

Claims (12)

  1. 【第1項】
    一種操作一相變材料的第一記憶胞的方法，其中該第一記憶胞係可編程的，以儲存複數個資料值之一資料值，該些資料值以該第一記憶胞的複數個不重疊範圍電阻表示，該方法包括：
    施加至少一測試脈衝給該第一記憶胞，以於一中間範圍電阻建立該第一記憶胞的一胞電阻，該中間範圍電阻包括複數個表示該些資料值的該些不重疊範圍電阻之第一與第二相鄰範圍之間的複數個電阻值；以及
    在施加該至少一測試脈衝給該第一記憶胞之後，依據(i)該中間範圍電阻的該胞電阻與(ii)該中間範圍電阻的一參考電阻的複數個相對值，判斷是否施加至少一熱脈衝給該第一記憶胞。
  2. 【第2項】
    如申請專利範圍第1項所述之方法，更包括：
    回應該胞電阻落至該參考電阻以下，施加該至少一熱脈衝給該第一記憶胞；其中該些資料值具有一冪等於2的該些資料值的總量。
  3. 【第3項】
    如申請專利範圍第1項所述之方法，其中藉由施加至少一第一電流脈衝給該第一記憶胞並持續一第一期間，該第一記憶胞係可編程的，以儲存一以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值，其中該第二期間短於該第一期間；
    其中該方法包括：
    施加該至少一熱脈衝給該第一記憶胞並持續一第三期間，該第三期間長於該第一期間及該第二期間。
  4. 【第4項】
    如申請專利範圍第1項所述之方法，其中藉由施加至少一第一電流脈衝給具有一第一電流最大值的該第一記憶胞，該第一記憶胞係可編程的，以儲存一以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一具有一第二電流最大值的第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值；
    其中該方法包括：
    施加具有一第三電流最大值的該至少一熱脈衝給該第一記憶胞，其中該第三電流最大值小於該第一電流最大值及該第二電流最大值。
  5. 【第5項】
    如申請專利範圍第1項所述之方法，更包括：
    施加該至少一熱脈衝給該第一記憶胞；以及
    施加該至少一熱脈衝給一或更多鄰近該第一記憶胞的一組第二記憶胞；
    透過鄰近於該第一記憶胞的至少一加熱裝置，施加該至少一熱脈衝；以及
    施加該至少一測試脈衝給達到一預設存取循環數的該第一記憶胞；
    其中，該至少一熱裝置係具有相變材料的至少一第二記憶胞。
  6. 【第6項】
    如申請專利範圍第1項所述之方法，其中藉由施加至少一第一電流脈衝給具有一第一電流最大值的該第一記憶胞，該第一記憶胞係可編程的，以儲存一以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一具有一第二電流最大值的第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值；
    其中該方法包括：
    施加一具有一第三電流最大值的該至少一熱脈衝，以修復該第一記憶胞，其中該第三電流最大值大於該第一電流最大值與該第二電流最大值的至少一者。
  7. 【第7項】
    一種用以操作記憶胞的整合電路，包括：
    一記憶胞陣列，包括：
    一第一記憶胞，包括一相變材料及一控制電路，該控制電路執行：
    編程該陣列的複數個記憶胞，以儲存複數個資料值的一資料值，該些資料值以複數個不重疊範圍電阻表示；
    施加至少一測試脈衝給該第一記憶胞，以於一中間範圍電阻建立該第一記憶胞的一胞電阻，該中間範圍電阻包括複數個表示該些資料值的該些不重疊範圍電阻之第一與第二相鄰範圍之間的複數個電阻值；及
    在施加該至少一測試脈衝給該第一記憶胞之後，依據(i)該中間範圍電阻的該胞電阻與(ii)該中間範圍電阻的一參考電阻的複數個相對值，判斷是否施加至少一熱脈衝給該第一記憶胞。
  8. 【第8項】
    如申請專利範圍第7項所述之整合電路，其中該控制電路執行：
    回應該胞電阻落至該參考電阻以下，施加該至少一熱脈衝給該第一記憶胞；
    其中該些資料值具有一冪等於2的該些資料值的總量。
  9. 【第9項】
    如申請專利範圍第7項所述之整合電路，其中藉由施加至少一第一電流脈衝給該第一記憶胞並持續一第一期間，該第一記憶胞係可編程的，以儲存一以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值，其中該第二期間短於該第一期間；
    其中該電路執行：
    施加該至少一熱脈衝給該第一記憶胞並持續一第三期間，該第三期間長於該第一期間及該第二期間。
  10. 【第10項】
    如申請專利範圍第7項所述之整合電路，其中藉由施加至少一第一電流脈衝給具有一第一電流最大值的該第一記憶胞，該第一記憶胞係可編程的，以儲存一以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一具有一第二電流最大值的第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值；
    其中該整合電路包括：
    施加具有一第三電流最大值的該至少一熱脈衝給該第一記憶胞，其中該第三電流最大值小於該第一電流最大值及該第二電流最大值。
  11. 【第11項】
    如申請專利範圍第7項所述之整合電路，其中該整合電路執行：
    施加該至少一熱脈衝給一或更多鄰近該第一記憶胞的一組第二記憶胞；
    透過鄰近於該第一記憶胞的至少一加熱裝置，施加該至少一熱脈衝；
    施加該至少一測試脈衝給達到一預設存取循環數的該第一記憶胞；
    其中，該至少一熱裝置係具有相變材料的至少一第二記憶胞。
  12. 【第12項】
    如申請專利範圍第7項所述之整合電路，其中藉由施加至少一第一電流脈衝給具有一第一電流最大值的該第一記憶胞，該第一記憶胞係編程的，以儲存以該第一相鄰範圍表示的第一資料值；
    藉由施加至少一第二電流脈衝給該第一記憶胞並持續一具有一第二電流最大值的第二期間，該第一記憶胞係可編程的，以儲存一以該第二相鄰範圍表示的第二資料值；
    其中，該控制電路執行：
    施加一具有一第三電流最大值的該至少一熱脈衝，以修復該第一記憶胞，其中該第三電流最大值大於該第一電流最大值與該第二電流最大值的至少一者。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US9336878B2 (en) 2014-06-18 2016-05-10 Macronix International Co., Ltd. Method and apparatus for healing phase change memory devices
US9530523B2 (en) * 2014-06-25 2016-12-27 Intel Corporation Thermal disturb as heater in cross-point memory
CN109074842B (zh) * 2016-04-07 2019-12-24 赫姆霍兹-森德拉姆德雷斯顿-罗森多夫研究中心 用于运行电子的忆阻性的元器件的方法
CN108932962A (zh) * 2017-05-25 2018-12-04 清华大学 相变存储器写入、读取、擦除数据的方法
US11574678B2 (en) * 2020-09-17 2023-02-07 Fujitsu Semiconductor Memory Solution Limited Resistive random access memory, and method for manufacturing resistive random access memory
US20230170022A1 (en) * 2021-11-30 2023-06-01 Stmicroelectronics S.R.L. Phase change memory device with improved retention characteristics and related method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004025659A1 (en) 2002-09-11 2004-03-25 Ovonyx, Inc. Programming a phase-change material memory
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
KR100764738B1 (ko) * 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
KR100802073B1 (ko) * 2006-05-31 2008-02-12 주식회사 하이닉스반도체 반도체메모리소자의 내부전압 공급장치
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
US7646625B2 (en) * 2007-06-29 2010-01-12 Qimonda Ag Conditioning operations for memory cells
US8098517B2 (en) * 2007-10-31 2012-01-17 Ovonyx, Inc. Method of restoring variable resistance memory device
US20110080781A1 (en) * 2008-06-11 2011-04-07 Nxp B.V. Phase change memory device and control method
US8134857B2 (en) * 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7869270B2 (en) * 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8036016B2 (en) * 2009-09-01 2011-10-11 Micron Technology, Inc. Maintenance process to enhance memory endurance
KR20110107190A (ko) * 2010-03-24 2011-09-30 삼성전자주식회사 저항성 메모리의 마모 셀 관리 방법 및 장치
US8824212B2 (en) 2011-05-02 2014-09-02 Macronix International Co., Ltd. Thermally assisted flash memory with segmented word lines
US8488387B2 (en) 2011-05-02 2013-07-16 Macronix International Co., Ltd. Thermally assisted dielectric charge trapping flash
US8891293B2 (en) * 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US9064563B2 (en) * 2013-02-08 2015-06-23 Seagate Technology Llc Optimization of variable resistance memory cells
US9336878B2 (en) 2014-06-18 2016-05-10 Macronix International Co., Ltd. Method and apparatus for healing phase change memory devices

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Publication number Publication date
US20150371704A1 (en) 2015-12-24
US9620210B2 (en) 2017-04-11
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TWI564896B (zh) 2017-01-01
US20160225448A1 (en) 2016-08-04
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