KR101780539B1 - 다치형 상변화 메모리의 쓰기 방법 및 시스템 - Google Patents

다치형 상변화 메모리의 쓰기 방법 및 시스템 Download PDF

Info

Publication number
KR101780539B1
KR101780539B1 KR1020150002755A KR20150002755A KR101780539B1 KR 101780539 B1 KR101780539 B1 KR 101780539B1 KR 1020150002755 A KR1020150002755 A KR 1020150002755A KR 20150002755 A KR20150002755 A KR 20150002755A KR 101780539 B1 KR101780539 B1 KR 101780539B1
Authority
KR
South Korea
Prior art keywords
current pulse
resistance
pulse
reset
phase change
Prior art date
Application number
KR1020150002755A
Other languages
English (en)
Other versions
KR20160085976A (ko
Inventor
백승재
김귀현
Original Assignee
한경대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한경대학교 산학협력단 filed Critical 한경대학교 산학협력단
Priority to KR1020150002755A priority Critical patent/KR101780539B1/ko
Publication of KR20160085976A publication Critical patent/KR20160085976A/ko
Application granted granted Critical
Publication of KR101780539B1 publication Critical patent/KR101780539B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

다치형 상변화 메모리의 쓰기 방법 및 시스템이 제시된다. 본 발명에서 제안하는 다치형 상변화 메모리의 쓰기 방법은 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 단계, 상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 단계, 상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계를 포함할 수 있다.

Description

다치형 상변화 메모리의 쓰기 방법 및 시스템{Method and System for Writing of Multi level Phase Change Memory}
본 발명은 상변화 메모리 셀 구현에 유리한 기술적 방법을 제안하는 다치형 상변화 메모리의 쓰기 방법 및 시스템에 관한 것이다.
상변화 RAM(Phase Change Random Access Memory)과 같은 상변화 메모리 소자는 칼코지나이드 계열의 상변화 물질의 비정질(amorphous) - 결정질(crystalline) 간의 가역적 상변화에 따른 전기 비저항의 차이를 비휘발성 데이터로 이용하는 소자로, 미국의 오보닉스(Ovonyx) 사와 ECD (Energy Conversion Devices) 사에서 제안되었다.
메모리의 쓰기 동작은 '리셋'이라고도 하며, 상변화 메모리 소자의 상변화 물질의 상을 비정질 상태로 만드는 과정이다. 전기 펄스에 의한 주울(Joule)열을 이용하여 상변화 물질을 녹는 점(melting point)이상으로 가열한 후, 급속히 냉각(quenching)시키는 방법으로 상변화 메모리 소자의 상변화 물질을 비정질 상태로 만들 수 있다. 이를 리셋 상태라고 하며, 전기 저항이 높은 상태이다.
메모리의 지우기 동작은 '셋'이라고도 하며, 상변화 물질의 상을 결정질 상태로 만드는 과정이다. 이 과정은 전기 펄스에 의한 주울 열에 의한 열에너지를 공급하여 결정화 온도 이상으로 가열하여 일정 시간 이상 유지함으로써 비정질의 상변화 물질을 결정질로 바꾸는 과정이다. 이 상태를 셋 상태라고 하며, 전기 저항이 낮은 상태이다.
메모리의 읽기 동작은 상변화 메모리 소자의 저항 또는 그에 따른 비트라인에 걸리는 전압의 변화를 읽음으로써 이루어진다. 모든 반도체 메모리 소자에서와 마찬가지로 상변화 메모리 소자도 기록 수명에 한계가 있다. 개발 초기에 상변화 메모리의 기록 수명은 약 1013이상으로 보고되었다.
그러나, 소자의 집적화가 진행될수록 상변화 메모리 소자의 쓰기 및 지우기 내구성이 점차 감소하여, 가장 최근 발표된 보고서에서는 그 내구성에서 플래시 메모리와 별 차이가 없는 약 105으로 보고되었다.
반복적인 쓰기 및 지우기 동작으로 인해 기록 불능 상태가 된 상변화 메모리 소자의 분석 결과에 따르면, 이러한 기록 불능 현상은 상변화 물질의 조성 변화에 기인한 것으로 판단된다. 상변화 메모리 소자의 쓰기 및 지우기 동작에는 상기 동작 원리에 서술한 바와 같이 높은 열과 높은 전류가 수반되는데, 이로 인한 원자의 열적 확산이나 고온에서 전자와의 충돌로 인한 일렉트로마이그레이션(electromigration)에 의해 상변화 물질의 구성 원자의 이동이 일어나게 되고, 이로 인해 상변화 물질의 조성에 변화가 생기는 것으로 판단된다.
상변화 메모리는 세계 유수의 반도체 업체에서 개발 중인 차세대 메모리 구조이고, 상변화 재료의 상(Phase) 에 따른 저항 변화를 이용하여 메모리 상태를 구분할 수 있다. 상변화 메모리는 상변화 재료의 상이 비정질일 때는 고저항 상태(Reset 상태), 결정질일 때는 저저항 상태(Set 상태)를 나타낸다. 기술적인 현안은 용량 증대와 관련된 기술들이며, 이를 위해 가장 중요한 기술은 메모리 셀의 다치화 (multi-level-cell)이다. 메모리 셀의 다치화 구현을 위한 기술적 방향은 고저항 상태와 저저항 상태의 저항 비율 극대화시키고, 저항-전압 특성 곡선의 기울기 완화 (reset-set transition 영역)시키는 것이다. 그리고, 쓰기-검증 (program-verify) 방식의 적용(저항치 크기 분포 감소)을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 고저항 상태와 저저항 상태의 저항 비율 극대화시키고, 저항-전압 특성 곡선의 기울기 완화(reset-set transition 영역)시키기 위한 다치형 상변화 메모리의 쓰기 방법 및 시스템을 제공하는데 있다. 또한, 쓰기-검증(program-verify) 방식의 적용(저항치 크기 분포 감소)을 위한 방법 및 시스템을 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 다치형 상변화 메모리의 쓰기 방법은 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 단계, 상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 단계, 상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계를 포함할 수 있다.
상기 제1 전류 펄스는 결정화를 제어하고, 상기 제2 전류 펄스는 임계전압을 낮추고, 셋 저항을 낮추도록 제어할 수 있다.
상기 제1 전류 펄스의 폭이 짧을수록 리셋-셋 과도 영역의 기울기가 감소하도록 제어함으로써 멀티 레벨 셀 동작이 가능하다.
상기 제1 전류 펄스의 진폭이 커질수록 저항이 감소하도록 제어함으로써 멀티 레벨 셀 동작이 가능하다.
상기 제1 전류 펄스의 하강 시간이 증가하도록 제어함으로써 레벨 셀 동작이 가능하다.
상기 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능하다.
상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계는 목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행할 수 있다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 다치형 상변화 메모리의 쓰기 시스템은 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 전류 펄스 발생부, 상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 설정부, 상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 쓰기 검증부를 포함할 수 있다.
상기 전류 펄스 발생부는 상기 제1 전류 펄스가 결정화를 제어하고, 상기 제2 전류 펄스의 진폭과 셋 저항을 낮추도록 상기 전류 펄스를 발생시킬 수 있다.
상기 전류 펄스 발생부는 제1 전류 펄스의 폭이 짧을수록 리셋-셋 과도 영역의 기울기가 감소하도록 제어하며, 제1 전류 펄스의 하강 시간이 임계전압을 제어함으로서 멀티 레벨 셀 동작이 가능할 수 있고, 상기 제1 전류 펄스의 진폭이 커질수록 최소 셋 저항이 감소하도록 제어하고, 상기 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능하다.
상기 쓰기 검증부는 목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행할 수 있다.
본 발명의 실시예들에 따르면 다치형 상변화 메모리의 쓰기 방법 및 시스템에 있어서, 고저항 상태와 저저항 상태의 저항 비율 극대화시키고, 저항-전압 특성 곡선의 기울기 완화(reset-set transition 영역)시킬 수 있다. 또한, 쓰기-검증(program-verify) 방식의 적용(저항치 크기 분포 감소)을 위한 방법 및 시스템을 제안한다.
도 1은 종래 기술에 따른 전형적인 저항 vs. 전압 특성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 쓰기 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 쓰기 시스템을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 듀얼 펄스의 모양을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 서로 다른 펄스 폭에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 서로 다른 하강 시간에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 높은 셋 저항을 야기하는 서로 다른 펄스 폭에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 전압의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 셋 상태의 미세 구조 모델을 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 듀얼 펄스 및 싱글 펄스 간의 저항 vs. 전압 특성을 비교하는 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 종래 기술에 따른 전형적인 저항 vs. 전압 특성을 나타내는 도면이다.
여기에서, MLC 프로그래밍에 대한 리셋-셋(Reset-set) 과도 특성(리셋 초기화)과 MLC 프로그래밍에 대한 셋-리셋 과도 특성(셋 초기화)의 두 종류의 MLC 프로그래밍 방법을 도시하였다.
PRAM(Phase-change random access memory)은 우수한 내구성 및 빠른 프로그래밍 성능 때문에 차세대 비 휘발성 메모리로 잘 알려져 있다. PRAM은 Ge2Sb2Te5와 같은 상 변화 물질의 비정질(RESET) 및 결정질(SET) 사이의 저항 차이를 이용하는 데이터 저장 메모리이다. 리셋(RESET) 과 셋(SET) 상태 사이의 저항 값의 큰 차이가 멀티 레벨 셀(MLC: multi-level cell)을 구현하기에 적합하다. 게다가, 재료의 고유 저항 비교의 조사에서, 전류 펄스 방법에 대한 자세한 개발은 MLC 프로그래밍을 용이하게 하기 위해 수행되었다. 예를 들어, 충분한 결정을 위한 전류 펄스의 제어 응용 및 읽기 검증(및 쓰기 검증)은 최근에 보고되었다.
PRAM의 MLC 프로그래밍에서 목표 저항 값을 제어하는 것은 도 1에 도시된 바와 같이, 두 가지 전략에 기반할 수 있다: 리셋 초기화 및 셋 초기화를 재설정하고, 여기에서 리셋-셋 과도(transition)를 이용한 프로그래밍 방법은 저전압 동작을 가능하게 할 수 있다. 본 발명에서 단일 펄스 프로그래밍 기반의 전압 의존 저항 스위칭 특성을 조사할 수 있고, 듀얼 펄스 프로그래밍 기법을 제안할 수 있다. 또한, 듀얼 펄스 프로그래밍 기반의 다양한 전압 의존 저항 특성이 제안되고, 가능한 미세 모델들(microstructural models)은 다양한 저항 스위칭 특성을 논의하기 위해 도입될 수 있다.
도 2는 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 쓰기 방법을 설명하기 위한 흐름도이다.
다치형 상변화 메모리의 쓰기 방법은 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 단계(210), 상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 단계(220), 상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계(230)를 포함할 수 있다.
단계(210)에서, 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가할 수 있다. 중첩된 제1 전류 펄스 및 제2 전류 펄스는 서로 다른 펄스 폭과 진폭을 가질 수 있다.
단계(220)에서, 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행할 수 있다. 이때, 제1 전류 펄스는 결정화를 제어하고, 상기 제2 전류 펄스는 임계전압을 낮추고, 셋 저항을 낮추도록 제어할 수 있다. 그리고, 제1 전류 펄스의 폭이 짧을수록 리셋-셋 과도 영역의 기울기가 감소하도록 제어하며, 제1 전류 펄스의 하강 시간이 임계전압을 제어함으로서 멀티 레벨 셀 동작이 가능할 수 있고, 제1 전류 펄스의 진폭이 커질수록 최소 셋 저항이 감소하도록 제어함으로써 멀티 레벨 셀 동작이 가능할 수 있다. 또한, 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능할 수 있다.
단계(230)에서, 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행할 수 있다. 이때, 목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행할 수 있다.
다시 말해, 제1 전류 펄스를 인가한 후, 목표 저항 여부를 확인할 수 있다. 그리고, 제2 전류 펄스를 인가한 후, 목표 저항 여부를 확인하여 목표 저항을 만족하였을 경우 쓰기를 중단할 수 있다. 그렇지 않으면 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키면서 검증을 수행할 수 있다.
이와 같은 방법으로 쓰기 검증 동작을 적용함으로써 목표 저항을 만족하기 위해 효과적임을 예측할 수 있다. 짧은 길이의 제1 전류 펄스를 인가한 후, 짧은 제2 전류 펄스를 점차적으로 인가 시키면서, 검증의 정밀도를 높일 수 있다.
도 3은 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 쓰기 시스템을 나타내는 도면이다.
본 실시예에 따른 다치형 상변화 메모리의 쓰기 시스템(300)은 프로세서(310), 버스(320), 네트워크 인터페이스(330), 메모리(340) 및 데이터베이스(350)를 포함할 수 있다. 메모리(340)는 운영체제(341) 및 메모리 검증 루틴(342)를 포함할 수 있다. 프로세서(310)는 전류 펄스 발생부(311), 설정부 (312), 쓰기 검증부(313)를 포함할 수 있다. 다른 실시예들에서 다치형 상변화 메모리의 쓰기 시스템(300)은 도 3의 구성요소들보다 더 많은 구성요소들을 포함할 수도 있다. 그러나, 대부분의 종래기술적 구성요소들을 명확하게 도시할 필요성은 없다. 예를 들어, 다치형 상변화 메모리의 쓰기 시스템(300)은 디스플레이나 트랜시버(transceiver)와 같은 다른 구성요소들을 포함할 수도 있다.
메모리(340)는 컴퓨터에서 판독 가능한 기록 매체로서, RAM(random access memory), ROM(read only memory) 및 디스크 드라이브와 같은 비소멸성 대용량 기록장치(permanent mass storage device)를 포함할 수 있다. 또한, 메모리(340)에는 운영체제(341)와 메모리 검증 루틴(342)을 위한 프로그램 코드가 저장될 수 있다. 이러한 소프트웨어 구성요소들은 드라이브 메커니즘(drive mechanism, 미도시)을 이용하여 메모리(340)와는 별도의 컴퓨터에서 판독 가능한 기록 매체로부터 로딩될 수 있다. 이러한 별도의 컴퓨터에서 판독 가능한 기록 매체는 플로피 드라이브, 디스크, 테이프, DVD/CD-ROM 드라이브, 메모리 카드 등의 컴퓨터에서 판독 가능한 기록 매체(미도시)를 포함할 수 있다. 다른 실시예에서 소프트웨어 구성요소들은 컴퓨터에서 판독 가능한 기록 매체가 아닌 네트워크 인터페이스(330)를 통해 메모리(340)에 로딩될 수도 있다.
버스(320)는 다치형 상변화 메모리의 쓰기 시스템(300)의 구성요소들간의 통신 및 데이터 전송을 가능하게 할 수 있다. 버스(320)는 고속 시리얼 버스(high-speed serial bus), 병렬 버스(parallel bus), SAN(Storage Area Network) 및/또는 다른 적절한 통신 기술을 이용하여 구성될 수 있다.
네트워크 인터페이스(330)는 다치형 상변화 메모리의 쓰기 시스템(300)을 컴퓨터 네트워크에 연결하기 위한 컴퓨터 하드웨어 구성요소일 수 있다. 네트워크 인터페이스(330)는 다치형 상변화 메모리의 쓰기 시스템(300)을 무선 또는 유선 커넥션을 통해 컴퓨터 네트워크에 연결시킬 수 있다.
데이터베이스(350)는 펄스 인가, 메모리 검증을 위해 필요한 모든 정보를 저장 및 유지하는 역할을 할 수 있다. 도 3에서는 다치형 상변화 메모리의 쓰기 시스템(300)의 내부에 데이터베이스(350)를 구축하여 포함하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니며 시스템 구현 방식이나 환경 등에 따라 생략될 수 있고 혹은 전체 또는 일부의 데이터베이스가 별개의 다른 시스템 상에 구축된 외부 데이터베이스로서 존재하는 것 또한 가능하다.
프로세서(310)는 기본적인 산술, 로직 및 다치형 상변화 메모리의 쓰기 시스템(300)의 입출력 연산을 수행함으로써, 컴퓨터 프로그램의 명령을 처리하도록 구성될 수 있다. 명령은 메모리(340) 또는 네트워크 인터페이스(330)에 의해, 그리고 버스(320)를 통해 프로세서(310)로 제공될 수 있다. 프로세서(310)는 전류 펄스 발생부(311), 설정부 (312), 쓰기 검증부(313)를 위한 프로그램 코드를 실행하도록 구성될 수 있다. 이러한 프로그램 코드는 메모리(340)와 같은 기록 장치에 저장될 수 있다.
전류 펄스 발생부(311), 설정부(312), 쓰기 검증부(313)는 도 2의 단계들(210~230)을 수행하기 위해 구성될 수 있다.
다치형 상변화 메모리의 쓰기 시스템은 전류 펄스 발생부(311), 설정부 (312), 쓰기 검증부(313)를 포함할 수 있다.
전류 펄스 발생부(311)는 다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가할 수 있다. 중첩된 제1 전류 펄스 및 제2 전류 펄스는 서로 다른 펄스 폭과 진폭을 가질 수 있다.
설정부(312)는 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행할 수 있다. 이때, 제1 전류 펄스는 결정화를 제어하고, 상기 제2 전류 펄스는 임계전압을 낮추고, 셋 저항을 낮추도록 제어할 수 있다. 그리고, 제1 전류 펄스의 폭이 짧을수록 리셋-셋 과도 영역의 기울기가 감소하도록 제어하며, 제1 전류 펄스의 하강 시간이 임계전압을 제어함으로서 멀티 레벨 셀 동작이 가능할 수 있고, 제1 전류 펄스의 진폭이 커질수록 최소 셋 저항이 감소하도록 제어함으로써 멀티 레벨 셀 동작이 가능할 수 있다. 또한, 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능할 수 잇다.
쓰기 검증부(313)는 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행할 수 있다. 이때, 목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 듀얼 펄스의 모양을 나타내는 도면이다.
짧은 펄스 폭을 갖는 S1는 GST 활성 영역에서 핵(nucleation)을 얻기 위한 것이고, S2는 결정 성장을 위한 것이다. 예를 들어, 8 인치 웨이퍼 기반의 반도체 제조 공정을 이용하여 제조된 PRAM 테스트 패턴을 특징 지을 수 있다. 테스트 패턴은 두 개의 전극들이 상 변화 물질(Ge2Sb2Te5, GST)에 직접적으로 연결된 셀 구조로 제한할 수 있다. 다양한 펄스의 응용 프로그램에 대하여 스위칭 전환 및 저항 값의 측정을 위해 Agilent 8110A 펄스 발생기를 사용하였고, 텍트로닉스의 TDS 5104 오실로스코프와 키슬리에게 2401 소스 미터를 사용했다.
단일 펄스 프로그래밍의 경우, 인가된 펄스의 상승시간은 일정하게 유지하고, 펄스 폭 및 하강 시간은 저항 변화 특성의 변화를 관찰하기 위해 변화시켰다. 듀얼 펄스 프로그램에서, 인가된 펄스의 상승 시간은 동일한 값으로 일정하게 설정되었고, 각각의 펄스 폭과 펄스의 하강 시간을 도 4와 같이 변화시켰다. 그리고, 두 번째 펄스(S2)의 전압 진폭도 변화시켰다. 메모리 셀의 저항 상태를 측정 할 때, 0.1V의 최대인가 전압을 갖는 소스 미터를 이용하여 전류-전압(IV)특성을 측정하였다.
도 5는 본 발명의 일 실시예에 따른 서로 다른 펄스 폭에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
도 5(a)는 서로 다른 펄스 폭에 대한 저항 vs. 전압 특성을 나타낸 도면이고, 임계 전압 및 최소 저항은 펄스 폭이 길고, |ｖ| 이 증가할수록 감소한다. |ｖ|는 |(logRreset - logRset) / (Vth ― Vset)|에 의해 계산된 기울기이다. 도 5(b)는 셋-성형(긴 펄스 셋 프로그래밍) 후에 짧은 펄스 셋 프로그래밍이 셋-성형 전보다 더 작은 셋 저항을 야기하는 것을 나타내는 도면이다.
도 3(a)에 도시된 것과 같이, 10 ns 부터 1000ns까지 다양한 펄스 폭을 갖는 저항 스위칭 특성을 가질 수 있다. 짧은 펄스 제공은 넓은 리셋-셋 과도 특정을 제공하고, 이것은 MLC 프로그래밍에서 더 유리하다. 하지만, 짧은 펄스 는 큰 셋 저항 및 |ｖ|, 다시 말해, 작은 MLC 윈도우의 결과를 가져 올 수 있다. 도 3(b)에 보여진 것과 같이, 짧은 펄스 프로그래밍의 MLC 윈도우의 감소는 세트 성형에 의해 보충될 수 있다. GST의 활성 영역에서 높은 전도성 결정 경로가 형성될 때, 셋-성형은 긴 전압 펄스를 인가함으로써 수행될 수 있다.
도 6은 본 발명의 일 실시예에 따른 서로 다른 하강 시간에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
하강 시간(τf)의 증가는 도 6의 저항 vs. 전압 특성 그래프에 나타낸 것과 같이 더 작은 임계 전압을 야기할 수 있다. 그리고, 미세 구조 모델(microstructural model)은 왼쪽에 나타내었다. 도 6과 같이, 2ns 에서 20ns의 다양한 하강 시간을 갖는 저항 스위칭 특성을 관찰하였고, 여기에서 저전압 프로그래밍은 더 긴 하강 시간으로 설명될 수 있다.
도 7은 본 발명의 일 실시예에 따른 높은 셋 저항을 야기하는 서로 다른 펄스 폭에 대한 저항 vs. 전압 특성을 나타내는 도면이다.
도 7(a)는 WS1의 차이에 대한 저항 vs. 전압 특성을 나타낸 도면이다. WS1이 길수록 더 높은 셋 저항을 야기할 수 있다. 도 7(b)는 τS1 차이에 대한 저항 vs. 전압 특성을 나타낸 도면이다. τS1이 길수록 필라멘트 결정화를 향상시키는 것처럼 보이고, 이것은 더 낮은 전압 동작을 야기할 수 있다. 500nm의 긴 WS1으로, 도 7과 같이 전압 구동 셋 작업이 제한될 수 있다. 게다가, 저 전압 셋 동작은 도 7(b)에 보여진 것과 같이 더 긴 하강 시간 τS1으로 얻어질 수 있고, 이것은 단일 펄스인가의 경우와 유사하다.
도 8은 본 발명의 일 실시예에 따른 전압의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이다.
도 8(a)는 Vs2의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이다. 도 8(b)은 WS2의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이다. 8(c)는 VS2 및 WS2의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이다. (d) Resistance vs. voltage characteristics for various τS2. Minimum resistance is decreased with longer τS2. 도 8(d)는 τS2의 변화에 따른 저항 vs. 전압 특성을 나타내는 도면이고, 최소 저항은 τS2이 길수록 감소된다. 도 8(a), (b), (c)에 보여진 것과 같이, 진폭 VS2가 0.3V보다 큰 경우, S2펄스에서 진폭이나 폭의 증가는 더 빠른 스위칭 셋을 가져올 수 있다. 또한, 도 8(d)에 보여진 것과 같이, S2 펄스에서 하강 시간의 증가는 낮은 전압 설정 동작 및 낮은 최소 셋 저항을 초래할 수 있다.
도 9는 본 발명의 일 실시예에 따른 셋 상태의 미세 구조 모델을 나타내는 도면이다.
도9에 나타낸 바와 같이, 펄스 폭 변화를 갖는 PRAM 셀의 미세 모델을 제안한다. 배포 모델은 높은 최소 셋 저항 및 작은 V의 관찰에 기초할 수 있다. 이것은 저항 윈도우는 좁고, MLC 저항 제어는 더욱 실현 가능성이 있다. 한편, 필라멘트 모델(filament model)에서, 전압 대 저항 특성이 적은 MLC 저항 제어를 갖는 넓은 윈도우를 나타낸다. 공존 영역의 중간(intermediate regime of coexistence region)에서, 적당한 저항 창과 MLC 저항 제어 성을 얻을 수 있다. 듀얼 펄스 제안의 동기는 넓은 저항 윈도운 및 제어 가능한 MLC 저항을 동시에 목표로 한다. S1이 GST 활성 영역에서 핵의 충분한 수를 제공하고, S2는 충분한 결정 성장을 제공하는 것을 가정하고, 그러므로 높은 전도성 결정 경로는 셋 상태에서 예상될 수 있다. 또한, 저항 변조가 핵의 수의 증가에 기인할 수 있는 경우, 짧은 S1 인가 동안, 전도성 결정 경로는 형성될 수 없다. 따라서 작은 v 다시 말해, 더 좋은 MLC 저항은 제어 가능할 수 있다.
도 10은 본 발명의 일 실시예에 따른 듀얼 펄스 및 싱글 펄스 간의 저항 vs. 전압 특성을 비교하는 도면이다.
도 10에 보여진 것과 같이 전압 대 저항 특성을 비교하면, 듀얼 펄스 인가가 더 큰 저항 윈도우, 더 작은 |ｖ|를 형성하는 것을 확인할 수 있고, 싱글 펄스 인가에 비해 더 작은 임계 전압을 확인할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 다치형 상변화 메모리의 쓰기 방법에 있어서,
    다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 단계;
    상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 단계; 및
    상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계
    를 포함하고,
    리셋(RESET) 및 셋(SET) 상태 간의 저항 값의 차이가 증가하도록 리셋-셋 과도(transition) 특성을 이용한 프로그래밍으로 리셋 초기화 및 셋 초기화를 재설정하고,
    인가된 단일 펄스의 상승시간은 일정하게 유지하고, 펄스 폭 및 하강 시간은 저항 변화 특성의 변화를 관찰하기 위해 변화시키는 단일 펄스 프로그래밍 기반의 전압 의존 저항 스위칭 특성, 인가된 두 개의 펄스의 상승시간은 동일한 값으로 일정하게 유지하고, 각각의 펄스 폭과 펄스의 하강 시간은 저항 변화 특성의 변화를 관찰하기 위해 변화시키는 듀얼 펄스 프로그래밍 기반의 전압 의존 저항 특성, 및 좁은 저항 윈도우 및 MLC(Multi-Level Cell) 저항 제어 가능한 미세 모델들(microstructural models)을 이용하여 저항 스위칭 특성을 분석하며,
    상기 제1 전류 펄스의 폭에 따라 저항-전압 특성 곡선의 리셋-셋 과도(Reset-set transition) 특성을 제어하며, 제1 전류 펄스의 하강 시간이 임계전압을 제어함으로써 멀티 레벨 셀 동작이 가능한 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 방법.
  2. 제1항에 있어서,
    상기 제1 전류 펄스는 필라멘트의 결정화를 제어하고, 상기 제2 전류 펄스는 임계전압 및 셋 저항을 낮추도록 제어하는 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전류 펄스의 진폭이 커질수록 셋 저항이 감소하도록 제어함으로써 멀티 레벨 셀 동작이 가능한 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 방법.
  5. 제1항에 있어서,
    상기 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능한 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 방법.
  6. 제1항에 있어서,
    상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 단계는,
    목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행하는 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 방법.
  7. 다치형 상변화 메모리의 쓰기 시스템에 있어서,
    다치형 상변화 메모리에 중첩된 제1 전류 펄스 및 제2 전류 펄스를 인가하는 전류 펄스 발생부;
    상기 인가된 제1 전류 펄스 및 제2 전류 펄스에 따른 2단계 셋 동작을 수행하는 설정부; 및
    상기 셋 동작을 수행한 후, 상기 제2 전류 펄스를 단계적으로 증가시키면서 쓰기 검증을 수행하는 쓰기 검증부
    를 포함하고,
    상기 설정부는,
    리셋(RESET) 및 셋(SET) 상태 간의 저항 값의 차이가 증가하도록 리셋-셋 과도(transition) 특성을 이용한 프로그래밍으로 리셋 초기화 및 셋 초기화를 재설정하고,
    상기 검증부는,
    인가된 단일 펄스의 상승시간은 일정하게 유지하고, 펄스 폭 및 하강 시간은 저항 변화 특성의 변화를 관찰하기 위해 변화시키는 단일 펄스 프로그래밍 기반의 전압 의존 저항 스위칭 특성, 인가된 두 개의 펄스의 상승시간은 동일한 값으로 일정하게 유지하고, 각각의 펄스 폭과 펄스의 하강 시간은 저항 변화 특성의 변화를 관찰하기 위해 변화시키는 듀얼 펄스 프로그래밍 기반의 전압 의존 저항 특성, 및 좁은 저항 윈도우 및 MLC(Multi-Level Cell) 저항 제어 가능한 미세 모델들(microstructural models)을 이용하여 저항 스위칭 특성을 분석하며,
    상기 제1 전류 펄스의 폭에 따라 저항-전압 특성 곡선의 리셋-셋 과도(Reset-set transition) 특성을 제어하며, 제1 전류 펄스의 하강 시간이 임계전압을 제어함으로써 멀티 레벨 셀 동작이 가능한 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 시스템.
  8. 제7항에 있어서,
    상기 전류 펄스 발생부는,
    상기 제1 전류 펄스가 필라멘트의 결정화를 제어하고, 상기 제2 전류 펄스가 임계전압 및 셋 저항을 낮추도록 상기 제1 전류 펄스 및 상기 제2 전류 펄스를 발생시키는 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 시스템.
  9. 제7항에 있어서,
    상기 전류 펄스 발생부는,
    상기 제1 전류 펄스의 진폭이 커질수록 셋 저항이 감소하도록 제어하고, 상기 제2 전류 펄스의 폭이 길고, 하강 시간이 짧아지도록 제어함으로써 멀티 레벨 셀 동작이 가능한 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 시스템.
  10. 제7항에 있어서,
    상기 쓰기 검증부는,
    목표 저항 여부를 확인하고, 상기 목표 저항을 만족할 때까지 상기 제2 전류 펄스를 단계적으로 증가시키거나, 또는 단계적으로 감소시키면서 쓰기 검증을 수행하는 것을 특징으로 하는 다치형 상변화 메모리의 쓰기 시스템.
KR1020150002755A 2015-01-08 2015-01-08 다치형 상변화 메모리의 쓰기 방법 및 시스템 KR101780539B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150002755A KR101780539B1 (ko) 2015-01-08 2015-01-08 다치형 상변화 메모리의 쓰기 방법 및 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150002755A KR101780539B1 (ko) 2015-01-08 2015-01-08 다치형 상변화 메모리의 쓰기 방법 및 시스템

Publications (2)

Publication Number Publication Date
KR20160085976A KR20160085976A (ko) 2016-07-19
KR101780539B1 true KR101780539B1 (ko) 2017-09-21

Family

ID=56616185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150002755A KR101780539B1 (ko) 2015-01-08 2015-01-08 다치형 상변화 메모리의 쓰기 방법 및 시스템

Country Status (1)

Country Link
KR (1) KR101780539B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777270B2 (en) 2018-08-07 2020-09-15 Samsung Electronics Co., Ltd. Methods and systems for compensating for degradation of resistive memory device
US11004507B2 (en) 2018-08-07 2021-05-11 Samsung Electronics Co., Ltd. Methods and systems for detecting degradation of resistive memory devices

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911494B1 (en) * 2017-01-11 2018-03-06 Western Digital Technologies, Inc. Overlapping write schemes for cross-point non-volatile memory devices
CN112634962B (zh) * 2019-10-08 2023-12-08 华邦电子股份有限公司 非易失性存储器及其数据写入方法
CN113517015A (zh) * 2021-04-29 2021-10-19 中国科学院上海微系统与信息技术研究所 一种实现存储单元多级存储的方法及装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130135924A1 (en) * 2011-11-28 2013-05-30 International Business Machines Corporation Programming of phase-change memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130135924A1 (en) * 2011-11-28 2013-05-30 International Business Machines Corporation Programming of phase-change memory cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777270B2 (en) 2018-08-07 2020-09-15 Samsung Electronics Co., Ltd. Methods and systems for compensating for degradation of resistive memory device
US11004507B2 (en) 2018-08-07 2021-05-11 Samsung Electronics Co., Ltd. Methods and systems for detecting degradation of resistive memory devices

Also Published As

Publication number Publication date
KR20160085976A (ko) 2016-07-19

Similar Documents

Publication Publication Date Title
KR101780539B1 (ko) 다치형 상변화 메모리의 쓰기 방법 및 시스템
US7746688B2 (en) PRAM and method of firing memory cells
US7646632B2 (en) Integrated circuit for setting a memory cell based on a reset current distribution
US7778079B2 (en) Multiple level cell phase-change memory devices having post-programming operation resistance drift saturation, memory systems employing such devices and methods of reading memory devices
US8891293B2 (en) High-endurance phase change memory devices and methods for operating the same
EP3516659B1 (en) Adaptive memory cell write conditions
KR101266145B1 (ko) 상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자
US7573758B2 (en) Phase-change random access memory (PRAM) performing program loop operation and method of programming the same
US9613695B2 (en) Methods, devices and systems using over-reset state in a memory cell
US9552876B2 (en) Descending set verify for phase change memory
TWI564896B (zh) 操作記憶胞的方法及整合電路
US9520190B2 (en) Modified reset state for enhanced read margin of phase change memory
KR20100124895A (ko) 비휘발성 반도체 메모리 회로
SG184696A1 (en) A method for programming a resistive memory cell, a method and a memory apparatus for programming one or more resistive memory cells in a memory array
US9208876B1 (en) Verify pulse delay to improve resistance window
US9336874B2 (en) Mixed mode programming for phase change memory
US10978146B2 (en) Single-ended phase-change memory device and reading method
CN103093812A (zh) 半导体存储装置及其连续编程控制电路和编程方法
KR20070082473A (ko) 문턱 전압제어 ｐｒａｍ의 프로그램 방법
KR101198137B1 (ko) 라이트 드라이버 및 이를 이용한 반도체 메모리 장치와 프로그램 방법
KR20130049420A (ko) 반도체 메모리 장치, 이를 위한 분할 프로그램 제어 회로 및 프로그램 방법
CN112309465A (zh) 相变随机存取记忆体单元操作方法
Cobley et al. A model for multilevel phase-change memories incorporating resistance drift effects
US8102702B2 (en) Phase change memory and operation method of the same
JP6972059B2 (ja) 抵抗変化型メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right