TWI608484B - 電阻式記憶胞的操作方法及電阻式記憶體 - Google Patents

電阻式記憶胞的操作方法及電阻式記憶體 Download PDF

Info

Publication number
TWI608484B
TWI608484B TW104138358A TW104138358A TWI608484B TW I608484 B TWI608484 B TW I608484B TW 104138358 A TW104138358 A TW 104138358A TW 104138358 A TW104138358 A TW 104138358A TW I608484 B TWI608484 B TW I608484B
Authority
TW
Taiwan
Prior art keywords
resistive memory
memory cell
state
voltage
signal providing
Prior art date
Application number
TW104138358A
Other languages
English (en)
Other versions
TW201715526A (zh
Inventor
廖紹憬
王炳琨
達 陳
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW201715526A publication Critical patent/TW201715526A/zh
Application granted granted Critical
Publication of TWI608484B publication Critical patent/TWI608484B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

電阻式記憶胞的操作方法及電阻式記憶體
本發明是有關於一種電阻式記憶體，且特別是有關於一種電阻式記憶胞的操作方法及使用此操作方法的電阻式記憶體。
電阻式記憶體（Resistive random-access memory；RRAM）是一種新式的非揮發性記憶體，可利用阻態的改變記憶或儲存數值。電阻式記憶體與邏輯製程的相容性極佳，且寫入速度快，寫入電壓較低，符合可攜式電子產品的低功耗需求。
電阻式記憶體中常用的電阻式記憶胞基本結構是以一個電晶體與一個電阻式記憶胞(1T1R)或一個二極體加一個電阻式記憶胞（1D1R）所組成。在電阻式記憶體中，形成（forming）、設定（set）以及重置（reset）三個操作為確保電阻式記憶胞電氣特性以及資料保存力（data retention）的三個重要步驟。對用以執行形成、設定以及重置三個動作的電壓進行最佳化的調整，為提升電阻式記憶體良率的重要因素。特別是，進行形成（forming）的操作所產生的導電絲（conductive filament；CF），這個產生導電絲的操作對於電阻式記憶體的操作的影響甚大。
一般而言，在進行深度的形成（forming）操作後，大部分的電阻式記憶胞應可順利地位於資料邏輯1狀態（也就是高電流狀態/設定狀態）。然而，少數具缺陷的電阻式記憶胞在進行形成操作後可能會呈為資料邏輯0狀態（也就是低電流狀態/重置狀態）。當採用電阻式記憶體的裝置的容量越大時，此種具缺陷之電阻式記憶胞的數量便會增加。並且，當這些具缺陷的電阻式記憶胞於之後進行多次高溫烘烤的操作後，可能會使其地資料保持能力更為惡化，以致讓具缺陷之電阻式記憶胞無法被使用。因此，為提升電阻式記憶體的良率，針對這些具缺陷的電阻式記憶胞進行修補操作，便是重要課題。
本發明提供一種電阻式記憶胞的操作方法以及電阻式記憶體，可有效使無法藉由一般的形成操作來保存資料的電阻式記憶胞能夠藉由互補切換現象來具備資料保存能力。
本發明的電阻式記憶胞的操作方法包括下列步驟。進行電阻式記憶胞的形成操作。判斷該電阻式記憶胞是否位於第一狀態，其中所述第一狀態對應第一操作。當所述電阻式記憶胞沒有位於所述第一狀態時，進行所述電阻式記憶胞關於第二操作的互補切換操作，以使所述電阻式記憶胞產生關於所述第二操作的互補切換現象。
本發明的電阻式記憶體包括多數個電阻式記憶胞、字元線信號提供電路、位元線信號提供電路、源極線信號提供電路以及控制電路。字元線信號提供電路耦接至所述電阻式記憶胞的字元線。位元線信號提供電路耦接至所述電阻式記憶胞的位元線。源極線信號提供電路耦接至所述電阻式記憶胞的源極線。控制電路耦接所述字元線信號提供電路、所述位元線信號提供電路以及所述源極線信號提供電路。控制電路透過所述字元線信號提供電路、所述位元線信號提供電路以及所述源極線信號提供電路以進行所述電阻式記憶胞的形成操作，並判斷每個電阻式記憶胞是否位於第一狀態。當選中電阻式記憶胞沒有位於所述第一狀態時，所述控制電路透過所述字元線信號提供電路、所述位元線信號提供電路以及所述源極線信號提供電路以進行所述電阻式記憶胞關於第二操作的互補切換操作，從而使所述電阻式記憶胞產生關於所述第二操作的互補切換現象。所述選中電阻式記憶胞為所述多數個電阻式記憶胞其中之一。
基於上述，本發明實施例將每個電阻式記憶胞進行形成操作之後，便會判斷是否有電阻式記憶胞並沒有位於設定狀態，而此設定狀態是通常的電阻式記憶胞進行形成操作之後便會形成的狀態。當電阻式記憶胞在進行形成操作之後沒有位於設定狀態時，本發明便將這些電阻式記憶胞進行關於重置操作的互補切換操作。藉此，可有效使無法藉由一般的形成操作來保存資料的電阻式記憶胞能夠藉由互補切換現象來具備或維持其資料保存能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示本發明實施例的電阻式記憶體100的示意圖。電阻式記憶體100包括多數個電阻式記憶胞110、字元線信號提供電路120、位元線信號提供電路130、源極線信號提供電路140以及控制電路150。於本實施例中，圖1中繪示其中一個電阻式記憶胞110以作為舉例。字元線信號提供電路120耦接至電阻式記憶胞110的字元線WL，位元線信號提供電路130耦接至電阻式記憶胞110的位元線BL，而源極線信號提供電路140則耦接至電阻式記憶胞110的源極線SL。控制電路150耦接字元線信號提供電路120、位元線信號提供電路130以及源極線信號提供電路140，藉以對電阻式記憶胞110進行許多操作，例如進行形成（forming）、設定（set）以及重置（reset）三個重要的操作以及本發明實施例所述的互補切換操作…等。
電阻式記憶體100還包括偵測電路160。偵測電路160耦接各個電阻式記憶胞110。控制電路150透過偵測電路160以偵測電阻式記憶胞110中的電流值，藉以判斷電阻式記憶胞110中的狀態為設定狀態/資料邏輯1狀態或是重置狀態/資料邏輯0狀態。
圖1亦繪示電阻式記憶胞110的結構。電阻式記憶胞110包括開關元件T1以及電阻式記憶元件R1。開關元件T1可以是CMOS（complementary metal-oxide-semiconductor）電晶體。電阻式記憶元件R1可以是阻憶器（memristor），或稱為記憶電阻（memory resistors），其由夾在兩個導體電極之間的絕緣（insulating）或半導體材料（semiconducting material），像是金屬-絕緣體-金屬（metal-insulator-metal；MIM）結構，所構成。於本實施例中，電阻式記憶元件R1的第一端耦接位元線BL，開關元件T1的控制端耦接字元線WL，開關元件T1的第一端耦接電阻式記憶元件R1的第二端，且開關元件T1的第二端耦接源極線SL。應用本實施例者可依照其實際需求來任意調整電阻式記憶胞110中有關於多個信號線（位元線BL、字元線WL、源極線SL）跟開關元件T1與電阻式記憶元件R1之間的連接架構，本發明實施例的電阻式記憶胞110的結構不僅受限於上述揭示。
圖2繪示本發明一實施例的電阻式記憶胞110的操作方法的流程圖。請同時參考圖1及圖2，於步驟S210中，控制電路150透過控制字元線信號提供電路120、位元線信號提供電路130以及源極線信號提供電路140以進行電阻式記憶胞110的形成操作。所謂的形成操作，指的是對電阻式記憶胞施加一個較高的偏壓，使其產生軟性崩潰（soft breakdown）的現象，藉以使電阻式記憶胞中形成導電絲。在進行過形成操作後，電阻式記憶胞110就可以依據設定操作以及重置操作來進行其電阻值的切換動作，從而執行其資料寫入的功能。
然而，形成操作將可能會所遭遇一些不可預期的問題。一般來說，電阻式記憶胞在經過形成操作後應位於高電流狀態，此高電流狀態也可以稱為是設定狀態或是資料邏輯1狀態。然而，少數的電阻式記憶胞可能無法藉由形成操作來使其成為設定狀態，或是無法達到設定狀態所需的高電流量標準。此種少數的電阻式記憶胞被稱為是具缺陷的電阻式記憶胞。當電阻式記憶體中的電阻式記憶胞數量更為龐大時，具缺陷的電阻式記憶胞的數量也會相應增加。經實驗數據得知，在一百萬個電阻式記憶胞110當中便可能會具備2至3個具缺陷的電阻式記憶胞。
此外，一般的電阻式記憶胞在經過高溫烘烤操作後，可使稱為導電絲的導電路徑能夠更為穩固，藉以維持電阻式記憶胞的資料保持能力。然而，具缺陷的電阻式記憶胞在經由高溫烘烤操作後可能會更為降低其資料保持能力而導致資料流失。
另一方面，互補切換（Complementary switching）現象則是在電阻式記憶體的技術領域中的一種獨特現象，且在進行設定操作或是重置操作時皆有可能產生。若在進行電阻式記憶胞110的設定操作時將輸入電壓的數值調整過高時，則從電阻式記憶胞110所偵測到的電流值將可能過小而無法位於高電流狀態/設定狀態。
圖3繪示關於重置操作的互補切換現象的示意圖。圖3的橫軸為電阻式記憶胞110的源極線的電壓值|VSL |，圖3的縱軸為從電阻式記憶胞110量測到的重置電流值I。請參照圖3，曲線310呈現電阻式記憶胞110在進行高溫烘烤操作之前的電壓值|VSL |與重置電流值I的數值，而曲線320則呈現電阻式記憶胞110在進行高溫烘烤操作之後的電壓值|VSL |與其相應之重置電流值I的數值。從圖3中可看出，區域A至區域C中與其相應之重置電流值I將由於電壓值|VSL |提高而隨之降低，如此便符合重置操作的期望。然而，在區域D中，當電壓值|VSL |大於約2.8V時，重置電流值I反而逐漸增加。因此，若在進行電阻式記憶胞110的重置操作時將輸入電壓（如，電壓值|VSL |）的數值調整過高時，則從電阻式記憶胞110所偵測到的電流值將可能愈來愈大。互補切換（Complementary switching）現象也可以稱為是U曲線（U-curve）現象。
藉此，本發明實施例便在形成操作之後挑選出具缺陷的電阻式記憶胞，並將這些具缺陷的電阻式記憶胞進行關於重置操作的互補切換操作，藉以使這些具缺陷的電阻式記憶胞位於圖3的區域D（也就是互補切換區域）中，讓這些具缺陷的電阻式記憶胞在經由高電場作用下能夠重新產生導電絲以建立導電路徑。並且，若將進行互補切換操作之後的電阻式記憶胞再次進行高溫烘烤處理，將使得導電絲的數量增加，從而使得這些具缺陷的電阻式記憶胞能夠獲得資料保持能力。
回到圖1及圖2以詳加描述本發明實施例。於步驟S220中，控制電路150透過偵測電路160以判斷電阻式記憶胞110是否位於第一狀態，其中第一狀態對應第一操作。於本實施例中，所謂的第一狀態可以是高電流狀態/設定狀態/資料邏輯1狀態，而第二狀態則可以是低電流狀態/重置狀態/資料邏輯0狀態。第一操作可以是形成（forming）操作/設定操作，而第二操作可以是重置操作。
在此詳細說明步驟S220。控制電路150透過偵測電路160判斷電阻式記憶胞110中的電流值是否大於預設電流門檻值。當電阻式記憶胞110中的電流值大於預設電流門檻值時，則從步驟S220進入步驟S230，以表示此電阻式記憶胞110已完成形成操作。相對地，當電阻式記憶胞110中的電流值不大於預設電流門檻值時，偵測電路150便判定對應之電阻式記憶胞110沒有位於設定狀態，則將此電阻式記憶胞110作為選中電阻式記憶胞，並從步驟S220進入步驟S240，控制電路150透過字元線信號提供電路120、位元線信號提供電路130以及源極線信號提供電路140以進行電阻式記憶胞110關於第二操作（重置操作）的互補切換操作，從而使電阻式記憶胞110產生關於第二操作（重置操作）的互補切換現象。並且，於本實施例中，當完成步驟S240之後，控制電路150還可以回到步驟S220以再次判斷此電阻式記憶胞110是否位於第一狀態（設定狀態），藉以完善本發發明實施例。
在此透過圖4來詳細說明步驟S240中關於第二操作（重置操作）的互補切換操作。圖4繪示本發明實施例的形成操作以及關於重置操作的互補切換操作的波形示意圖。在圖4中，區域A為進行電阻式記憶胞110的形成操作時，字元線電壓VWL 、位元線電壓VBL 以及源極線電壓VSL 的波形示意圖。由圖1及圖4可知，在形成操作時，控制電路150控制字元線信號提供電路120以及位元線信號提供電路130，藉以在電阻式記憶胞110的字元線WL以及位元線BL提供正向電壓，且控制電路150控制源極線信號提供電路140以在源極線SL提供參考電壓。圖4的區域B則為進行電阻式記憶胞110關於重置操作的互補切換操作時，字元線電壓VWL 、位元線電壓VBL 以及源極線電壓VSL 的波形示意圖。由圖1及圖4可知，在關於重置操作的互補切換操作時，控制電路150控制字元線信號提供電路120以在電阻式記憶胞110的字元線WL提供第一電壓VWL2 、控制位元線信號提供電路130以在位元線BL提供接地電壓，且控制源極線信號提供電路140以在源極線SL提供第二電壓VSL1 。
特別說明的是，在關於重置操作的互補切換操作中，將依據開關元件T1可承受的範圍內而使第一電壓VWL2 的電壓值最大化。例如，第一電壓VWL2 的電壓值將大於3V。另外，為使圖1的開關元件T1能夠在互補切換操作中導通，則第一電壓VWL2 將比第二電壓VSL1 大於一預設電壓值（如，2V）。也就是說，第一電壓VWL2 的電壓值將等於或大於第二電壓VSL1 的電壓值加上2V。另一方面，可將第二電壓VSL1 的電壓值固定，並以最大化之第一電壓VWL2 的電壓值來進行多次關於重置操作的互補切換操作；或是，可逐步提升第二電壓VSL1 的電壓值，並以最大化之第一電壓VWL2 的電壓值來進行多次關於重置操作的互補切換操作。
於其他實施例中，互補切換現象也可以發生在設定操作中。因此，上述第一狀態也可以是重置狀態/資料邏輯0狀態，而第二狀態則可以是設定狀態/資料邏輯1狀態。第一操作可以是重置操作，而第二操作可以是設定操作。如此一來，此種電阻式記憶胞的操作方法也一樣可有效使無法藉由一般的形成操作來保存資料的電阻式記憶胞能夠藉由互補切換現象來具備資料保存能力。
圖5繪示本發明另一實施例的電阻式記憶胞110的操作方法的流程圖。圖5與圖2的不同之處在於，圖1的控制電路150還可在圖5的步驟S210、步驟S240和/或步驟S230之前對電阻式記憶胞進行高溫烘烤操作（步驟S510、S520以及S530），藉以提高電阻式記憶胞110的電流增益，從而提升電阻式記憶胞110的資料保持能力。應用本實施例者可選擇性的執行步驟S510、S520以及S530當中的其中之一或其組合，本發明實施例並不限制高溫烘烤操作一定需在哪些步驟之前或之後進行。
值得一提的是，透過上述方式，本發明實施例之電阻式記憶體，將可更適合作為OTP（One-time programmable）元件使用，例如反熔絲(Anti-fuse)型的電阻式OTP記憶體。
綜上所述，本發明實施例將每個電阻式記憶胞進行形成操作之後，便會判斷是否有電阻式記憶胞並沒有位於設定狀態，而此設定狀態是通常的電阻式記憶胞進行形成操作之後便會形成的狀態。當電阻式記憶胞在進行形成操作之後沒有位於設定狀態時，本發明便將這些電阻式記憶胞進行關於重置操作的互補切換操作。藉此，可有效使無法藉由一般的形成操作來保存資料的電阻式記憶胞能夠藉由互補切換現象來具備或維持其資料保存能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧電阻式記憶體
110‧‧‧電阻式記憶胞
120‧‧‧字元線信號提供電路
130‧‧‧位元線信號提供電路
140‧‧‧源極線信號提供電路
150‧‧‧控制電路
160‧‧‧偵測電路
WL‧‧‧字元線
BL‧‧‧位元線
SL‧‧‧源極線
T1‧‧‧開關元件
R1‧‧‧電阻式記憶元件
S210~S240、S510、S520、S530‧‧‧步驟
|VSL |‧‧‧源極線的電壓值
VWL‧‧‧字元線電壓
VBL‧‧‧位元線電壓
VSL‧‧‧源極線電壓
VWL2‧‧‧第一電壓
VSL1‧‧‧第二電壓
圖1繪示本發明實施例的電阻式記憶體的示意圖。 圖2為本發明一實施例的電阻式記憶胞的操作方法流程圖。 圖3繪示關於重置操作的互補切換現象的示意圖。 圖4繪示本發明實施例的形成操作以及關於重置操作的互補切換操作的波形示意圖。 圖5為本發明另一實施例的電阻式記憶胞操作方法流程圖。
S210~S240‧‧‧步驟

Claims (11)

  1. 一種電阻式記憶胞的操作方法，包括：進行電阻式記憶胞的形成操作；在進行該形成操作後判斷該電阻式記憶胞是否位於第一狀態，其中該第一狀態對應第一操作；以及當該電阻式記憶胞沒有位於該第一狀態時，進行該電阻式記憶胞關於第二操作的互補切換操作，以使該電阻式記憶胞產生關於該第二操作的互補切換現象，讓該電阻式記憶胞在經由電場作用下重新建立或斷開導電路徑，從而使該電阻式記憶胞易於進入該第一操作。
  2. 如申請專利範圍第1項所述的電阻式記憶胞的操作方法，進行該電阻式記憶胞的重置互補切換操作包括下列步驟：提供第一電壓至該電阻式記憶胞的字元線，提供第二電壓至該電阻式記憶胞的源極線，並提供接地電壓至該電阻式記憶胞的位元線，其中該第一電壓比該第二電壓大於一預設電壓值。
  3. 如申請專利範圍第1項所述的電阻式記憶胞的操作方法，其中該第一狀態為設定狀態，且該第二操作為重置操作。
  4. 如申請專利範圍第1項所述的電阻式記憶胞的操作方法，判斷該電阻式記憶胞是否位於該第一狀態包括下列步驟：判斷該電阻式記憶胞中的電流值是否大於預設電流門檻值；以及，當該電流值不大於該預設電流門檻值時，判定該電阻式記憶胞沒有位於第一狀態。
  5. 如申請專利範圍第1項所述的電阻式記憶胞的操作方法，更包括：進行該電阻式記憶胞關於該第二操作的互補切換操作之後，再次判斷該電阻式記憶胞是否位於該第一狀態。
  6. 一種電阻式記憶體，包括：多數個電阻式記憶胞；字元線信號提供電路，耦接至該些電阻式記憶胞的字元線；位元線信號提供電路，耦接至該些電阻式記憶胞的位元線；源極線信號提供電路，耦接至該些電阻式記憶胞的源極線；以及控制電路，耦接該字元線信號提供電路、該位元線信號提供電路以及該源極線信號提供電路，其中該控制電路透過該字元線信號提供電路、該位元線信號提供電路以及該源極線信號提供電路以進行該些電阻式記憶胞的形成操作，並在進行該形成操作後判斷每個電阻式記憶胞是否位於第一狀態，當一選中電阻式記憶胞沒有位於該第一狀態時，該控制電路透過該字元線信號提供電路、該位元線信號提供電路以及該源極線信號提供電路以進行該電阻式記憶胞關於第二操作的互補切換操作，從而使該電阻式記憶胞產生關於該第二操作的互補切換現象，讓該電阻式記憶胞在經由電場作用下重新建立或斷開導電路徑，從而使該電阻式記憶胞易於進入該第一操作，其中該選中電阻式記憶胞為該些電阻式記憶胞其中之一。
  7. 如申請專利範圍第6項所述的電阻式記憶體，其中該控制電路透過該位元線信號提供電路而提供第一電壓至該選中電阻式記憶胞的字元線，透過該源極線信號提供電路而提供第二電壓至該電阻式記憶胞的源極線，並透過該位元線信號提供電路而提供接地電壓至該電阻式記憶胞的位元線，其中該第一電壓比該第二電壓大於預設電壓值，其中各該電阻式記憶胞包括：一電阻式記憶元件，其第一端耦接該位元線；以及，一開關元件，其控制端耦接該字元線，其第一端耦接該電阻式記憶元件的第二端，其第二端耦接該源極線。
  8. 如申請專利範圍第6項所述的電阻式記憶體，更包括：偵測電路，耦接各個電阻式記憶胞，其中該控制電路透過該偵測電路以判斷各個電阻式記憶胞中的電流值是否大於預設電流門檻值，且當該電流值不大於該預設電流門檻值時，該偵測電路判定對應之該電阻式記憶胞沒有位於該第一狀態，並將對應之該電阻式記憶胞作為該選中電阻式記憶胞。
  9. 如申請專利範圍第6項所述的電阻式記憶體，其中該第一狀態為設定狀態，該第二操作為重置操作。
  10. 如申請專利範圍第6項所述的電阻式記憶體，當進行該電阻式記憶胞關於該第二操作的互補切換操作之後，該控制電路再次判斷該電阻式記憶胞是否位於該第一狀態。
  11. 一種電阻式記憶胞的操作方法，包括：進行電阻式記憶胞的形成操作； 在進行該形成操作後判斷該電阻式記憶胞是否位於第一狀態；以及當該電阻式記憶胞沒有位於該第一狀態時，進行該電阻式記憶胞關於第二操作的互補切換操作，以使該電阻式記憶胞產生關於該第二操作的互補切換現象，讓該電阻式記憶胞在經由電場作用下重新建立或斷開導電路徑，從而使該電阻式記憶胞易於進入該第一操作。
TW104138358A 2015-10-21 2015-11-19 電阻式記憶胞的操作方法及電阻式記憶體 TWI608484B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/918,574 US9824733B2 (en) 2015-10-21 2015-10-21 Resistive memory and operating method for performing a forming operation thereof

Publications (2)

Publication Number Publication Date
TW201715526A TW201715526A (zh) 2017-05-01
TWI608484B true TWI608484B (zh) 2017-12-11

Family

ID=58558841

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138358A TWI608484B (zh) 2015-10-21 2015-11-19 電阻式記憶胞的操作方法及電阻式記憶體

Country Status (3)

Country Link
US (1) US9824733B2 (zh)
CN (1) CN106611615B (zh)
TW (1) TWI608484B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739471B (zh) * 2020-06-11 2021-09-11 華邦電子股份有限公司 電阻式記憶體裝置以及其可靠度提升方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626654B (zh) * 2017-06-19 2018-06-11 華邦電子股份有限公司 電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法
TWI737465B (zh) * 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
CN114171084A (zh) * 2020-09-11 2022-03-11 华邦电子股份有限公司 电阻式内存装置、其操作方法及其内存晶胞阵列
US11631809B2 (en) 2020-12-15 2023-04-18 International Business Machines Corporation In-memory resistive random access memory XOR logic using complimentary switching

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8036019B2 (en) * 2008-10-31 2011-10-11 Micron Technology, Inc Resistive memory
WO2014025434A2 (en) * 2012-05-15 2014-02-13 The Regents Of The University Of Michigan Complementary resistive switching in single resistive memory devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
WO2010143414A1 (ja) * 2009-06-08 2010-12-16 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US8351251B2 (en) * 2009-08-27 2013-01-08 International Business Machines Corporation Multilevel programming of phase change memory
KR20110088906A (ko) * 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2011204785A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性記憶装置
US8385102B2 (en) * 2010-05-11 2013-02-26 Sandisk 3D Llc Alternating bipolar forming voltage for resistivity-switching elements
US8717802B2 (en) * 2010-09-13 2014-05-06 International Business Machines Corporation Reconfigurable multi-level sensing scheme for semiconductor memories
JP5626529B2 (ja) * 2011-02-08 2014-11-19 ソニー株式会社 記憶装置およびその動作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8036019B2 (en) * 2008-10-31 2011-10-11 Micron Technology, Inc Resistive memory
WO2014025434A2 (en) * 2012-05-15 2014-02-13 The Regents Of The University Of Michigan Complementary resistive switching in single resistive memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739471B (zh) * 2020-06-11 2021-09-11 華邦電子股份有限公司 電阻式記憶體裝置以及其可靠度提升方法

Also Published As

Publication number Publication date
CN106611615B (zh) 2019-09-24
CN106611615A (zh) 2017-05-03
US9824733B2 (en) 2017-11-21
US20170117038A1 (en) 2017-04-27
TW201715526A (zh) 2017-05-01

Similar Documents

Publication Publication Date Title
TWI608484B (zh) 電阻式記憶胞的操作方法及電阻式記憶體
TWI732723B (zh) 電阻式記憶胞及其相關的陣列結構
TWI569269B (zh) 寫入和驗證電路及用於寫入並驗證電阻性記憶體的方法
US9627060B2 (en) Memory circuit and method of programming memory circuit
JP2016134193A (ja) 抵抗変化型ランダムアクセスメモリのメモリセルアレイ
US8942024B2 (en) Circuit arrangement and a method of writing states to a memory cell
US10839899B2 (en) Power on reset method for resistive memory storage device
TWI514384B (zh) 半導體記憶體裝置與其驅動方法
TW201837701A (zh) 亂數產生裝置及其控制方法
TWI534807B (zh) 電阻式記憶體之形成以及測試方法
JP6653488B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
US9620208B2 (en) Devices and methods for programming a resistive random-access memory
US9734908B1 (en) Writing method for resistive memory cell and resistive memory
US20160148686A1 (en) Memory cell array of resistive random-access memories
TW201822207A (zh) 用於編程可編程電阻性記憶元件之方法與其記憶體
TWI579850B (zh) 電阻式記憶胞的寫入方法及電阻式記憶體
CN107342105B (zh) 电阻式记忆胞的写入方法及电阻式内存
KR20190044068A (ko) 저항성 랜덤 액세스 메모리(rram) 셀 필라멘트의 전류 형성
TWI529716B (zh) 電阻式隨機存取記憶體電路以及讀取方法
TWI595486B (zh) 電阻式記憶胞的寫入方法及電阻式記憶體
TWI647704B (zh) 電阻式記憶體儲存裝置的上電復位方法
US9076525B2 (en) Semiconductor storage device and method of controlling data thereof
TWI633558B (zh) 電阻式記憶體元件的操作方法
TWI812094B (zh) 電阻式記憶體單元的阻絲成型方法
US20230282279A1 (en) Filament forming method for resistive memory unit