JP2011204785A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】データの消去または書き込み時の誤動作を防止することができる不揮発性記憶装置を提供する。
【解決手段】抵抗変化層ＲＷを有する不揮発性記憶装置において、抵抗変化層ＲＷは、金属酸化膜に、２５ａｔ％以下の濃度で、金属酸化膜を構成する金属元素に比して電気陰性度の大きな元素が含まれる膜によって構成される。
【選択図】図２

Description

本発明は、不揮発性記憶装置に関する。

近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在するワード線との交差部に、アレイ状に配列して構成される（たとえば、特許文献１参照）。

抵抗変化素子は、金属酸化物からなる絶縁体薄膜を２枚の金属電極で挟んだ構造を有しており、金属電極間に電圧または電流を印加することによって、高抵抗状態から低抵抗状態へ、または低抵抗状態から高抵抗状態へ抵抗変化させることが可能な素子である。そして、この可逆的な抵抗値情報をデータとして記憶する。ここで、高抵抗状態から低抵抗状態にすることをセット処理といい、低抵抗状態から高抵抗状態にすることをリセット処理という。

このような抵抗変化型メモリには、電流、電圧の印加方向が一方向で、セット処理およびリセット処理の両方を行えるユニポーラ型と、電流、電圧の印加方向がセット処理およびリセット処理で逆方向となるバイポーラ型とがある。前者は、遷移金属と酸素の二元素から成る二元系の遷移金属酸化物を使用したものに多く見られ、後者は、酸素を含めて三元素以上から構成される三元系以上の酸化物を使用したものに多く見られる（たとえば、非特許文献１参照）。

ところで、ユニポーラ型のものでは、リセット処理時には、たとえばセット処理時よりも低い電圧を、セット処理時よりも長時間印加することによって、可変抵抗素子を高抵抗のリセット状態に遷移させる。その際、リセット処理のための電流は、抵抗変化型メモリのドライバ、電流・電圧源回路、配線の寄生抵抗および選択された抵抗変化型メモリセルを負荷抵抗として流れる。リセット処理前のセット状態では、低抵抗状態であるから大きな電流が流れるが、リセット処理時には高抵抗状態に遷移するため、他の負荷抵抗との関係で可変抵抗素子の両端電圧が瞬間的に上昇する。このとき、可変抵抗素子の両端電圧がセット電圧を超えてしまうと、抵抗変化素子は再び低抵抗のセット状態に遷移してしまいリセット処理できないという問題が発生する可能性がある（たとえば、特許文献２参照）。

特開２００９−９９２００号公報 特開２００９−１５７９８２号公報

澤彰仁著、「遷移金属酸化物による抵抗変化型不揮発性メモリ（ＲｅＲＡＭ）」、応用物理、第７５巻、第９号、２００６年、ｐ．１１０９

本発明は、データの消去または書き込み時の誤動作を防止することができる不揮発性記憶装置を提供することを目的とする。

本発明の一態様によれば、不揮発性記憶層を有する不揮発性記憶装置において、前記不揮発性記憶層は、金属酸化膜に、２５ａｔ％以下の濃度で、前記金属酸化膜を構成する金属元素に比して電気陰性度の大きな元素が含まれる膜によって構成されることを特徴とする不揮発性記憶装置が提供される。

本発明によれば、データの消去または書き込み時の誤動作を防止することができる不揮発性記憶装置を提供することができるという効果を奏する。

図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。 図２は、第１の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。 図３は、抵抗変化素子における高抵抗状態と低抵抗状態との間の遷移状態のモデルを模式的に示す図である。 図４は、一般的な抵抗変化型メモリの電流−電圧特性を示す図である。 図５は、誤セット問題を説明する図である。 図６は、電圧マージンのスイッチ回数依存性を模式的に示す図である。 図７は、電気陰性度の大きな元素の濃度と電圧マージンとの関係の一例を示す図である。 図８−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図８−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図８−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。 図８−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。 図９−１は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図９−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図９−３は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。

以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。

（第１の実施の形態）
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さにＹ方向（列方向）に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。また、第１の実施の形態では、ユニポーラ型の不揮発性記憶装置を例に挙げて説明する。

図２は、第１の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。この図は、たとえば図１のＹ方向に沿ったあるビット線ＢＬ上の断面の一部の様子を示している。Ｘ方向に延在するワード線ＷＬ上には、メモリセルＭＣを構成する整流素子Ｄと抵抗変化素子ＶＲが積層され、抵抗変化素子ＶＲ上にＹ方向に延在するビット線ＢＬが形成されている。

整流素子Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなり、ワード線ＷＬ上に形成される。ここでは、整流素子Ｄは、ワード線ＷＬ側から厚さ約２０ｎｍのＮ型ポリシリコン膜ＤＮ、厚さ約１１０ｎｍのＩ型ポリシリコン膜ＤＩ、厚さ約２０ｎｍのＰ型ポリシリコン膜ＤＰを順に積層させたＰＩＮ構造を有するポリシリコン層によって構成される場合を例示している。また、この例では、整流素子Ｄは、ビット線ＢＬからワード線ＷＬに向けて電流を流すように配置されている。

抵抗変化素子ＶＲは、下部電極層ＢＥ、不揮発性記憶層としての抵抗変化層ＲＷおよび上部電極層ＴＥと、を有する。下部電極層ＢＥと上部電極層ＴＥは、抵抗変化層ＲＷと反応して抵抗変化層ＲＷの可変抵抗性を損なわない金属材料または金属窒化物材料からなる。このような下部電極層ＢＥとして、たとえば、Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｉｒ，Ｃｏ，Ａｌ，Ｔｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料、またはＴｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料の窒化物を用いることができる。上部電極層ＴＥまたは下部電極層ＢＥは、場合によっては省略することが可能である。

抵抗変化層ＲＷは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化膜に、金属酸化膜を構成する金属元素に比して電気陰性度の大きな元素（以下、単に電気陰性度の大きな元素という）が均一に混ざった状態の薄膜によって構成される。金属酸化膜として、たとえばＨｆ，Ｚｒ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，Ｔａなどの元素を少なくとも１種以上含む金属酸化膜を例示することができる。また、電気陰性度の大きな元素として、ＳｉまたはＡｌなどの元素を例示することができる。不揮発性記憶装置として使用する際には、抵抗変化層ＲＷには、酸素欠損が導入されており、電気的な伝導経路であるフィラメントが局所的に形成されている。

ここで、抵抗変化型メモリにおける高抵抗状態と低抵抗状態との間の遷移について説明する。図３は、抵抗変化素子における高抵抗状態と低抵抗状態との間の遷移状態のモデルを模式的に示す図であり、図４は、一般的な抵抗変化型メモリの電流−電圧特性を示す図である。図４において、横軸は、抵抗変化素子ＶＲに印加する電圧Ｖ（Ｖ）を示し、縦軸は、抵抗変化素子ＶＲに流れる電流Ｉ（Ａ）を示す。また、この図において、曲線の傾きが大きいほど、抵抗が小さいことを示している。

一般的に、抵抗変化型メモリを形成した直後では、抵抗変化層ＲＷは絶縁体の状態にあるので、メモリセルＭＣ（上部電極層ＴＥと下部電極層ＢＥとの間）に高電圧を印加して低抵抗化するフォーミング処理が行われる。図３（ａ）に示されるように、フォーミング処理によって、メモリセルＭＣにはフィラメントＦと呼ばれる電流経路が生じる。このフィラメントＦは、抵抗変化層ＲＷ内での酸素欠損の領域が連なって形成されるものと考えられている。そのために低抵抗となる。このフォーミング処理が施されると、メモリセルＭＣは、不揮発性記憶素子として機能することが可能となる。

フォーミング処理後は低抵抗状態にあるので、抵抗変化層ＲＷを高抵抗化するリセット処理が行われる。リセット処理では、図４（ａ）のＲＥＳＥＴに示されるように、メモリセルＭＣに電圧を印加していき、所定の電流量Ｉ_R0になると、抵抗変化層ＲＷがジュール熱によって高抵抗化する。これは、図３（ｂ）に示されるように、陽極、すなわち上部電極層ＴＥ、からフィラメントＦに酸素が供給されること、すなわちフィラメントＦが酸化されることによるものであると考えられる。このリセット処理が行われる電圧をリセット電圧Ｖ_R0という。

一方、リセット処理によって高抵抗状態となったメモリセルＭＣに対しては、抵抗変化層ＲＷを低抵抗化するセット処理が行われる。セット処理では、図４（ａ）のＳＥＴに示されるように、メモリセルＭＣにリセット電圧Ｖ_R0よりも大きな電圧を印加していき、所定の電流量Ｉ_S0になると、抵抗変化層ＲＷが低抵抗化する。これは、図３（ｃ）に示されるように、陽極、すなわち上部電極層ＴＥ、近傍のフィラメントＦで酸素欠損が生じることによるものであると考えられる。このセット処理が行われる電圧をセット電圧Ｖ_S0という。

また、このようなリセット処理またはセット処理を行ったメモリセルＭＣに対して、読み出し電圧Ｖ_Readを印加すると、高抵抗状態と低抵抗状態とでは抵抗変化層ＲＷに流れる電流値が異なる。たとえば、高抵抗状態（リセット処理後の状態）の電流値をＩ_offとし、低抵抗状態（セット処理後の状態）の電流値をＩ_onとすると、これらの電流値Ｉ_off，Ｉ_onを検出することで、そのメモリセルＭＣが高抵抗状態にあるのか、低抵抗状態にあるのかを判断することができる。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出して抵抗値情報を記憶し、メモリセルＭＣに流れる電流差を検出することでメモリとして機能させるようにしている。

なお、図４（ａ）において、抵抗変化層ＲＷのセット電圧Ｖ_S0とリセット電圧Ｖ_R0との差を電圧マージンといい、図４（ａ）の場合には、電圧マージンはΔＶ_m0となっている。

図５は、誤セット問題を説明する図である。このグラフは、図４において、横軸に電圧をとり、縦軸に電流をとっている。ここで、１つのメモリセルＭＣにかかる電圧をＥとし、抵抗変化層ＲＷ以外（整流素子Ｄなど）の抵抗をＲとし、抵抗変化層ＲＷに印加される電圧をＶとし、抵抗変化層ＲＷに流れる電流をＩとすると、抵抗変化層ＲＷ以外の周辺回路や配線等の寄生抵抗などの負荷特性として、次式（１）、（２）が得られる。
Ｅ＝Ｖ＋ＲＩ ・・・（１）
Ｉ＝（Ｅ−Ｖ）／Ｒ ・・・（２）

図５中の直線Ｌ_L，Ｌ_Hは、（２）式を表している。直線Ｌ_Lは、抵抗変化層ＲＷがセット処理後の低抵抗状態にある場合の抵抗変化層ＲＷ以外の負荷特性を示し、直線Ｌ_Hは、抵抗変化層ＲＷがリセット処理後の高抵抗状態にある場合の抵抗変化層ＲＷ以外の負荷特性を示している。また、図５中の曲線Ｓは、抵抗変化層ＲＷのＩ−Ｖ特性を示している。このＩ−Ｖ特性は、図４（ａ）に示したものである。ここでは、リセット処理後の抵抗変化層ＲＷ以外の負荷特性の直線Ｌ_Hと、抵抗変化層ＲＷのＩ−Ｖ特性曲線Ｓとがセット電圧Ｖ_set以上の領域の点Ｐで交わっている場合が示されている。

このような場合に、データのリセット処理時には、たとえばセット電圧Ｖ_setよりも低いリセット電圧Ｖ_resetをセット時よりも長時間印加することによって、抵抗変化層ＲＷに流れる電流によってジュール熱を発生させる。リセットされる瞬間には、抵抗変化層ＲＷが高抵抗状態に遷移するため、抵抗変化層ＲＷへの印加電圧が瞬間的に上昇する。その際、抵抗変化層ＲＷの両端電圧がセット電圧Ｖ_setを超えてしまうと、抵抗変化層ＲＷは再びセット状態となり、低抵抗状態に遷移してしまい高抵抗状態にリセットできないという誤セット問題が発生する。

このような誤セット問題は、図５に示されるように、抵抗変化層ＲＷのＩ−Ｖ特性曲線Ｓにおいて、電圧マージン、すなわちセット電圧Ｖ_setとリセット電圧Ｖ_resetとの差を広げることによって解消することができる。

第１の実施の形態では、抵抗変化層ＲＷを構成する金属酸化膜に、電気陰性度の大きな元素を均一に混ぜるようにしている。電気陰性度は、酸素の離脱しにくさを表しており、電気陰性度が大きい元素ほど、酸素が離脱し難い傾向にある。そのため、電気陰性度の大きな元素が抵抗変化層ＲＷに含まれると、セット処理時には、電気陰性度の大きな元素が含まれない場合に比して、酸素が離脱し難い状態（活性化エネルギが大きい状態）となる。その結果、図４（ｂ）に示されるように、セット電圧Ｖ_Sが電気陰性度の大きな元素を含まない抵抗変化層ＲＷの場合のセット電圧Ｖ_S0に比して上がる。

一方、リセット処理時には、電気陰性度の大きな元素の影響によって、電気陰性度の大きな元素が含まれない場合に比して、酸素と結合しやすい状態（活性化エネルギが小さい状態）となる。その結果、リセット電圧Ｖ_Rが電気陰性度の大きな元素を含まない抵抗変化層ＲＷの場合のリセット電圧Ｖ_R0に比して下がる。

これによって、図４に示されるように、電気陰性度の大きな元素を含む金属酸化膜からなる抵抗変化層ＲＷの電圧マージンΔＶ_mは、電気陰性度の大きな元素を含まない場合の電圧マージンΔＶ_m0よりも大きくなる。つまり、第１の実施の形態では、電気陰性度の大きな元素を均一に混合した金属酸化膜を抵抗変化層ＲＷに用いることで、電圧マージンΔＶ_mを広げることを可能にし、上述した誤セット問題の発生を抑制することができる。

図６は、電圧マージンのスイッチ回数依存性を模式的に示す図である。この図で、横軸は、抵抗変化層ＲＷのスイッチング回数を示し、縦軸は、抵抗変化層ＲＷの電圧マージンΔＶ_m（Ｖ）を示している。また、この図で、点線で囲まれた領域は、抵抗変化層ＲＷをＨｆＯ膜のみで構成した場合の一般的な電圧マージンのスイッチ回数依存性を示し、実線で囲まれた領域は、抵抗変化層ＲＷを、Ｓｉを均一に混合したＨｆＯ膜で構成した場合の一般的な電圧マージンのスイッチ回数依存性を示している。この図に示されるように、抵抗変化層ＲＷに電気陰性度の大きな元素が含まれる場合には、電圧マージンが上昇する傾向にあることがわかる。また、図示しないが、ＨｆＯ膜に導入するＳｉの濃度を増加させていくと、徐々にスイッチングし難くなる傾向にあるが、ＨｆＯ膜中のＳｉ濃度が２５ａｔ％までは、上記したように抵抗変化層ＲＷの電圧マージンΔＶ_m（Ｖ）の増大が確認される。なお、Ｓｉが２５ａｔ％よりも多く含まれると、スイッチングが極めて困難になるので、望ましくない。また、ここでは、ＨｆＯ膜にＳｉを混ぜた場合を示したが、Ｚｒ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，Ｔａなどの酸化膜にＳｉを混ぜた場合にも同様の傾向が得られる。さらに、Ｈｆ，Ｚｒ，Ｍｎ，Ｔｉ，Ｔａなどの酸化膜にＡｌを混ぜた場合にも同様の傾向が得られる。

図７は、電気陰性度の大きな元素の濃度と電圧マージンとの関係の一例を示す図である。この図では、抵抗変化層ＲＷとしてＨｆＯ膜を用い、電気陰性度の大きな元素としてＳｉをＨｆＯ膜中に均一に分散させた場合を示している。また、この図において、横軸は、ＨｆＯ膜中のＳｉ濃度（ａｔ％）であり、縦軸は電圧マージンΔＶ_m（Ｖ）を示している。なお、ここでは、電圧マージンΔＶ_mとして、複数の実験の結果による電圧マージンΔＶ_mの平均値を示している。

この図に示されるように、ＳｉをＨｆＯ膜に導入しない場合に比して、３ａｔ％以上５ａｔ％以下の割合でＳｉをＨｆＯ膜に混ぜた場合には、０．１５Ｖ〜０．２５Ｖ程度電圧マージンΔＶ_mが拡大することがわかる。すなわち、ＨｆＯ膜にＳｉを３〜５ａｔ％の割合で導入する場合には、電圧マージンΔＶ_mを拡大することができるので望ましい。なお、ここでは、ＨｆＯ膜にＳｉを混ぜた場合を示したが、Ｚｒ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，Ｔａなどの酸化膜にＳｉを混ぜた場合にも同様の傾向が得られる。また、Ｈｆ，Ｚｒ，Ｍｎ，Ｔｉ，Ｔａなどの酸化膜にＡｌを混ぜた場合にも同様の傾向が得られる。

ところで、図３（ａ）のフォーミング処理のときに、メモリセルＭＣに必要以上に高い電圧が印加されると、形成されるフィラメントＦの径が太くなる。フィラメントＦの径が太くなると、リセット処理で供給される酸素によって、フィラメントを再酸化することが困難となり、スイッチ動作ができなくなる。全メモリセルＭＣの数に対するスイッチ動作が可能なメモリセルの数の割合をスイッチ確率といい、不揮発性記憶装置のスイッチ確率を高めるためには、特にフォーミング処理時に形成するフィラメントＦの径を、リセット処理時の再酸化によっても高抵抗化できない事態が生じない程度に制御することが重要となる。

上記したように、第１の実施の形態では、抵抗変化層ＲＷを構成する金属酸化膜に電気陰性度の大きな元素を混合するようにしたので、たとえばフォーミング処理時に、金属酸化膜のみからなる場合に比して、酸素が離脱しにくい状態となる。その結果、フィラメントＦの径が必要以上に太くなることが抑制され、金属酸化膜のみからなる場合に比して、スイッチ確率を高くすることができる。

つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図８−１〜図８−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、図１のワード線ＷＬに沿った断面で、複数のメモリセルＭＣが形成される場合を例に挙げて説明する。

まず、図８−１（ａ）に示されるように、図示しないＳｉ基板などの基板上に第１の層間絶縁膜１０を形成し、この第１の層間絶縁膜１０にＸ方向に延在する第１の配線１１（ワード線ＷＬ）を、ダマシン法などの方法によって形成する。なお、この第１の層間絶縁膜１０の下層の基板には、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタなどの素子が形成されている。ついで、第１の配線１１が形成された第１の層間絶縁膜１０上に、ＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって、厚さ約２０ｎｍのＮ型アモルファスシリコン膜２１１Ａ、厚さ約１１０ｎｍのＩ型アモルファスシリコン膜２１２Ａおよび厚さ約２０ｎｍのＰ型アモルファスシリコン膜２１３Ａを順に堆積させて、整流層２１を形成する。Ｎ型アモルファスシリコン膜２１１Ａは、Ｐ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型アモルファスシリコン膜２１２Ａは、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｐ型アモルファスシリコン膜２１３Ａは、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られる。

ついで、図８−１（ｂ）に示されるように、スパッタ法やＣＶＤ法などの方法によって、整流層２１上に５ｎｍ程度の厚さの下部電極層２２を形成する。続けて、スパッタ法やＣＶＤ法などの方法によって、下部電極層２２上に、２ｎｍ程度の厚さのシリコン酸化膜からなる拡散源膜２３Ａと、８ｎｍ程度の厚さのたとえばＨｆＯ膜からなる金属酸化膜２３Ｂとを積層させる。拡散源膜２３Ａは、金属酸化膜２３Ｂを構成する金属元素よりも電気陰性度の大きな元素を含む膜からなり、シリコン酸化膜のほかにアルミナ膜などを用いることができる。さらに、金属酸化膜２３Ｂ上にスパッタ法やＣＶＤ法などの成膜法によって、窒化チタン膜からなる５ｎｍの厚さの上部電極層２４を形成する。

その後、スパッタ法などの成膜法によって、上部電極層２４上に、キャップ膜２５を形成する（図８−１（ｃ））。このキャップ膜２５として、ここではＷ膜を用いるものとする。キャップ膜２５は、メモリセルＭＣと上層の第２の配線３１とを接続するとともに、エッチング時のストッパ膜として機能させるためにプロセス上導入される導電性材料からなる膜である。

ついで、キャップ膜２５上に図示しないレジストを塗布し、リソグラフィ技術によって所望のパターンとなるようにパターニングして、マスクを形成する。そして、図８−２（ａ）に示されるように、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによって、図示しないレジストをマスクとして、キャップ膜２５、上部電極層２４、金属酸化膜２３Ｂ、拡散源膜２３Ａ、下部電極層２２および整流層２１を加工して、柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。このとき、柱状の各メモリセルパターンは、第１の配線１１上に整流層２１、下部電極層２２、金属酸化膜２３Ｂ、拡散源膜２３Ａ、上部電極層２４およびキャップ膜２５が順に積層された構造となる。

その後、図８−２（ｂ）に示されるように、柱状に加工されたメモリセルパターン間を埋め、キャップ膜２５の上面よりも高くなるように第２の層間絶縁膜２０を堆積する。ここでは、たとえばプラズマＣＶＤ法によって形成されるＨＤＰ−ＵＳＧ（High density Plasma−Undoped Silicate Glasses）膜を第２の層間絶縁膜２０として堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing）法などの方法によって、キャップ膜２５の上面が露出するまで第２の層間絶縁膜２０の上面を平坦化する。ここで、キャップ膜２５を形成せずに平坦化を行った場合には、第２の層間絶縁膜２０の上面の後退とともに、上部電極層２４や金属酸化膜２３ＢをＣＭＰ処理してしまう可能性がある。上部電極層２４や金属酸化膜２３ＢをＣＭＰ処理してしまうと、メモリセルの特性が変化してしまう可能性があり、好ましくない。そこで、上部電極層２４上にキャップ膜２５を形成することによって、上部電極層２４がＣＭＰ処理されてしまうことを防ぎ、特性の劣化を防止している。

ついで、キャップ膜２５と第２の層間絶縁膜２０上に、図示しない第３の層間絶縁膜を形成し、上面を平坦化する。その後、レジスト材料を第３の層間絶縁膜上に塗布し、リソグラフィ技術によって、メモリセルパターンの形成位置上で第２の配線３１（ビット線ＢＬ）と対応した開口形状となるようにマスクを形成する。さらに、図８−３に示されるように、このマスクを用いてキャップ膜２５が露出するまで第３の層間絶縁膜をＲＩＥ法などの方法でエッチングして、第２の配線形成用の溝を形成し、Ｗなどのメタル材料を埋め込んで、Ｙ方向に延在する第２の配線３１（ビット線ＢＬ）を形成する。以上によって、１層目のメモリセルアレイが形成される。

なお、この後、図８−３に示されるように、上記の工程を必要回数だけ繰り返し行って、互いに直交する上下の配線間にメモリセルが挟持された構造を多層化してもよい。図８−３では、２層形成した場合を示している。２層目のメモリ層は、第２の配線３１（ビット線ＢＬ）上に、整流層４１、下部電極層４２、拡散源膜４３Ａ、金属酸化膜４３Ｂ、上部電極層４４およびキャップ膜４５が、柱状のメモリセルパターンに加工され、各メモリセルパターン間に第４の層間絶縁膜４０が埋め込まれている。また、第４の層間絶縁膜４０上には、第５の層間絶縁膜５０が形成され、第５の層間絶縁膜５０にはダマシン法によって、第３の配線５１（ワード線ＷＬ）がＸ方向に延在するように埋め込まれて形成される。

２層目のメモリ層の場合には、上層が第３の配線５１（ワード線ＷＬ）となるので、ビット線ＢＬからワード線ＷＬ方向に電流が流れるように整流層４１が形成される。すなわち、整流層４１は、第２の配線３１上に、Ｐ型アモルファスシリコン膜４１３Ａ、Ｉ型アモルファスシリコン膜４１２ＡおよびＮ型アモルファスシリコン膜４１１Ａが順に積層された構造を有する。以上によって、２層目のメモリセルアレイが形成される。さらに、多層構造を形成する場合には、上記した手順と同様の手順で、奇数層目のメモリセルアレイは、上記１層目のメモリセルアレイと同様の構造を有し、偶数層目のメモリセルアレイは、上記２層目のメモリセルアレイと同様の構造を有するように形成すればよい。このようにして、上下に隣接するメモリセルアレイ間で、ビット線またはワード線が共有された構造となる。

そして、図８−４に示されるように、たとえば７００〜８００℃程度の温度で熱処理を行い、アモルファスシリコン膜２１１Ａ〜２１３Ａ，４１１Ａ〜４１３Ａで形成された整流層２１を結晶化させるとともに活性化させ、Ｎ型ポリシリコン膜２１１，４１１、Ｉ型ポリシリコン膜２１２，４１２、Ｐ型ポリシリコン膜２１３，４１３を形成する。また、この熱処理によって、拡散源膜２３Ａと金属酸化膜２３Ｂとの間と拡散源膜４３Ａと金属酸化膜４３Ｂとの間で拡散が生じ、電気陰性度がＨｆよりも大きなＳｉが金属酸化膜２３Ｂ中に混ざった状態の抵抗変化層２３が形成される。なお、熱処理時間は、電気陰性度の大きな元素が抵抗変化層２３内で均一となるような時間に制御される。以上によって、不揮発性記憶装置が得られる。

なお、上述した説明では、配線１１，２１上に、整流層２１，４１と抵抗変化層２３，４３がこの順で積層される場合を示したが、配線１１，２１上に抵抗変化層２３，４３と整流層２１，４１の順に積層されるようにしてもよい。また、上述した説明では、抵抗変化層の形成方法として、拡散源膜２３Ａ，４３Ａを先に形成した後、金属酸化膜２３Ｂ，４３Ｂを形成しているが、形成順序としては逆でもよい。さらに、整流層としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造やショットキー接合構造などのダイオードを用いてもよいし、ＭＩＭ（Metal-Insulator-Meta）構造やＳＩＳ（Silicon-Insulator-Silicon）構造などを用いてもよい。

また、上述した説明では、ユニポーラ型の抵抗変化型メモリの場合を例に挙げて説明したが、バイポーラ型の抵抗変化型メモリの場合にも第１の実施の形態を適用することができる。

第１の実施の形態では、抵抗変化層ＲＷを、金属酸化膜に、金属酸化膜を構成する金属元素よりも電気陰性度の大きな元素を均一に混合した膜によって構成した。これによって、電気陰性度の大きな元素の影響によって、電気陰性度の大きな元素を含まない金属酸化膜の場合に比して、セット電圧が上昇し、リセット電圧が低下し、両者の電圧の差である電圧マージンが拡大する。その結果、図５に示されるような誤セット問題の発生を抑制することができるという効果を有する。

また、電圧マージンが拡大するので、図４に示されるように、読み出し電圧における低抵抗状態のときと高抵抗状態のときの抵抗値の比（Ｒ_on／Ｒ_off比）が、電気陰性度の大きな元素を含まない金属酸化膜の場合に比して大きくなり、抵抗値情報の読み出し誤差を抑制することができるという効果も有する。

さらに、電気陰性度の大きな元素が金属酸化膜に均一に含まれることによって、酸素が離脱しにくくなり、データ保持特性が、金属酸化膜のみから構成される場合に比して改善されるとともに、リードディスターブにも強くなるという効果を有する。

（第２の実施の形態）
第１の実施の形態では、抵抗変化層は、金属酸化膜に、金属酸化膜を構成する金属元素よりも電気陰性度の大きな元素が均一に混合した状態の膜である場合を説明した。第２の実施の形態では、抵抗変化層は、金属酸化膜を構成する金属元素よりも電気陰性度の大きな元素が濃度勾配をもって金属酸化膜中に存在する状態の膜である場合について説明する。

第２の実施の形態による抵抗変化型メモリの構造も、第１の実施の形態の図２と同じ構造を有する。抵抗変化型メモリがユニポーラ型の構造を有する場合には、抵抗変化層ＲＷは、金属酸化膜に、金属酸化膜を構成する金属元素よりも電気陰性度の大きな元素の濃度が陰極側（下部電極層ＢＥ側）から陽極側（上部電極層ＴＥ側）に向けて小さくなるように制御された薄膜で構成される。つまり、電気陰性度の大きな元素は、抵抗変化層ＲＷに流れる電流の方向に沿って抵抗変化層ＲＷ内で濃度勾配を有している。なお、抵抗変化素子ＶＲにおいては、電流の流れる方向を基準にして、上流側の電極を陽極といい、下流側の電極を陰極という。そのため、図２の例では、下部電極層ＢＥは陰極となり、上部電極層ＴＥは陽極となる。

このように、陰極側に電気陰性度の大きな元素の濃度が高くなるように配置することによって、陰極側から供給される酸素が電気陰性度の大きな元素によって捕らえられることになる。特に、陰極側で電気陰性度の大きな元素の濃度が高いので、陰極側から供給される酸素を効率的に捕獲し、抵抗変化層ＲＷ内を上部電極層ＴＥ側に酸素が拡散しにくくなり、フィラメントＦが酸化されてしまうことを防ぐ。

また、抵抗変化型メモリがバイポーラ型の構造を有する場合には、抵抗変化層ＲＷ中での電気陰性度の大きな元素の濃度が、陰極側から陽極側に向けて小さくなるようにしてもよいし、逆に陽極側から陰極側に向けて小さくなるようにしてもよい。

つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図９−１〜図９−３は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。第１の実施の形態の図８−１〜図８−２と同様の手順で、１層目のメモリセルアレイを形成する。なお、ここでは、ワード線（第１の配線１１）からビット線（第２の配線３１）に向けて電流を流すように、整流層２１は、第１の配線１１側にＮ型アモルファスシリコン膜２１１Ａが形成される構造となっているので、下部電極層２２は、Ｐ型アモルファスシリコン膜２１３Ａ上に形成されることになる。つまり、下部電極層２２は陰極となる。そのため、下部電極層２２上に拡散源膜２３Ａを形成している。

ついで、図９−１（ａ）に示されるように、第２の配線３１が埋め込まれた第３の層間絶縁膜上に、整流層４１、下部電極層４２、金属酸化膜４３Ｂ、拡散源膜４３Ａ、上部電極層４４およびキャップ膜４５を、ＣＶＤ法やスパッタ法などの方法で成膜する。

ここで形成される２層目のメモリセルアレイの場合には、上層にワード線（図示しない第３の配線）が形成されるので、ビット線からワード線に電流を流すためには、１層目のメモリセルアレイでの電流の方向とは異なる方向に電流が流れるように整流層４１が形成される。すなわち、整流層４１は、第２の配線３１が埋め込まれた第３の層間絶縁膜上に、Ｐ型アモルファスシリコン膜４１３Ａ、Ｉ型アモルファスシリコン膜４１２ＡおよびＮ型アモルファスシリコン膜４１１Ａが順に積層された構造を有する。

また、整流層４１の電流を流す向きが１層目のメモリセルアレイとは異なるので、２層目の下部電極層４２は陽極となり、上部電極層４４は陰極となる。その結果、拡散源膜４３Ａは、１層目のメモリセルアレイとは異なり、陰極である上部電極層４４側に形成されることになる。なお、このような製造方法が適用されるのは、ユニポーラ型の不揮発性記憶装置の場合であり、バイポーラ型の不揮発性記憶装置の場合には、拡散源膜２３Ａ，４３Ａを陰極側に持ってきてもよいし、陽極側に持ってきてもよい。

その後、キャップ膜４５上に図示しないレジストを塗布し、リソグラフィ技術によって所望のパターンとなるようにパターニングして、マスクを形成する。そして、図９−１（ｂ）に示されるように、ＲＩＥ法などの異方性エッチングによって、図示しないレジストをマスクとして、キャップ膜４５、上部電極層４４、金属酸化膜４３Ｂ、拡散源膜４３Ａ、下部電極層４２および整流層４１を加工して、柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。このとき、柱状の各メモリセルパターンは、第２の配線３１上に整流層４１、下部電極層４２、金属酸化膜４３Ｂ、拡散源膜４３Ａ、上部電極層４４およびキャップ膜４５が順に積層された構造となる。

その後、図９−２に示されるように、柱状に加工されたメモリセルパターン間を埋め、キャップ膜２５の上面よりも高くなるように第４の層間絶縁膜４０を堆積した後、ＣＭＰ法などの方法によって、キャップ膜４５の上面が露出するまで第４の層間絶縁膜４０の上面を平坦化する。

ついで、キャップ膜４５と第４の層間絶縁膜４０上に、図示しない第５の層間絶縁膜を形成し、上面を平坦化する。その後、レジストを第５の層間絶縁膜上に塗布し、リソグラフィ技術によって、メモリセルパターンの形成位置上で第３の配線（ワード線ＷＬ）と対応した開口形状となるようにマスクを形成する。さらに、図９−３に示されるように、このマスクを用いてキャップ膜４５が露出するまで第５の層間絶縁膜をＲＩＥ法などのエッチング法でエッチングして、第３の配線形成用の溝を形成し、Ｗなどのメタル材料を埋め込んで、Ｘ方向に延在する第３の配線５１（ワード線ＷＬ）を形成する。以上によって、２層目のメモリセルアレイが形成される。

なお、この後、上記の工程を必要回数だけ繰り返し行って、互いに直交する上下の配線間にメモリセルが挟持された構造を多層化してもよい。この場合、奇数層目のメモリセルアレイは、上記１層目のメモリセルアレイと同様の構造を有し、偶数層目のメモリセルアレイは、上記２層目のメモリセルアレイと同様の構造を有するように形成すればよい。このようにして、上下に隣接するメモリセルアレイ間で、ビット線またはワード線が共有された構造となる。なお、ここでは、メモリセルアレイが２層積層された場合を示している。

そして、第１の実施の形態の図８−４に示されるように、たとえば７００〜８００℃程度の温度で熱処理を行い、アモルファスシリコン膜２１１Ａ〜２１３Ａ，４１１Ａ〜４１３Ａで形成された整流層２１を結晶化させるとともに活性化させ、Ｎ型ポリシリコン膜２１１，４１１、Ｉ型ポリシリコン膜２１２，４１２、Ｐ型ポリシリコン膜２１３，４１３を形成する。また、この熱処理によって、拡散源膜２３Ａと金属酸化膜２３Ｂとの間と拡散源膜４３Ａと金属酸化膜４３Ｂとの間で拡散が生じる。このときの熱処理温度を、第１の実施の形態の場合より短くすることで、電気陰性度がＨｆよりも大きなＳｉの濃度が陰極（下部電極層２２、上部電極層４４）から陽極（上部電極層２４、下部電極層４２）に向かうにつれて小さくなる抵抗変化層２３，４３が形成される。以上によって、不揮発性記憶装置が得られる。

なお、上述した説明では、配線１１，２１上に、整流層２１，４１と抵抗変化層２３，４３がこの順で積層される場合を示したが、配線１１，２１上に抵抗変化層２３，４３と整流層２１，４１の順に積層されるようにしてもよい。また、上述した説明では、整流層としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造やショットキー接合構造などのダイオードを用いてもよいし、ＭＩＭ構造やＳＩＳ構造などを用いてもよい。

さらに、抵抗変化層２３，４３の形成方法として、上記したように、陰極側に拡散源膜２３Ａ，４３Ａを形成し、陽極側に金属酸化膜２３Ｂ、４３Ｂを形成する場合のほかに、下部電極層２２，４２上にＡＬＤ（Atomic Layer Deposition）法によって、拡散源膜２３Ａ，４３Ａと金属酸化膜２３Ｂ，４３Ｂとを数ｎｍずつ交互に積層させ、熱処理を行うことによって、抵抗変化層２３，４３に電気陰性度の大きな元素が陰極から陽極に向かって徐々に減少する濃度勾配を形成することができる。

また、不揮発性記憶装置の製造方法は、上記したものに限られるものではない。たとえば、第１の配線層、第１の整流層、第１の下部電極層、第１の抵抗変化層、第１の上部電極層および第１のキャップ膜を形成した後、第１のキャップ膜から第１の配線層までを第１の方向に延在するラインアンドスペースパターン状に加工する。ついで、加工した構造物間に層間絶縁膜を埋め込み、第１のキャップ膜が露出した状態の層間絶縁膜上に第２の配線層、第２の整流層、第２の下部電極層、第２の抵抗変化層、第２の上部電極層および第２のキャップ膜を形成し、第２のキャップ膜から第１の整流層までを、第１の方向に直交する第２の方向に延在するラインアンドスペースパターン状に加工し、加工した構造物間に層間絶縁膜を埋め込む。このような処理を複数回行い、最後は、下層のキャップ膜が露出した層間絶縁膜上に配線層を形成し、下層に形成したラインアンドスペースパターンとは異なる方向のラインアンドスペース状に直下の配線層の上に形成される整流層までを加工し、加工した構造物間に層間絶縁膜を埋め込む。これによって、互いに直交する上下の配線層の交差位置に整流層、下部電極層、抵抗変化層、上部電極層およびキャップ膜が柱状に加工された抵抗変化型メモリセルが挟持された構造の不揮発性記憶装置を得ることができる。

第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。

１０…第１の層間絶縁膜、１１…第１の配線、２０…第２の層間絶縁膜、２１，４１…整流層、２２，４２…下部電極層、２３，４３…抵抗変化層、２３Ａ，４３Ａ…拡散源膜、２３Ｂ，４３Ｂ…金属酸化膜、２４，４４…上部電極層、２５，４５…キャップ膜、３１…第２の配線、４０…第４の層間絶縁膜、５０…第５の層間絶縁膜、５１…第３の配線、２１１Ａ，４１１Ａ…Ｎ型アモルファスシリコン膜、２１２Ａ，４１２Ａ…Ｉ型アモルファスシリコン膜、２１３Ａ，４１３Ａ…Ｐ型アモルファスシリコン膜、ＢＥ…下部電極層、ＢＬ…ビット線、Ｄ…整流素子、ＤＩ…Ｉ型ポリシリコン膜、ＤＮ…Ｎ型ポリシリコン膜、ＤＰ…Ｐ型ポリシリコン膜、Ｆ…フィラメント、ＭＣ…メモリセル、ＲＷ…抵抗変化層、ＴＥ…上部電極層、ＷＬ…ワード線。

Claims (8)

1. 不揮発性記憶層を有する不揮発性記憶装置において、
   前記不揮発性記憶層は、金属酸化膜に、２５ａｔ％以下の濃度で、前記金属酸化膜を構成する金属元素に比して電気陰性度の大きな元素が含まれる膜によって構成されることを特徴とする不揮発性記憶装置。
2. 前記電気陰性度の大きな元素は、前記金属酸化膜に、３ａｔ％以上５ａｔ％以下の濃度で含まれることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記電気陰性度の大きな元素は、前記金属酸化膜に均一に含まれることを特徴とする請求項１または２に記載の不揮発性記憶装置。
4. 前記電気陰性度の大きな元素は、前記不揮発性記憶層に流れる電流の方向に沿って濃度勾配を有するように、前記金属酸化膜内に含まれることを特徴とする請求項１または２に記載の不揮発性記憶装置。
5. 前記不揮発性記憶層に直列に接続される整流層をさらに備えることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
6. 前記不揮発性記憶層に直列に接続される整流層をさらに備え、
   前記不揮発性記憶層は、前記整流層によって規定される電流の方向の上流側から下流側に向かって、前記電気陰性度の大きな元素の濃度が高くなるように配置されることを特徴とする請求項４に記載の不揮発性記憶装置。
7. 前記金属酸化膜は、Ｈｆ，Ｚｒ，Ｃｏ，Ａｌ，Ｍｎ、Ｔｉ，Ｔａからなる群から選択される少なくとも１つの金属元素を含む酸化膜であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
8. 前記電気陰性度の大きな元素は、ＳｉおよびＡｌのうちの少なくとも一方であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性記憶装置。

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