JP2016134193A - 抵抗変化型ランダムアクセスメモリのメモリセルアレイ - Google Patents

抵抗変化型ランダムアクセスメモリのメモリセルアレイ Download PDF

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Abstract

【課題】抵抗変化型ランダムアクセスメモリのメモリセルアレイを提供する。
【解決手段】メモリセルアレイは、第１のビット線と、第１のワード線と、第１のソース線ペアと、第１のメモリセルとを含む。第１のメモリセルの選択端子は第１のワード線と接続される。第１のメモリセルの第１の制御端子は第１のソース線ペアの第１のソース線と接続される。第１のメモリセルの第２の制御端子は第１のソース線ペアの第２のソース線と接続される。第１のメモリセルの第３の制御端子は第１のビット線と接続される。
【選択図】図３Ｂ

Description

本発明はメモリに関し、より具体的には、抵抗変化型ランダムアクセスメモリのメモリセルアレイに関する。
抵抗変化型ランダムアクセスメモリ（resistive random-access memory: RRAM（登録商標））は、不揮発性メモリの一種である。抵抗変化型ランダムアクセスメモリは、より大きな記憶能力とより高いアクセス速度を有するため、メモリの製造者は抵抗変化型ランダムアクセスメモリの開発に大きな関心を持ってきた。
図１は、抵抗変化型ランダムアクセスメモリの構造を概略的に示している。図１に示すように、抵抗変化型ランダムアクセスメモリ１００は、頂部電極１０２と、絶縁層１０４と、底部電極１０６とを含む。抵抗変化型ランダムアクセスメモリは、その製造後は初期状態にある。
抵抗変化型ランダムアクセスメモリ１００の作動前には、フォーミング動作が行われ、頂部電極１０２と底部電極１０６とに第１の電圧差（例えば＋３Ｖ）が印加される。例えば、頂部電極１０２には＋３Ｖの電圧が与えられ、底部電極１０６には接地電圧が与えられる。フォーミング動作が行われている間に、絶縁層１０４の酸素空孔のクラスタが伝導フィラメント１０８を形成する。加えて、伝導フィラメント１０８は、頂部電極１０２及び底部電極１０６と接続される。伝導フィラメント１０８の形成後、フォーミング動作が完了する。その一方で、頂部電極１０２と底部電極１０６との間の領域は低い抵抗値を持つ（即ち、セット状態にある）。結果として、抵抗型ランダムアクセスメモリ１００を正常に作動させることができる。
さらに、セット状態からリセット状態（即ち、高い抵抗値）に切り替えるために、リセット動作が行われてもよい。リセット動作が行われている間は、第２の電圧差（例えば−３Ｖ）が頂部電極１０２と底部電極１０６とに印加される。例えば、頂部電極１０２には−３Ｖの電圧が与えられ、底部電極１０６には接地電圧が与えられる。リセット動作の完了後、絶縁層１０４内の伝導フィラメント１０８はレドックス工程で処理される。結果として、伝導フィラメント１０８は、もはや頂部電極１０２と底部電極１０６との間でつながっていない。その一方で、頂部電極１０２と底部電極１０６との間の領域は高い抵抗値を有している（即ち、リセット状態にある）。
抵抗変化型ランダムアクセスメモリ１００がリセット状態にある場合は、抵抗変化型ランダムアクセスメモリ１００は、セット動作によってセット状態に切り替えられてよい。セット動作が行われている間は、第３の電圧差（例えば＋３Ｖ）が頂部電極１０２と底部電極１０６とに印加される。例えば、頂部電極１０２には＋３Ｖの電圧が与えられ、底部電極１０６には接地電圧が与えられる。セット動作が完了した後は、頂部電極１０２と底部電極１０６の間の領域は低い電圧値を有する（即ち、セット状態にある）。
結果として、プログラムサイクルの際のプログラム動作に応じて、抵抗変化型ランダムアクセスメモリ１００は、セット動作を通じてセット状態に、又はリセット動作を通じてリセット状態に、選択的にプログラムすることが可能である。言い換えれば、セット状態とリセット状態は、抵抗変化型ランダムアクセスメモリ１００の２つの記憶状態である。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）が頂部電極１０２と底部電極１０６とに印加される。結果として、抵抗変化型ランダムアクセスメモリ１００によって生じる読み出し電流の大きさによって、抵抗変化型ランダムアクセスメモリ１００の記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
図２は、従来型の抵抗変化型ランダムアクセスメモリのメモリセルアレイを図示する概略回路図である。図２に示すように、抵抗変化型ランダムアクセスメモリのメモリセルアレイ２００は複数のメモリセルを含む。複数のメモリセルはワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３及びソース線ＳＬ０〜ＳＬ３と接続される。
メモリセル２１０を例として取り上げる。メモリセル２１０は、選択トランジスタＭと抵抗器Ｒとを含む。選択トランジスタＭの選択端子はワード線ＷＬ０と接続されている。選択トランジスタＭの第１の端子はビット線ＢＬ０と接続されている。抵抗器Ｒは、ソース線ＳＬ０と選択トランジスタＭの第２の端子との間に接続されている。抵抗器Ｒは、図１に図示の抵抗型ランダムアクセスメモリ１００の構造を有している。
一般に、メモリセルアレイ２００は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ３のうちの１つを作動させることができる。さらに制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行ってもよい。
例えば、ワード線ＷＬ０が作動し、メモリセル２１０が選択メモリセルとして決定されると、制御回路はメモリセル２１０においてフォーミング動作を行ってもよい。つまり、第１の電圧差（例えば＋３Ｖ）をソース線ＳＬ０とビット線ＢＬ０に印加することで、抵抗器Ｒはセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル２１０に対してリセット動作を行ってもよい。つまり、第２の電圧差（例えば−３Ｖ）をソース線ＳＬ０とビット線ＢＬ０に印加することで、抵抗器Ｒはリセット状態になる。
これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル２１０に対してセット動作を行ってもよい。つまり、第３の電圧差（例えば＋３Ｖ）をソース線ＳＬ０とビット線ＢＬ０に印加することで、抵抗器Ｒはセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、制御回路は読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）をソース線ＳＬ０とビット線ＢＬ０に供給する。結果として、ビット線ＢＬ０を流れる読み出し電流の大きさにより、制御回路はメモリセル２１０の記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
米国特許第７，５６１，４６０号明細書
しかしながら、製造工程は通常不安定であるから、メモリセルアレイ１００の信頼性は満足のいくものではない。セット状態における低い抵抗値の変動は非常に大きいため、読み出し電流の大きさの変化は大きい。言い換えると制御回路は、記憶状態を、読み出し電流の大きさによって正確に判定することができない。又、米国特許第７，５６１，４６０号明細書は同様の構造と欠点を有する別種の抵抗型セルアレイを開示している。
本発明は、抵抗型ランダムアクセスメモリのメモリセルアレイを提供する。メモリセルアレイは、少なくとも２つの抵抗型ランダムアクセスメモリと少なくとも１つのスイッチトランジスタとを含む。結果として、読み出しサイクルの際、メモリセルの記憶状態をより正確に判定できる。
本発明の実施形態はメモリセルアレイを提供する。メモリセルアレイは、第１のビット線と、第１のワード線と、第１のソース線ペアと、第１のメモリセルと、を含む。第１のメモリセルの選択端子は第１のワード線と接続される。第１のメモリセルの第１の制御端子は第１のソース線ペアの第１のソース線と接続される。第１のメモリセルの第２の制御端子は第１のソース線ペアの第２のソース線と接続される。第１のメモリセルの第３の制御端子は第１のビット線と接続される。第１のメモリセルは、選択トランジスタと、第１の抵抗器と、第２の抵抗器と、を含む。選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第１の抵抗器の第１の端子は第１のメモリセルの選択トランジスタの第２のソース／ドレイン端子と接続される。第１の抵抗器の第２の端子は第１のメモリセルの第１の制御端子と接続される。第２の抵抗器の第１の端子は第１のメモリセルの選択トランジスタの第２のソース／ドレイン端子と接続される。第２の抵抗器の第２の端子は第１のメモリセルの第２の制御端子と接続される。
本発明の他の実施形態はメモリセルアレイを提供する。メモリセルアレイは、第１のビット線ペアと、第１のワード線と、第１のソース線と、第１のメモリセルと、を含む。第１のメモリセルの選択端子は第１のワード線と接続される。第１のメモリセルの第１の制御端子は第１のビット線ペアの第１のビット線と接続される。第１のメモリセルの第２の制御端子は第１のビット線ペアの第２のビット線と接続される。第１のメモリセルの第３の制御端子は第１のソース線と接続される。第１のメモリセルは、選択トランジスタと、第１の抵抗器と、第２の抵抗器と、を含む。選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第１の抵抗器の第１の端子は第１のメモリセルの選択トランジスタの第２のソース／ドレイン端子と接続される。第１の抵抗器の第２の端子は第１のメモリセルの第１の制御端子と接続される。第２の抵抗器の第１の端子は第１のメモリセルの選択トランジスタの第２のソース／ドレイン端子と接続される。第２の抵抗器の第２の端子は第１のメモリセルの第２の制御端子と接続される。
本発明の他の実施形態はメモリセルアレイを提供する。メモリセルアレイは、第１のビット線と、第１のワード線と、第１のソース線と、第１のメモリセルと、を含む。第１のメモリセルの選択端子は第１のワード線と接続される。第１のメモリセルの第１の制御端子は第１のソース線と接続される。第１のメモリセルの第２の制御端子は第１のソース線と接続される。第１のメモリセルの第３の制御端子は第１のビット線と接続される。第１のメモリセルは、第１の選択トランジスタと、第１の抵抗器と、第２の選択トランジスタと、第２の抵抗器と、を含む。第１の選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。第１の選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。第１の選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第１の抵抗器の第１の端子は第１のメモリセルの第１の選択トランジスタの第２のソース／ドレイン端子と接続される。第１の抵抗器の第２の端子は第１のメモリセルの第１の制御端子と接続される。第２の選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。第２の選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。第２の選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第２の抵抗器の第１の端子は第１のメモリセルの第２の選択トランジスタの第２のソース／ドレイン端子と接続される。第２の抵抗器の第２の端子は第１のメモリセルの第２の制御端子と接続される。
本発明の他の実施形態はメモリセルアレイを提供する。メモリセルアレイは、第１のビット線と、第１のワード線と、第１のソース線ペアと、第１のメモリセルと、を含む。第１のメモリセルの選択端子は第１のワード線と接続される。第１のメモリセルの第１の制御端子は第１のソース線ペアの第１のソース線と接続される。第１のメモリセルの第２の制御端子は第１のソース線ペアの第２のソース線と接続される。第１のメモリセルの第３の制御端子は第１のビット線と接続される。第１のメモリセルは、第１の選択トランジスタと、第１の抵抗器と、第２の選択トランジスタと、第２の抵抗器と、を含む。第１の選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。第１の選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。第１の選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第１の抵抗器の第１の端子は第１のメモリセルの第１の選択トランジスタの第２のソース／ドレイン端子と接続される。第１の抵抗器の第２の端子は第１のメモリセルの第１の制御端子と接続される。第２の選択トランジスタは、ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む。第２の選択トランジスタのゲート端子は第１のメモリセルの選択端子と接続される。第２の選択トランジスタの第１のソース／ドレイン端子は第１のメモリセルの第３の制御端子と接続される。第２の抵抗器の第１の端子は第１のメモリセルの第２の選択トランジスタの第２のソース／ドレイン端子と接続される。第２の抵抗器の第２の端子は第１のメモリセルの第２の制御端子と接続される。
本発明の多数の目的、特徴及び効果は、以下の本発明の実施形態の詳細な説明を、添付の図面と併せて読むことで、容易に明白となろう。しかしながら、ここで採用する図面は、説明を目的としたものであって、限定的なものとして解釈されるべきではない。
本発明の上記の目的や効果は、以下の詳細な説明と添付の図面を見ることで、当業者にはより容易に明白となるであろう。
（先行技術）抵抗変化型ランダムアクセスメモリの構造を概略的に示す図である。 （先行技術）従来型の抵抗変化型ランダムアクセスメモリのメモリセルアレイを示す概略回路図である。 本発明の第１の実施形態に係る抵抗変化型ランダムアクセスメモリのメモリセルの構造を示す概略回路図である。 図３Ａのメモリセルを備えた第１の例示的なメモリセルアレイを示す概略回路図である。 図３Ａのメモリセルを備えた第２の例示的なメモリセルアレイを示す概略回路図である。 図３Ａのメモリセルを備えた第３の例示的なメモリセルアレイを示す概略回路図である。 本発明の第２の実施形態に係る抵抗変化型ランダムアクセスメモリのメモリセルの構造を示す概略回路図である。 図４Ａのメモリセルを備えた第１の例示的なメモリセルアレイを示す概略回路図である。 図４Ａのメモリセルを備えた第２の例示的なメモリセルアレイを示す概略回路図である。 図４Ａのメモリセルを備えた第３の例示的なメモリセルアレイを示す概略回路図である。 図４Ａのメモリセルを備えた第４の例示的なメモリセルアレイを示す概略回路図である。
図３Ａは、本発明の第１の実施形態に係る抵抗変化型ランダムアクセスメモリのメモリセルの構造を示す概略回路図である。図３Ａに示すように、メモリセル３１０は選択トランジスタｍと、第１の抵抗器ｒ１と、第２の抵抗器ｒ２とを含む。選択トランジスタｍはゲート端子ｇと、第１のソース／ドレイン端子ｄｓ１と、第２のソース／ドレイン端子ｄｓ２とを含む。ゲート端子ｇは選択端子ｓｅｌと接続されている。第１の抵抗器ｒ１は第１の制御端子ｃ１と第２のソース／ドレイン端子ｄｓ２との間と接続されている。第２の抵抗器ｒ２は第２の制御端子ｃ２と第２のソース／ドレイン端子ｄｓ２との間に接続されている。第１のソース／ドレイン端子ｄｓ１は第３の制御端子ｃ３と接続されている。本実施形態においては、第１の抵抗器ｒ１と第２の抵抗器ｒ２は、抵抗変化型ランダムアクセスメモリの構造を有している。
さらに、複数のメモリセル３１０は、３種類のメモリセルアレイとしてつなげることができる。これらのメモリセルアレイの詳細な構造は、以下で示される。
図３Ｂは、図３Ａのメモリセルを備えた第１の例示的なメモリセルアレイを示す概略回路図である。図３Ｂに示すように、メモリセルアレイ３２０のメモリセルは４×４のアレイに配置されている。さらに、メモリセルアレイ３２０は、ワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、第１のソース線ペア（ＳＬ０ａ、ＳＬ０ｂ）、第２のソース線ペア（ＳＬ１ａ、ＳＬ１ｂ）、第３のソース線ペア（ＳＬ２ａ、ＳＬ２ｂ）、及び第４のソース線ペア（ＳＬ３ａ、ＳＬ３ｂ）と接続される。
メモリセル３１０ａを例として取り上げる。メモリセル３１０ａの選択端子はワード線ＷＬ０と接続されている。メモリセル３１０ａの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル３１０ａの第１の制御端子と第２の制御端子はそれぞれ第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂと接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル３１０ａ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
メモリセルアレイ３２０は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ３のうちの１つを作動させることができる。さらに、制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行うことができる。
例えば、ワード線ＷＬ０が作動し、セル３１０ａが選択メモリセルと決定されたときは、制御回路はメモリセル３１０ａに対してフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給し、接地電圧をビット線ＢＬ０に供給することによって、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。
本発明の実施形態によると、第１のバイアス電圧は、ソース線ペアに同時に供給されても、第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給されてもよい。例えば、接地電圧がビット線ＢＬ０に供給されている間に、第１のバイアス電圧（例えば＋３Ｖ）を、第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ａに対してリセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がリセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第２のバイアス電圧（例えば−３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がリセット状態になり、次に第２の抵抗器ｒ２がリセット状態になる。
これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ａに対してセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに印加し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第３のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）が第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給され、接地電圧がビット線ＢＬ０に供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０に対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０に対し第２の読み出し電流を生じさせる。結果として、重なりあった読み出し電流がビット線ＢＬ０に与えられる。重なりあった読み出し電流の大きさは第１の読み出し電流と第２の読み出し電流との和に等しい。重なりあった読み出し電流の大きさによって、制御回路はメモリセル３１０ａの記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
明らかなことであるが、メモリセル３１０ａの第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態にある場合には、メモリセル３１０ａはビット線ＢＬ０に対して２つの読み出し電流を発する。つまり、重なりあった読み出し電流の大きさは大きくなる。重なりあった読み出し電流の大きくなった大きさにより、制御回路はメモリセル３１０ａの記憶状態をより正確に判定できる。
図３Ｃは、図３Ａのメモリセルを備えた第２の例示的なメモリセルアレイを示す概略回路図である。図３Ｃに示すように、メモリセルアレイ３３０のメモリセルは４×４のアレイに配置されている。さらに、メモリセルアレイ３３０は、ワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、第１のソース線ペア（ＳＬ０ａ、ＳＬ０ｂ）、第２のソース線ペア（ＳＬ１ａ、ＳＬ１ｂ）、第３のソース線ペア（ＳＬ２ａ、ＳＬ２ｂ）、及び第４のソース線ペア（ＳＬ３ａ、ＳＬ３ｂ）と接続される。
図３Ｂのメモリセルアレイ３２０と比較すると、メモリセルアレイ３３０の隣接する２つのソース線ペアは全て、共有されるソース線を有している。つまり、全ての隣接する２つのソース線ペアには、３本のソース線があるのみである。結果として、メモリセルアレイのレイアウト領域は効果的に減少する。
メモリセル３１０ｂ及びメモリセル３１０ｃを例として取り上げる。図３Ｃに示すように、第１のソース線ペアは２本のソース線ＳＬ０ａ及びソース線ＳＬ０ｂを含み、第２のソース線ペアは２本のソース線ＳＬ１ａ及びソース線ＳＬ１ｂを含み、第３のソース線ペアは２本のソース線ＳＬ２ａ及びソース線ＳＬ２ｂを含み、第４のソース線ペアは２本のソース線ＳＬ３ａ及びソース線ＳＬ３ｂを含んでいる。第１のソース線ペアのソース線ＳＬ０ｂと第２のソース線ペアのソース線ＳＬ１ｂは互いにつながっており、この共有されるソース線は「ＳＬ０ｂ／ＳＬ１ｂ」と記される。つまり、ソース線ＳＬ０ｂ／ＳＬ１ｂは、ソース線ＳＬ０ｂ及びソース線ＳＬ１ｂの両方を示す。同様に、ソース線ＳＬ２ｂ／ＳＬ３ｂは、ソース線ＳＬ２ｂ及びソース線ＳＬ３ｂの両方を示す。
メモリセル３１０ｂの選択端子はワード線ＷＬ０と接続されている。メモリセル３１０ｂの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル３１０ｂの第１の制御端子はソース線ＳＬ０ａと接続されている。メモリセル３１０ｂの第２の制御端子はソース線ＳＬ０ｂ／ＳＬ１ｂと接続されている。メモリセル３１０ｃの選択端子はワード線ＷＬ１と接続されている。メモリセル３１０ｃの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル３１０ｃの第１の制御端子はソース線ＳＬ１ａと接続されている。メモリセル３１０ｃの第２の制御端子はソース線ＳＬ０ｂ／ＳＬ１ｂと接続されている。
メモリセルアレイ３３０は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ３のうちの１つを作動させることができる。さらに制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行うことができる。
例えば、ワード線ＷＬ０が作動し、メモリセル３１０ｂが選択メモリセルとして決定されると、制御回路はメモリセル３１０ｂに対しフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ０ａ及びソース線ＳＬ０ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方はセット状態になる。
本発明の実施形態によると、第１のバイアス電圧は、ソース線ペアに同時に供給されても、第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給されてもよい。例えば、接地電圧がビット線ＢＬ０に供給されている間に、第１のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ｂに対してリセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）をソース線ＳＬ０ａ及びソース線ＳＬ０ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がリセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第２のバイアス電圧（例えば−３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がリセット状態になり、次に第２の抵抗器ｒ２がリセット状態になる。
これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ｂに対してセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ０ａ及びソース線ＳＬ０ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に印加し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第３のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）がソース線ＳＬ０ａ及びソース線ＳＬ０ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給され、接地電圧がビット線ＢＬ０に供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０に対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０に対し第２の読み出し電流を生じさせる。結果として、重なりあった読み出し電流がビット線ＢＬ０に与えられる。重なりあった読み出し電流の大きさは第１の読み出し電流と第２の読み出し電流との和に等しい。重なりあった読み出し電流の大きさによって、制御回路はメモリセル３１０ｂの記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
同様に、ワード線ＷＬ１が作動し、メモリセル３１０ｃが選択メモリセルとして決定されると、制御回路はメモリセル３１０ｃに対しフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ１ａ及びソース線ＳＬ１ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第１のバイアス電圧（例えば＋３Ｖ）を第２のソース線ペアのソース線ＳＬ１ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ｃに対してリセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）をソース線ＳＬ１ａ及びソース線ＳＬ１ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がリセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第２のバイアス電圧（例えば−３Ｖ）を第２のソース線ペアのソース線ＳＬ１ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がリセット状態になり、次に第２の抵抗器ｒ２がリセット状態になる。
これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル３１０ｃに対してセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ１ａ及びソース線ＳＬ１ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に印加し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第３のバイアス電圧（例えば＋３Ｖ）を第２のソース線ペアのソース線ＳＬ１ａ及びソース線ＳＬ０ｂ／ＳＬ１ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）がソース線ＳＬ１ａ及びソース線ＳＬ１ｂ（若しくはＳＬ０ｂ／ＳＬ１ｂ）に供給され、接地電圧がビット線ＢＬ０に供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０に対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０に対し第２の読み出し電流を生じさせる。結果として、重なりあった読み出し電流がビット線ＢＬ０に与えられる。重なりあった読み出し電流の大きさは第１の読み出し電流と第２の読み出し電流との和に等しい。重なりあった読み出し電流の大きさによって、制御回路はメモリセル３１０ｃの記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
明らかなことであるが、メモリセル３１０ａ、３１０ｂ又は３１０ｃの第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態にある場合にはビット線ＢＬ０に対して２つの読み出し電流が発せられる。つまり、重なりあった読み出し電流の大きさは大きくなる。重なりあった読み出し電流の大きくなった大きさにより、制御回路はメモリセルの記憶状態をより正確に判定できる。
図３Ｂのメモリセルアレイ３２０及び図３Ｃのメモリセルアレイ３３０においては、各メモリセルの第１の抵抗器ｒ１及び第２の抵抗器ｒ２は、プログラムサイクルの際に同一の記憶状態へとプログラムされる。例えば、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態にあるか、或いは第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がリセット状態にある。さらに、メモリセルの記憶状態は、重なりあった読み出し電流の大きさにより把握される。
図３Ｄは、図３Ａのメモリセルを備えた第３の例示的なメモリセルアレイを示す概略回路図である。図３Ｄに示すように、メモリセルアレイ３４０のメモリセルは４×４のアレイに配置されている。さらに、メモリセルアレイ３４０は、ワード線ＷＬ０〜ＷＬ３、第１のビット線ペア（ＢＬ０ａ、ＢＬ０ｂ）、第２のビット線ペア（ＢＬ１ａ、ＢＬ１ｂ）、第３のビット線ペア（ＢＬ２ａ、ＢＬ２ｂ）、第４のビット線ペア（ＢＬ３ａ、ＢＬ３ｂ）、及びソース線ＳＬ０〜ＳＬ１と接続される。
メモリセル３１０ｄを例として取り上げる。メモリセル３１０ｄの選択端子はワード線ＷＬ０と接続されている。メモリセル３１０ｄの第３の制御端子はソース線ＳＬ０と接続されている。メモリセル３１０ｄの第１の制御端子と第２の制御端子はそれぞれ第１のビット線ペアのビット線ＢＬ０ａ及びビット線ＢＬ０ｂと接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル３１０ｄ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
本実施形態では、メモリセル３１０ｄは差動メモリセル（differential memory cell）である。結果として、第１の抵抗器ｒ１及び第２の抵抗器ｒ２は、プログラムサイクルの際に異なる記憶状態を有するようプログラムされる。例えば、プログラム動作によって、第１の抵抗器ｒ１がセット状態にあり、第２の抵抗器ｒ２がリセット状態にある場合には、メモリセル３１０ｄは第１の記憶状態を有する。一方で、プログラム動作によって、第１の抵抗器ｒ１がリセット状態にあり、第２の抵抗器ｒ２がセット状態にある場合には、メモリセル３１０ｄは第２の記憶状態を有する。
メモリセルアレイ３４０は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ３のうちの１つを作動させることができる。さらに制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行うことができる。
例えば、ワード線ＷＬ０が作動し、メモリセル３１０ｄが選択メモリセルとして決定されると、制御回路はメモリセル３１０ｄに対しフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）を第１のビット線ペアのビット線ＢＬ０ａ及びビット線ＢＬ０ｂに供給し、接地電圧をソース線ＳＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方はセット状態になる。
本発明の実施形態によると、第１のバイアス電圧は、ビット線ペアに同時に供給されても、第１のビット線ペアのビット線ＢＬ０ａ及びビット線ＢＬ０ｂに逐次供給されてもよい。例えば、接地電圧がソース線ＳＬ０に供給されている間に、第１のバイアス電圧（例えば＋３Ｖ）を第１のビット線ペアのビット線ＢＬ０ａ及びビット線ＢＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
プログラムサイクルの際にメモリセル３１０ｄをプログラムして第１の記憶状態とするために、制御回路は第１の抵抗器ｒ１に対してセット動作を行い、第２の抵抗器ｒ２に対してリセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）が第１のビット線ペアのビット線ＢＬ０ａに供給され、第２のバイアス電圧（例えば−３Ｖ）が第１のビット線ペアのビット線ＢＬ０ｂに供給され、そして接地電圧がソース線ＳＬ０に供給される。結果として、第１の抵抗器ｒ１がセット状態になり、第２の抵抗器ｒ２がリセット状態になる。或いは、接地電圧がソース線ＳＬ０に供給されている間に、第１の抵抗器ｒ１をセット状態にするために最初に第３のバイアス電圧（例えば＋３Ｖ）がビット線ＢＬ０ａに供給され、次に第２の抵抗器ｒ２をリセット状態にするために第２のバイアス電圧（例えば−３Ｖ）がビット線ＢＬ０ｂに供給される。
これに代えて、プログラムサイクルの際にメモリセル３１０ｄをプログラムして第２の記憶状態とするために、制御回路は第１の抵抗器ｒ１に対してリセット動作を行い、第２の抵抗器ｒ２に対してセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）が第１のビット線ペアのビット線ＢＬ０ａに供給され、第３のバイアス電圧（例えば＋３Ｖ）が第１のビット線ペアのビット線ＢＬ０ｂに供給され、そして接地電圧がソース線ＳＬ０に供給される。結果として、第１の抵抗器ｒ１がリセット状態になり、第２の抵抗器ｒ２がセット状態になる。或いは、接地電圧がソース線ＳＬ０に供給されている間に、第１の抵抗器ｒ１をリセット状態にするために最初に第２のバイアス電圧（例えば−３Ｖ）がビット線ＢＬ０ａに供給され、次に第２の抵抗器ｒ２をセット状態にするために第３のバイアス電圧（例えば＋３Ｖ）がビット線ＢＬ０ｂに供給される。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）がソース線ＳＬ０に供給され、接地電圧が第１のビット線ペアのビット線ＢＬ０ａ及びビット線ＢＬ０ｂに供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０ａに対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０ｂに対し第２の読み出し電流を生じさせる。第１の読み出し電流と第２の読み出し電流とを比較することで、制御回路はメモリセル３１０ｄの記憶状態を把握する。例えば、第１の読み出し電流が第２の読み出し電流よりも大きければ、記憶セル３１０ｄは第１の記憶状態を有している。一方で、第１の読み出し電流が第２の読み出し電流よりも低ければ、記憶セル３１０ｄは第２の記憶状態を有している。
図３Ｄのメモリセルアレイ３４０においては、プログラムサイクルの際に、各メモリセルの第１の抵抗器ｒ１及び第２の抵抗器ｒ２は、異なる記憶状態を有するようにプログラムされる。読み出しサイクルの際に、第１の読み出し電流と第２の読み出し電流との比較結果によって、メモリセルの記憶状態が把握される。
図４Ａは、本発明の第２の実施形態に係る抵抗変化型ランダムアクセスメモリのメモリセルの構造を示す概略回路図である。図４Ａに示すように、メモリセル４１０は第１の選択トランジスタｍ１と、第２の選択トランジスタｍ２と、第１の抵抗器ｒ１と、第２の抵抗器ｒ２とを含む。第１の選択トランジスタｍ１のゲート端子と、第２の選択トランジスタｍ２のゲート端子とは、選択端子ｓｅｌと接続されている。第１の選択トランジスタｍ１の第１のソース／ドレイン端子と、第２の選択トランジスタｍ２の第１のソース／ドレイン端子とは互いに接続され、そして第３の端子ｃ３と接続される。第１の選択トランジスタｍ１の第２のソース／ドレイン端子と、第２の選択トランジスタｍ２の第２のソース／ドレイン端子とは互いに接続される。第１の抵抗器ｒ１は第１の制御端子ｃ１と第１の選択トランジスタｍ１（及び第２の選択トランジスタｍ２）の第２のソース／ドレイン端子との間に接続されている。第２の抵抗器ｒ２は第２の制御端子ｃ２と第１の選択トランジスタｍ１（及び第２の選択トランジスタｍ２）の第２のソース／ドレイン端子との間に接続されている。本実施形態においては、第１の抵抗器ｒ１及び第２の抵抗器ｒ２は、抵抗変化型ランダムアクセスメモリの構造を有している。
さらに、複数のメモリセル４１０は、数種類のメモリセルアレイとしてつなげることができる。これらのメモリセルアレイの詳細な構造は以下で説明される。
図４Ｂは、図４Ａのメモリセルを備えた第１の例示的なメモリセルアレイを示す概略回路図である。図４Ｂに示すように、メモリセルアレイ４２０のメモリセルは３×３のアレイに配置されている。さらに、メモリセルアレイ４２０は、ワード線ＷＬ０〜ＷＬ２、ビット線ＢＬ０〜ＢＬ２、及びソース線ＳＬ０〜ＳＬ０２と接続される。
メモリセル４１０ａを例として取り上げる。メモリセル４１０ａの選択端子はワード線ＷＬ０と接続されている。メモリセル４１０ａの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル４１０ａの第１の制御端子と第２の制御端子の両方はソース線ＳＬ０と接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル４１０ａ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
メモリセルアレイ４２０は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ２のうちの１つを作動させることができる。さらに、制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行うことができる。
例えば、ワード線ＷＬ０が作動し、メモリセル４１０ａが選択メモリセルとして決定されると、制御回路はメモリセル４１０ａに対してフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ０に供給し、接地電圧をビット線ＢＬ０に供給することで、抵抗器ｒ１と抵抗器ｒ２の両方はセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル４１０ａに対してリセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）をソース線ＳＬ０に供給し、接地電圧をビット線ＢＬ０に供給することで、抵抗器ｒ１と抵抗器ｒ２の両方はリセット状態になる。これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル４１０ａに対してセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）をソース線ＳＬ０に印加し、接地電圧をビット線ＢＬ０に供給することで、抵抗器ｒ１と抵抗器ｒ２の両方はセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）がソース線ＳＬ０に供給され、接地電圧がビット線ＢＬ０に供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０に対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０に対し第２の読み出し電流を生じさせる。結果として、重なりあった読み出し電流がビット線ＢＬ０に与えられる。重なりあった読み出し電流の大きさは第１の読み出し電流と第２の読み出し電流との和に等しい。重なりあった読み出し電流の大きさによって、制御回路はメモリセル４１０ａの記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
明らかなことであるが、メモリセル４１０ａの第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態にある場合には、メモリセル４１０ａはビット線ＢＬ０に対して２つの読み出し電流を発する。つまり、重なりあった読み出し電流の大きさは大きくなる。重なりあった読み出し電流の大きくなった大きさにより、制御回路はメモリセル４１０ａの記憶状態をより正確に判定できる。
図４Ｃは、図４Ａのメモリセルを備えた第２の例示的なメモリセルアレイを示す概略回路図である。図４Ｄは、図４Ａのメモリセルを備えた第３の例示的なメモリセルアレイを示す概略回路図である。図４Ｂのメモリセルアレイと比較して、図４Ｃ及び図４Ｄのメモリセルアレイでは、ワード線ＷＬ０〜ＷＬ２と、ビット線ＢＬ０〜ＢＬ２と、ソース線ＳＬ０〜ＳＬ０２との配置は異なっている。
図４Ｃのメモリセルアレイ４３０を参照してほしい。メモリセル４１０ｂの選択端子はワード線ＷＬ０と接続されている。メモリセル４１０ｂの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル４１０ｂの第１の制御端子と第２の制御端子の両方はソース線ＳＬ０と接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル４１０ｂ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
図４Ｄのメモリセルアレイ４４０を参照してほしい。メモリセル４１０ｃの選択端子はワード線ＷＬ０と接続されている。メモリセル４１０ｃの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル４１０ｃの第１の制御端子と第２の制御端子の両方はソース線ＳＬ０と接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル４１０ｃ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
図４Ｅは、図４Ａのメモリセルを備えた第４の例示的なメモリセルアレイを示す概略回路図である。図４Ｅに示すように、メモリセルアレイ４５０のメモリセルは３×３のアレイに配置されている。さらに、メモリセルアレイ４５０は、ワード線ＷＬ０〜ＷＬ２、ビット線ＢＬ０〜ＢＬ１、第１のソース線ペア（ＳＬ０ａ、ＳＬ０ｂ）、第２のソース線ペア（ＳＬ１ａ、ＳＬ１ｂ）、及び第３のソース線ペア（ＳＬ２ａ、ＳＬ２ｂ）と接続される。
メモリセル４１０ｄを例として取り上げる。メモリセル４１０ｄの選択端子はワード線ＷＬ０と接続されている。メモリセル４１０ｄの第３の制御端子はビット線ＢＬ０と接続されている。メモリセル４１０ｄの第１の制御端子は第１のソース線ペアのソース線ＳＬ０ａと接続されている。メモリセル４１０ｄの第２の制御端子は第１のソース線ペアのソース線ＳＬ０ｂと接続されている。他のメモリセル及び対応する線の間の接続関係は、メモリセル４１０ｄ及び対応する線の間の接続関係に類似しており、ここでは重複して記載することはしない。
メモリセルアレイ４５０は制御回路（不図示）と接続されている。制御回路は、選択メモリセルを決定するために、ワード線ＷＬ０〜ＷＬ２のうちの１つを作動させることができる。さらに制御回路は選択メモリセルに対し、フォーミング動作、プログラム動作又は読み出し動作を行うことができる。
例えば、ワード線ＷＬ０が作動し、メモリセル４１０ｄが選択メモリセルと決定された場合、制御回路はメモリセル４１０ｄに対してフォーミング動作を行ってもよい。例えば、第１のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給し、接地電圧をビット線ＢＬ０に供給することによって、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。
本発明の実施形態によると、第１のバイアス電圧は、ソース線ペアに同時に供給されても、第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給されてもよい。例えば、接地電圧がビット線ＢＬ０に供給されている間に、第１のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル４１０ｄに対してリセット動作を行ってもよい。つまり、第２のバイアス電圧（例えば−３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がリセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第２のバイアス電圧（例えば−３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がリセット状態になり、次に第２の抵抗器ｒ２がリセット状態になる。
これに代えて、プログラムサイクルの際のプログラム動作に応じて、制御回路はメモリセル４１０ｄに対してセット動作を行ってもよい。つまり、第３のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに印加し、接地電圧をビット線ＢＬ０に供給することで、第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態になる。或いは、接地電圧をビット線ＢＬ０に供給している間に、第３のバイアス電圧（例えば＋３Ｖ）を第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに逐次供給することで、まずは第１の抵抗器ｒ１がセット状態になり、次に第２の抵抗器ｒ２がセット状態になる。
さらに、読み出しサイクルの際の読み出し動作に応じて、読み出し電圧（例えば０．１Ｖ〜０．５Ｖ）が第１のソース線ペアのソース線ＳＬ０ａ及びソース線ＳＬ０ｂに供給され、接地電圧がビット線ＢＬ０に供給される。結果として、第１の抵抗器ｒ１はビット線ＢＬ０に対し第１の読み出し電流を生じさせ、第２の抵抗器ｒ２はビット線ＢＬ０に対し第２の読み出し電流を生じさせる。結果として、重なりあった読み出し電流がビット線ＢＬ０に与えられる。重なりあった読み出し電流の大きさは第１の読み出し電流と第２の読み出し電流との和に等しい。重なりあった読み出し電流の大きさによって、制御回路はメモリセル４１０ｄの記憶状態（即ち、セット状態又はリセット状態）を把握することができる。
明らかなことであるが、メモリセル４１０ｄの第１の抵抗器ｒ１及び第２の抵抗器ｒ２の両方がセット状態にある場合には、メモリセル４１０ｄはビット線ＢＬ０に対して２つの読み出し電流を発する。つまり、重なりあった読み出し電流の大きさは大きくなる。重なりあった読み出し電流の大きくなった大きさにより、制御回路はメモリセル４１０ｄの記憶状態をより正確に判定できる。
上記の実施形態においては、フォーミング動作と、リセット動作と、セット動作と、読み出し動作とにおいて使用される、第１のバイアス電圧と、第２のバイアス電圧と、第３のバイアス電圧と、読み出し電圧との電圧値は、本明細書においては説明と記述のみを目的として与えられている。これらの電圧値は制限されてはいないことを記す。
以上の記述により、本発明は抵抗型ランダムアクセスメモリのメモリセルアレイを提供する。メモリセルアレイは、少なくとも２つの抵抗型ランダムアクセスメモリと少なくとも１つのスイッチトランジスタとを含む。結果として、読み出しサイクルの際、メモリセルの記憶状態をより正確に判定できる。
本発明は、現在最も実用的かつ好適な実施形態と考えられるものによって記述されているが、本発明は開示された実施形態に限定される必要はないと理解されるべきである。それとは逆に、添付の請求項の趣旨と範囲内に含まれる、種々の修正や類似の構成を包含することが意図されており、添付の請求項は、そのような修正と類似の構成全てを包含するように、最も広汎な解釈が与えられるべきである。

Claims (16)

  1. 第１のビット線と、
    第１のワード線と、
    第１のソース線ペアと、
    第１のメモリセルと、
    を含むメモリセルアレイであって、
    前記第１のメモリセルの選択端子は前記第１のワード線と接続され、前記第１のメモリセルの第１の制御端子は前記第１のソース線ペアの第１のソース線と接続され、前記第１のメモリセルの第２の制御端子は前記第１のソース線ペアの第２のソース線と接続され、前記第１のメモリセルの第３の制御端子は前記第１のビット線と接続され、
    前記第１のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第１のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第１のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第１のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第１のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第１のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第１のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  2. 請求項１に記載のメモリセルアレイであって、
    第２のワード線と、
    第２のソース線ペアと、
    第２のメモリセルと、
    をさらに含み、
    前記第２のメモリセルの選択端子は前記第２のワード線と接続され、前記第２のメモリセルの第１の制御端子は前記第２のソース線ペアの第１のソース線と接続され、前記第２のメモリセルの第２の制御端子は前記第２のソース線ペアの第２のソース線と接続され、前記第２のメモリセルの第３の制御端子は前記第１のビット線と接続され、
    前記第２のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第２のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第２のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第２のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第２のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第２のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第２のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  3. 請求項２に記載のメモリセルアレイであって、
    第２のビット線と、
    第３のメモリセルと、
    をさらに含み、
    前記第３のメモリセルの選択端子は前記第１のワード線と接続され、前記第３のメモリセルの第１の制御端子は前記第１のソース線ペアの前記第１のソース線と接続され、前記第３のメモリセルの第２の制御端子は前記第１のソース線ペアの前記第２のソース線と接続され、前記第３のメモリセルの第３の制御端子は前記第２のビット線と接続され、
    前記第３のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第３のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第３のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第３のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第３のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第３のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第３のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  4. 請求項３に記載のメモリセルアレイであって、
    前記第１のソース線ペアの前記第２のソース線と前記第２のソース線ペアの前記第２のソース線とが互いにつながっている、
    メモリセルアレイ。
  5. 請求項１に記載のメモリセルアレイであって、
    プログラム動作が行われた後に、前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器の両方がセット状態を有するか、又は前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器の両方がリセット状態を有する、
    メモリセルアレイ。
  6. 請求項５に記載のメモリセルアレイであって、
    読み出し動作が行われる際、前記第１のメモリセルの前記第１の抵抗器は第１の読み出し電流を生じさせ、前記第１のメモリセルの前記第２の抵抗器は第２の読み出し電流を生じさせ、前記第１の読み出し電流と前記第２の読み出し電流との和に等しい重なりあった読み出し電流が前記ビット線に出力されるようにし、前記第１のメモリセルの記憶状態が前記重なりあった読み出し電流の大きさによって判定される、
    メモリセルアレイ。
  7. 第１のビット線ペアと、
    第１のワード線と、
    第１のソース線と、
    第１のメモリセルと、
    を含むメモリセルアレイであって、
    前記第１のメモリセルの選択端子は前記第１のワード線と接続され、前記第１のメモリセルの第１の制御端子は前記第１のビット線ペアの第１のビット線と接続され、前記第１のメモリセルの第２の制御端子は前記第１のビット線ペアの第２のビット線と接続され、前記第１のメモリセルの第３の制御端子は前記第１のソース線と接続され、
    前記第１のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第１のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第１のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第１のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第１のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第１のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第１のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  8. 請求項７に記載のメモリセルアレイであって、
    第２のワード線と、
    第２のメモリセルと、
    をさらに含み、
    前記第２のメモリセルの選択端子は前記第２のワード線と接続され、前記第２のメモリセルの第１の制御端子は前記第１のビット線ペアの第１のビット線と接続され、前記第２のメモリセルの第２の制御端子は前記第１のビット線ペアの第２のビット線と接続され、前記第２のメモリセルの第３の制御端子は前記第１のソース線と接続され、
    前記第２のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第２のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第２のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第２のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第２のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第２のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第２のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  9. 請求項８に記載のメモリセルアレイであって、
    第２のビット線ペアと、
    第３のメモリセルと、
    をさらに含み、
    前記第３のメモリセルの選択端子は前記第１のワード線と接続され、前記第３のメモリセルの第１の制御端子は前記第２のビット線ペアの第１のビット線と接続され、前記第３のメモリセルの第２の制御端子は前記第２のビット線ペアの第２のビット線と接続され、前記第３のメモリセルの第３の制御端子は前記第１のソース線と接続され、
    前記第３のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第３のメモリセルの前記選択端子と接続され、選択トランジスタの前記第１のソース／ドレイン端子は前記第３のメモリセルの前記第３の制御端子と接続される、選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第３のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第３のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第３のメモリセルの前記選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第３のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  10. 請求項７に記載のメモリセルアレイであって、
    プログラム動作が行われた後に、前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器がそれぞれセット状態及びリセット状態を有するか、又は前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器の両方がそれぞれ前記リセット状態及び前記セット状態を有する、
    メモリセルアレイ。
  11. 請求項１０に記載のメモリセルアレイであって、
    読み出し動作が行われる際、前記第１のメモリセルの前記第１の抵抗器は前記第１のビット線ペアの前記第１のビット線に対して第１の読み出し電流を生じさせ、前記第１のメモリセルの前記第２の抵抗器は前記第１のビット線ペアの前記第２のビット線に対して第２の読み出し電流を生じさせ、前記第１のメモリセルの記憶状態が前記第１の読み出し電流と前記第２の読み出し電流との比較結果によって判定される、
    メモリセルアレイ。
  12. 第１のビット線と、
    第１のワード線と、
    第１のソース線ペアと、
    第１のメモリセルと、
    を含むメモリセルアレイであって、
    前記第１のメモリセルの選択端子は前記第１のワード線と接続され、前記第１のメモリセルの第１の制御端子は前記第１のソース線ペアの第１のソース線と接続され、前記第１のメモリセルの第２の制御端子は前記第１のソース線ペアの第２のソース線と接続され、前記第１のメモリセルの第３の制御端子は前記第１のビット線と接続され、
    前記第１のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第１の選択トランジスタであって、第１の選択トランジスタの前記ゲート端子は前記第１のメモリセルの前記選択端子と接続され、第１の選択トランジスタの前記第１のソース／ドレイン端子は前記第１のメモリセルの前記第３の制御端子と接続される、第１の選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第１のメモリセルの前記第１の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第１のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第２の選択トランジスタであって、第２の選択トランジスタの前記ゲート端子は前記第１のメモリセルの前記選択端子と接続され、第２の選択トランジスタの前記第１のソース／ドレイン端子は前記第１のメモリセルの前記第３の制御端子と接続される、第２の選択トランジスタと、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第１のメモリセルの前記第２の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第１のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  13. 請求項１２に記載のメモリセルアレイであって、
    第２のワード線と、
    第２のメモリセルと、
    をさらに含み、
    前記第２のメモリセルの選択端子は前記第２のワード線と接続され、前記第２のメモリセルの第１の制御端子は前記第１のソース線ペアの前記第１のソース線と接続され、前記第２のメモリセルの第２の制御端子は前記第１のソース線ペアの前記第２のソース線と接続され、前記第２のメモリセルの第３の制御端子は前記第１のビット線と接続され、
    前記第２のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第１の選択トランジスタであって、第１の選択トランジスタの前記ゲート端子は前記第２のメモリセルの前記選択端子と接続され、第１の選択トランジスタの前記第１のソース／ドレイン端子は前記第２のメモリセルの前記第３の制御端子と接続される、第１の選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第２のメモリセルの前記第１の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第２のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第２の選択トランジスタであって、第２の選択トランジスタの前記ゲート端子は前記第２のメモリセルの前記選択端子と接続され、第２の選択トランジスタの前記第１のソース／ドレイン端子は前記第２のメモリセルの前記第３の制御端子と接続される、第２の選択トランジスタと、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第２のメモリセルの前記第２の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第２のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  14. 請求項１３に記載のメモリセルアレイであって、
    第２のソース線ペアと、
    第３のメモリセルと、
    をさらに含み、
    前記第３のメモリセルの選択端子は前記第１のワード線と接続され、前記第３のメモリセルの第１の制御端子は前記第２のソース線ペアの第１のソース線と接続され、前記第３のメモリセルの第２の制御端子は前記第２のソース線ペアの第２のソース線と接続され、前記第３のメモリセルの第３の制御端子は前記第１のビット線と接続され、
    前記第３のメモリセルは、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第１の選択トランジスタであって、第１の選択トランジスタの前記ゲート端子は前記第３のメモリセルの前記選択端子と接続され、第１の選択トランジスタの前記第１のソース／ドレイン端子は前記第３のメモリセルの前記第３の制御端子と接続される、第１の選択トランジスタと、
    第１の抵抗器であって、第１の抵抗器の第１の端子は前記第３のメモリセルの前記第１の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第１の抵抗器の第２の端子は前記第３のメモリセルの前記第１の制御端子と接続される、第１の抵抗器と、
    ゲート端子と、第１のソース／ドレイン端子と、第２のソース／ドレイン端子と、を含む第２の選択トランジスタであって、第２の選択トランジスタの前記ゲート端子は前記第３のメモリセルの前記選択端子と接続され、第２の選択トランジスタの前記第１のソース／ドレイン端子は前記第３のメモリセルの前記第３の制御端子と接続される、第２の選択トランジスタと、
    第２の抵抗器であって、第２の抵抗器の第１の端子は前記第３のメモリセルの前記第２の選択トランジスタの前記第２のソース／ドレイン端子と接続され、第２の抵抗器の第２の端子は前記第３のメモリセルの前記第２の制御端子と接続される、第２の抵抗器と、を含む、
    メモリセルアレイ。
  15. 請求項１２に記載のメモリセルアレイであって、
    プログラム動作が行われた後に、前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器の両方がセット状態を有するか、又は前記第１のメモリセルの前記第１の抵抗器及び前記第２の抵抗器の両方がリセット状態を有する、
    メモリセルアレイ。
  16. 請求項１５に記載のメモリセルアレイであって、
    読み出し動作が行われる際、前記第１のメモリセルの前記第１の抵抗器は第１の読み出し電流を生じさせ、前記第１のメモリセルの前記第２の抵抗器は第２の読み出し電流を生じさせ、前記第１の読み出し電流と前記第２の読み出し電流との和に等しい重なりあった読み出し電流が前記ビット線に出力されるようにし、前記第１のメモリセルの記憶状態が前記重なりあった読み出し電流の大きさによって判定される、
    メモリセルアレイ。

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