JP4464462B2 - 不揮発性記憶装置および不揮発性データ記録メディア - Google Patents

不揮発性記憶装置および不揮発性データ記録メディア Download PDF

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Description

本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶装置および不揮発性データ記録メディアに関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデーを保存するために、大容量で、かつ不揮発性の記憶装置に対する要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持し続ける抵抗変化層を記憶素子とする不揮発性記憶装置（以下、ReRAMとよぶ）が注目されている。これは、記憶素子としての構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。このようなReRAMにおいては、抵抗変化層により構成される記憶素子を微細化しても安定した抵抗値の変化を再現性よく生じさせることができる材料とその駆動方法の確立が要求されており、研究開発が活発に行われている。
特許文献１には、第１電極と第２電極の間にペロブスカイト型酸化物を設けて可変抵抗素子を形成し、第１電極と第２電極間に一定極性の電圧パルスを印加することにより、第１電極と第２電極間の電気抵抗が変化し、更に、電圧パルスの印加による累積パルス印加時間の増加に対して抵抗値の変化率が正から負へと変化することが記載されている。図１２は、特許文献１に開示された抵抗変化材料の抵抗値と印加される電圧パルスの累積時間の関係を示す図である。
また、非特許文献１には、ＴｉＯ２を用いた抵抗変化型素子について、バイポーラ抵抗スイッチングからユニポーラ抵抗スイッチングへと恒久的に切り替える方法について開示されている。
特開２００６−１９４４４号公報
Schroeder H. and Jeong, D. S., 2007, Resistive switching in a Pt/TiO2/Pt this film stack - a candidate for a non-volatile ReRAM, Microelectronic Engineering, vol.84, pp. 1982-1985
上述した従来のReRAMの構成では、抵抗値の保持時間（リテンション特性）が短いという問題があった（高々１００時間程度）。このリテンション特性を改善するために、可変抵抗素子に「０」「１」に対応するデータの一時書き込みをした後に、書き込み状態を完全にするための追加書き込みをする方法があるが、このような二段階書き込みを行うと、書き込み速度が遅くなるという問題がある。
本発明は上記のような課題を解決するためになされたもので、データの書き込み速度が速く、データの保持時間が長くすることが可能な不揮発性記憶装置および不揮発性データ記録メディアを提供することを目的としている。
非特許文献１のようにユニポーラ抵抗スイッチングへと切り替えれば、データのリテンション特性が長くなる可能性がある。しかし非特許文献１の構成では、ユニポーラ抵抗スイッチングへと切り替えてしまうと、再びバイポーラ抵抗スイッチングへと戻すことができず、再度の高速動作を行わせることができなかった。
この目的を達成するために本発明の不揮発性記憶装置は、動作速度が速い逆極性を用いたパルスでの書き込み動作と、保持特性が良い同極性を用いたパルスでの書き込み動作を併用し、その切り替え動作により高速動作と長時間保持が可能となる。
「動作速度が速い逆極性を用いたパルスでの書き込み」とは、高抵抗状態にある素子を低抵抗状態へと変化させるために印加される電気的パルス（低抵抗化パルス）の極性と低抵抗状態にある素子を高抵抗状態へと変化させるために印加される電気的パルス（高抵抗化パルス）の極性とが異なる状態（バイポーラ状態）の不揮発性記憶素子（ＲｅＲＡＭ素子）に対する書き込み（バイポーラ書き込み）をいう。
バイポーラ書き込みにおいて印加される低抵抗化パルスおよび高抵抗化パルスを、それぞれバイポーラ低抵抗化パルスおよびバイポーラ高抵抗化パルスと呼ぶ。バイポーラ状態にある不揮発性記憶素子の高抵抗状態および低抵抗状態を、それぞれバイポーラ高抵抗状態およびバイポーラ低抵抗状態と呼ぶ。
「保持特性が良い同極性を用いたパルスでの書き込み」とは、低抵抗化パルスの極性と高抵抗化パルスの極性とが同じである状態（ユニポーラ状態）の不揮発性記憶素子に対する書き込み（ユニポーラ書き込み）をいう。
ユニポーラ書き込みにおいて印加される低抵抗化パルスおよび高抵抗化パルスを、ユニポーラ低抵抗化パルスおよびユニポーラ高抵抗化パルスと呼ぶ。ユニポーラ状態にある不揮発性記憶素子の高抵抗状態および低抵抗状態を、それぞれユニポーラ高抵抗状態およびユニポーラ低抵抗状態と呼ぶ。
本発明者らは、上記目的を達成するために鋭意検討を重ねた結果、バイポーラ高抵抗状態にある不揮発性記憶素子に対し、第三の電気的パルス（実施例では、バイポーラ高抵抗化パルスとの関係において、同極性で電圧がより大きくパルス幅がより長い電気的パルス）を印加し、さらに第三の電気的パルスと同じ極性の第四の電気的パルス（実施例では、極性が第三の電気的パルスと同じであるが電圧の絶対値およびパルス幅がバイポーラ高抵抗化パルスおよびバイポーラ低抵抗化パルスと等しい電気的パルス）を印加することで、素子をバイポーラ高抵抗状態からユニポーラ高抵抗状態へと変化させることが可能であることを発見した。かかる構成により、不揮発性記憶素子をバイポーラ状態からユニポーラ状態へと変化させることができる。ユニポーラ高抵抗状態の不揮発性記憶素子は、抵抗値のリテンションが良好（より長時間に亘り、高い抵抗値を維持できる）ため、長期間のデータ保存に有利である。なお、低抵抗状態にある素子については、バイポーラ低抵抗状態のものでもユニポーラ低抵抗状態のものでも抵抗値のリテンションは良好である。
さらに本発明者らは、ユニポーラ高抵抗状態にある不揮発性記憶素子に対し、第三の電気的パルスと極性が異なる第五の電気的パルス（実施例では、極性が第三の電気的パルスと異なるが電圧の絶対値およびパルス幅が第三の電気的パルスと等しい電気的パルス）を印加することで、素子をユニポーラ高抵抗状態からバイポーラ低抵抗状態へと変化させることができることを発見した。かかる構成により、不揮発性記憶素子をユニポーラ状態からバイポーラ状態へと変化させることができる。バイポーラ状態の不揮発性記憶素子は、書き込みパルスのパルス幅が短いため、高速書き込みに有利である。なお、素子がユニポーラ高抵抗状態からバイポーラ低抵抗状態へと変化した後は、バイポーラ高抵抗化パルスを印加することによって素子はバイポーラ高抵抗状態へと変化する。
不揮発性記憶素子（ＲｅＲＡＭ素子）をユニポーラ状態からバイポーラ状態へと変化させうることはこれまで知られておらず、本発明者らが初めて発見したものである。
このように不揮発性記憶素子の状態を、バイポーラ状態とユニポーラ状態とで任意に切り替えられるメカニズムとして、以下のようなものが考えられた。
すなわち、バイポーラ状態にある不揮発性記憶素子について抵抗値を解析した結果、抵抗状態の変化は、バイポーラ高抵抗化パルスを印加する際の正電極側（バイポーラ低抵抗化パルスを印加する際の負電極側）の電極−抵抗変化層界面の極めて薄い領域において生じていることが明らかとなった。ラマン散乱解析を行った結果、該電極界面の抵抗変化層側には、γ−Ｆｅ２Ｏ３層が形成されていることが分かった。かかる結果は、Odagawa A. et al., 2007, Electroforming and resistance-switching mechanism in a magnetite thin film, Applied Physics Letters vol.91, 133503などに開示されている。
以上の結果から、バイポーラ状態にある不揮発性記憶素子の抵抗状態が変化するメカニズムは、電極界面で生じる、Ｆｅ３Ｏ４とγ−Ｆｅ２Ｏ３との間での酸化還元反応であると推察された。電極に電子が流れ込む極性（電流が電極から抵抗変化層へと流れる極性）に電気的パルスが印加されると、電極界面付近の抵抗変化層が酸化されて、抵抗値が上昇する（高抵抗化）。逆極性の電気的パルスが印加されると、電極界面付近の抵抗変化層は還元されて、抵抗値が低下する（低抵抗化）。
一方で本発明者らは、不揮発性記憶素子について抵抗値の温度依存性を検討した。図１３は、バイポーラ状態およびユニポーラ状態における抵抗変化型素子の抵抗値の温度依存性を示す図である。実験に用いたのは、上部電極および下部電極の材料に白金（Ｐｔ）を用い、抵抗変化材料にＦｅ２Ｏ３／Ｆｅ３Ｏ４を用いた抵抗変化型素子（電極面積：０．２５μｍ２、抵抗変化層の厚み：１００ｎｍ、抵抗変化層の形成方法：スパッタ）である。図１３に示すように、バイポーラ状態の素子では高抵抗状態でも低抵抗状態でも、温度の上昇に伴い抵抗値が減少した。すなわち、半導体類似の特性を示した。ユニポーラ状態の素子では、高抵抗状態では同様に半導体類似の特性を示すが、低抵抗状態では温度の上昇に伴い抵抗値が増加することが分かった。つまり、ユニポーラ低抵抗状態の素子は、金属類似の特性を示すことが分かった。
以上の結果から、ユニポーラ状態にある不揮発性記憶素子の抵抗状態が変化するメカニズムは、電極間にフィラメントパスが生じることにあると推察された。該フィラメントパスが、電圧を印加することで切断されたり接続されたりすることで、抵抗値のスイッチングが生じる。
そして、バイポーラ高抵抗状態の素子に対し、バイポーラ高抵抗化パルスと同極性の電圧を印加する（好ましくは、より絶対値の大きな電圧をより長時間印加する、例えばユニポーラ低抵抗化パルスを印加する）と、抵抗値の高いγ−Ｆｅ２Ｏ３の層が厚くなり、最終的にソフトブレークダウンによってフィラメントパスが形成される。これにより、素子はユニポーラ低抵抗状態へと変化する。さらに同極性の電圧を印加する（例えば、バイポーラ高抵抗化パルスまたはユニポーラ高抵抗化パルスを印加する）ことで、素子はユニポーラ高抵抗状態へと変化する。これが「第二の書き込み」（ユニポーラ切り替え）である。
また、ユニポーラ高抵抗状態の素子に対し、バイポーラ低抵抗化パルスと同極性の電圧印加する（好ましくは、より絶対値の大きな電圧をより長時間印加する、例えばユニポーラ低抵抗化パルスと逆極性で電圧の絶対値およびパルス幅は等しいパルスを印加する）と、γ−Ｆｅ２Ｏ３の層は還元されて薄くなり、Ｆｅ３Ｏ４が増加してバイポーラ低抵抗状態へと変化する。これが「書き込み切り替え」（バイポーラ切り替え）である。
すなわち、上記課題を解決するために、本発明の不揮発性記憶装置は、バイポーラ状態とユニポーラ状態とを有し、電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置であって、バイポーラ高抵抗状態にある不揮発性記憶素子に極性が同一である２個の電気的パルスを順次印加することで不揮発性記憶素子をユニポーラ高抵抗状態へと変化させる第二の書き込みを行う第二の書き込み回路と、ユニポーラ高抵抗状態にある不揮発性記憶素子に上記２個の電気的パルスとは逆極性の書き込み切り替えパルスを印加することで不揮発性記憶素子をバイポーラ低抵抗状態へと変化させる書き込み切り替え回路とを備える。
かかる構成では、同一の不揮発性記憶装置において、バイポーラ書き込みによって高速動作をさせると共に、ユニポーラ書き込みによって高抵抗状態を長時間に亘り保持することが可能となる。よって、データの書き込み速度が速く、データの保持時間が長くすることが可能な不揮発性記憶装置および不揮発性データ記録メディアを提供することが可能となる。
すなわち、上記課題を解決するために、本発明の不揮発性記憶装置は、電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置であって、
前記不揮発性記憶素子に第一の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は第一抵抗値から第二抵抗値に変化し、前記不揮発性記憶素子に前記第一の電気的パルスとは逆極性である第二の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は前記第二抵抗値から前記第一抵抗値に変化する第一の書き込みを行う第一の書き込み回路と、
前記不揮発性記憶素子に第三の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は第三抵抗値から第四抵抗値に変化し、前記不揮発性記憶素子に前記第三の電気的パルスとは同極性である第四の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は前記第四の抵抗値から第五の抵抗値に変化する第二の書き込みを行う第二の書き込み回路と、
前記不揮発性記憶素子が第五抵抗値から前記第一抵抗値へ変化するように書き込み切り替えパルスを発生する書き込み切り替え回路と、
前記第一の書き込み回路と前記第二の書き込み回路と前記書き込み切り替え回路のいずれかを選択する制御を行う制御装置と
を備え、
前記制御装置にて選択された回路を用いることにより、前記不揮発性記憶素子に前記第一の書き込みまたは前記第二の書き込みを行うことを特徴とする。
前記書き込み切り替え回路は、前記第一の書き込み回路による書き込みを行う前に、前記第四の電気的パルスと逆極性を有する第五の電気的パルスを印加してから前記第一の書き込み回路による書き込みを行うことを特徴とする。
かかる構成では、不揮発性記憶装置の高速動作と長時間保持が可能となる。
上記不揮発性記憶装置において、第一の電気的パルスは、第三の電気的パルスとは同極性であることが好ましい。
また、上記構成において、前記第一の電気的パルスは、前記第四の電気的パルスと同一電圧の電気的パルスで、パルス幅は同一に設定することにより、パルス種類が減少することができ、回路面積の削減、装置構成の簡略化が可能となる。
上記不揮発性記憶装置において、第三の電気的パルスの電圧の絶対値は、前記第四の電気的パルスの電圧の絶対値より大きいことが好ましい。また、第三の電気的パルスのパルス幅は、第四の電気的パルスのパルス幅以上となるように設定することにより、不揮発性記憶装置の保持特性が長くなる。
前記第三抵抗値は前記第二抵抗値と同一であることを特徴とする。
前記第一抵抗値は第一の低抵抗値であり、前記第二抵抗値は前記第一の低抵抗値よりも抵抗値が高い第一の高抵抗値であり、
前記第三抵抗値は前記第一の高抵抗値であり、前記第四抵抗値は前記第一の低抵抗値よりも抵抗値が低い第二の低抵抗値であり、
前記第五の抵抗値は前記第一の高抵抗値よりも抵抗値が高い第二の高抵抗値であることを特徴とする。
また、本発明の不揮発性記憶装置は、前記制御装置は、第一の制御装置と第二の制御装置とを備え、
前記第一の制御装置は、前記第一の書き込み回路による書き込みを行った前記不揮発記憶素子の読み出しを行い、前記第一抵抗値を検出した場合、前記第二の書き込み回路による書き込みを行い、
前記第二の制御装置は、前記第二の書き込み回路による書き込みを行った前記不揮発記憶素子の読み出しを行い、前記第三抵抗値を検出した場合、前記第一の書き込み回路による書き込みを行うことを特徴とする。
かかる構成では、読み出した値に基づいて、書き込み方式を容易に判定できる。
上記不揮発性記憶装置において、前記書き込み切り替え回路は、第一の書き込み回路による書き込み動作を行う前に、第四の電気的パルスと逆極性を有する第五の電気的パルスを印加してから第一の書き込み回路による書き込み動作を行うと、第二の書き込み動作から第一の書き込み動作に切り替え可能となる。
かかる構成では、高速かつ長時間保持の不揮発性データ記録メディアとして、抵抗変化型データ記録メディアが実現可能となる。
上記不揮発性記憶装置において、不揮発性記憶素子を備えるメモリセルからなり、複数のメモリセルを有するメモリセルセクションを複数有するメモリセルアレイと、メモリセルセクション1個について1個のフラグ用不揮発性記憶素子を備え、メモリセルセクションに属する不揮発性記憶素子に第一の書き込み回路による第一の書き込みに対応するフラグ用不揮発性記憶素子に前記第一の書き込み状態が書き込まれ、メモリセルセクションに属する不揮発記憶素子に第二の書き込み回路による第二の書き込みに対応するフラグ用不揮発性記憶素子に前記第二の下記書き込み状態が書き込まれる、一時書き込みフラグ領域を備えてもよい。
また、不揮発性データ記録メディアは、不揮発性記憶装置と第四の制御装置とを備え、第四の制御装置が、それぞれの前記メモリセルセクションについて、第二の書き込み回路による書き込みが完了していない不揮発性記憶素子を含む第二の書き込み回路による書き込み対象メモリセルセクションであるか否かを、一時書き込みフラグ領域の値に基づいて判定し、第二の書き込み回路による書き込み動作対象メモリセルセクションに属する不揮発記憶素子に対して第二の書き込み回路による書き込みを行ってもよい。
かかる構成では、一時書き込みフラグ領域の値に基づいて、それぞれのメモリセルセクションに、第二の書き込み回路による書き込み動作が完了していないメモリセルが存在するかを容易に判定できる。よって、そのメモリセクションに対して第二の書き込み回路による書き込みが必要があるか否かを容易に判定できる。
上記不揮発性記憶装置において、第一の書き込み回路と第二の書き込み回路とを切り替えるように、書き込み切り替え回路を制御する切り替えシーケンス制御回路を備え、切り替えシーケンス制御回路は、外部装置から入力される制御信号が、不揮発性記憶装置が選択されていない旨を示すときに、第二の書き込み回路による書き込みを行うように制御してもよい。
かかる構成では、外部装置からのデータ入力が停止したときに、自律的に、第二の書き込み回路による書き込みが行われる。よって、外部の制御装置による制御が簡便になり、ユーザ（不揮発性記憶装置を用いたシステムを製造するメーカーなど）の利便性が向上する。
また、本発明の不揮発性データ記録メディアは、不揮発性記憶装置と第五の制御装置とを備え、第五の制御装置が前記外部装置である。
かかる構成では、外部装置からのデータ入力が停止したときに、自律的に、第二の書き込み回路による書き込みが行われる。よって、外部の制御装置による制御が簡便になり、簡略な構成で、第二の書き込み回路による書き込みを実行可能なデータ記録メディアが得られる。
上記不揮発性記憶装置において、切り替えシーケンス制御装置は、電源立ち下げ時に第二の書き込み回路による書き込み動作を行うべく書き込み切り替え回路を制御するように構成されていてもよい。
かかる構成では、電源OFFとなって時点において、全てのデータが記録されたメモリセルについて第二の書き込み回路による書き込みが完了していることになり、電源OFF中にもデータが確実に保存されることになる。
上記不揮発性記憶装置において、切り替えシーケンス制御装置は、電源立ち上げ時に第一の書き込み回路による書き込みを行うべく書き込み切り替え装置を制御するように構成されていてもよい。
かかる構成では、電源がONとなって時に、高速動作の第一の書き込み回路による書き込みができるように切り替えし、通常動作時は切り替え動作が行われないため、切り替え動作によりシステム全体のパフォーマンスに実質的に影響しない。
上記不揮発性記憶装置において、第二の書き込み回路による書き込みが行われている場合に、外部装置からの書き込みデータの入力を禁止するための第二の書き込み実行中フラグ信号の出力機能を備える。
かかる構成では、第二の書き込み回路による書き込みが行っている時には、外部の制御装置などがその旨を容易に判別できるため、誤動作を防止できる。
また本発明の不揮発性記憶装置の動作方法は、バイポーラ状態とユニポーラ状態とを有すると共に電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置の動作方法であって、バイポーラ高抵抗状態にある不揮発性記憶素子に極性が同一である２個の電気的パルスを順次印加することで不揮発性記憶素子をユニポーラ高抵抗状態へと変化させる第二の書き込みを行う第二の書き込みステップと、ユニポーラ高抵抗状態にある不揮発性記憶素子に上記２個の電気的パルスとは逆極性の書き込み切り替えパルスを印加することで不揮発性記憶素子をバイポーラ低抵抗状態へと変化させる書き込み切り替えを行う書き込み切り替えステップとを有する。
かかる構成では、同一の不揮発性記憶装置において、バイポーラ書き込みによって高速動作をさせると共に、ユニポーラ書き込みによって高抵抗状態を長時間に亘り保持することが可能となる。よって、データの書き込み速度が速く、データの保持時間が長くすることが可能な不揮発性記憶装置および不揮発性データ記録メディアを提供することが可能となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記構成を採用することにより、通常動作は高速で、保持が良好なリテンション特性を実現し、簡便な切り替え可能な不揮発性記憶装置および不揮発性データ記録メディアを提供することが可能となる。
図１は本発明の第１の実施形態に係る不揮発性記憶装置の概略構成を示すブロック図である。 図２は本発明の第１の実施形態に係る不揮発性データ記録メディアシステムの概略構成を示すブロック図である。 図３は本発明の第１の実施形態に係るメモリセルアレイの概略構成を示す等価回路図である。 図４は本発明の第１の実施形態に係るメモリセルに対するデータの書き込みおよび読み出しを行う回路の概略構成図である。 図５は図３に示す抵抗変化型素子に電気的パルスを印加したときの抵抗値の変化に示すグラフである。 図６（ａ）は第一の書き込み動作のみの85℃での保持特性（リテンション）を示すグラフ、図６（ｂ）は第一の書き込み動作後、第一書込み動作後に第二書き込み動作を実施後の85℃での保持特性（リテンション）を示したグラフである。 図７は本発明の第１の実施形態に係る第一書き込み動作の概略を示すフローチャートである。 図８は本発明の第１の実施形態に係る第二書き込み動作の概略を示すフローチャートである。 図９は本発明の第１の実施形態に係る第二書き込みから第一書き込みへの切り替え動作の概略を示すフローチャートである。 図１０は本発明の第２の実施形態に係る不揮発性記憶装置の概略構成を示すブロック図である。 図１１は本発明の第３の実施形態に係る不揮発性記憶装置の概略構成を示すブロック図である。 図１２は従来のＲｅＲＡＭにおいて、抵抗変化材料の抵抗値と印加される電圧パルスの累積時間の関係を示すグラフである。 図１３はバイポーラ状態およびユニポーラ状態における抵抗変化型素子の抵抗値の温度依存性を示す図である。 図１４は本発明の第１の実施形態に係る抵抗変化型素子をバイポーラ状態からユニポーラ状態へ切り替え、その後再びバイポーラ状態へと切り替える場合の、パルスの電圧およびパルス幅と抵抗変化型素子の抵抗値との関係を示す図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ構成要素には同一の符号を付し、説明を省略する場合がある。
（第１の実施形態）
［装置構成］
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の概略構成を示すブロック図である。以下、図１を参照しながら、本実施形態の不揮発性記憶装置の構成および動作の概略について説明する。
図１に示す通り、本実施形態の不揮発性記憶装置１００（不揮発性記憶装置）は、制御回路１０２と、入力データラッチ１０４と、第一書き込み用パルス生成回路１０６と、第二書き込み用パルス生成回路１０８と、第二書き込みから第一書き込みへの切り替え用パルス生成回路１０７と、書き込み用パルス切換回路１１０と、書き込み回路１１２と、ロウデコーダ１１４と、一時書き込みフラグ領域１１６と、メモリセルアレイ１１８と、センスアンプ１２０と、出力データラッチ１２２と、を備えている。
制御回路１０２は、外部にある制御装置１８０（後述）からピンなどを介して指令（チップセレクトＣＳ、外部制御信号ＣＴＬ、アドレスＡＤ、ライトパルスＷＰ）を受け取り、これをデコードして内部制御信号（アドレス、書き込みモード、タイミング信号など）を出力し、不揮発性記憶装置１００の各部を制御する。なお、制御回路１０２は必ずしも１個でなくてもよく、例えば、制御回路が行う機能毎に機能を特化させた複数の制御回路により分散制御が行われてもよい。
入力データラッチ１０４は、制御回路１０２からの内部制御信号および制御装置１８０（後述）からデータ入力端子ＤＩＮを経由して入力される入力データ信号を受け取り、データをラッチして、その入力データ信号を所定のタイミングで書き込みデータ信号として書き込み回路１１２へと出力する。
第一書き込み用パルス生成回路１０６（第一書き込み装置）は、制御回路１０２から内部制御信号を受け取り、該内部制御信号が第一書き込みモードを示す場合には、第一書き込み用パルス（電圧パルス）を出力し、それ以外の場合には消費電力節約のため出力を停止する。
第二書き込み用パルス生成回路１０８（第二書き込み装置）は、制御回路１０２から内部制御信号を受け取り、該内部制御信号が第二書き込みモードを示す場合には、第二書き込み用パルス（電圧パルス）を出力し、それ以外の場合には消費電力節約のため出力を停止する。
第二書き込みから第一書き込みへの切り替え用パルス生成回路１０７は、制御回路１０２から内部制御信号を受け取り、該内部制御信号が第二書き込みモードを示す場合には、第二書き込みから第一書き込みへ切り替え用パルス（電圧パルス）を出力し、それ以外の場合には消費電力節約のため出力を停止する。
書き込み用パルス切換回路１１０（書き込み切換装置）は、第一書き込み用パルス生成回路１０６、第二書き込み用パルス生成回路１０８、第二書き込みから第一書き込みへの切り替え用パルス生成回路１０７の出力を受け取れるように、それぞれのパルス生成回路の出力端子に電気的に接続されている。書き込み用パルス切換回路１１０は制御回路１０２から内部制御信号を受け取り、該内部制御信号が第一書き込みモードを示す場合には第一書き込み用パルス生成回路１０６の出力を選択して書き込み回路１１２へと出力し、該内部制御信号が第二書き込みモードを示す場合には第二書き込み用パルス生成回路１０８の出力を選択して書き込み回路１１２へと出力し、該内部制御信号が第二書き込みから第一書き込みへの切り替えモードを示す場合には第二書き込みから第一書き込みへ切り替え用パルス生成回路１０７の出力を選択して書き込み回路１１２へと出力する。
本実施形態では、第一書き込み用パルス生成回路１０６と、第二書き込み用パルス生成回路１０８と、第二書き込みから第一書き込みへの切り替え用パルス生成回路１０７と、書き込み用パルス切換回路１１０とで、書き込み装置１１１が構成される。
メモリセルアレイ１１８は、互いに直交する複数のビット線と複数のワード線とを備えており、ビット線とワード線との交点位置に、トランジスタと抵抗変化型素子からなるメモリセルを有する。該抵抗変化型素子は、印加される電圧パルスによって抵抗状態（抵抗値）が大きく遷移する。不揮発性記憶装置１００は、該抵抗状態の遷移を利用して、データを記憶する。なお、メモリセルアレイ１１８の詳細な構成については後述する。
一時書き込みフラグ領域１１６は、メモリセルアレイ１１８と同様の構成を有しており、メモリセルアレイ１１８とワード線を共有する。一時書き込みフラグ領域１１６には、メモリセルアレイ１１８のセクタ（メモリセルセクション）１個につき１個のメモリセル（フラグ用抵抗変化型素子）を備えている。本実施形態においてセクタとは、メモリセルアレイ１１８のワード線を１本または複数本まとめてなる単位である。すなわち、一本のワード線に接続するセルは同一のセクタに属する。
ロウデコーダ１１４は、メモリセルアレイ１１８の各ワード線に接続されている。ロウデコーダ１１４は、制御回路１０２から内部制御信号を受け取り、所定のタイミングで、書き込みまたは読み出しを行うべきメモリセルアレイ１１８および一時書き込みフラグ領域１１６のアドレスに対応するワード線を選択して、アクティブ状態にする。
センスアンプ１２０は、制御回路１０２から受け取った内部制御信号に基づいて、メモリセルアレイ１１８からデータ信号（ビット線データ）を検知して（読み出して）増幅し、所定のタイミングでこの読み出したデータ信号（読み出しデータ信号）を出力データラッチ１２２へ出力する。
出力データラッチ１２２は、制御回路１０２から受け取った内部制御信号およびセンスアンプ１２０から受け取った読み出しデータ信号に基づいて、データをラッチし、所定のタイミングで出力先を切り換え、データ出力端子ＤＯＵＴを経由して制御装置１８０（後述）へ、または書き込み回路１１２へ、読み出しデータ信号を出力する。すなわち、該内部制御信号がデータ読み出しモードを示す場合には読み出しデータ信号をデータ出力端子ＤＯＵＴへ出力データ信号として出力し、該内部制御信号が第一書き込みモード、第二書き込みモードおよび第二書き込みから第一書き込みへの切り替えモードを示す場合には読み出しデータ信号を書き込み回路１１２へ書き込みデータ信号として出力する。
書き込み回路１１２は、メモリセルアレイ１１８の各ビット線に接続されている。書き込み回路１１２は、制御回路１０２から内部制御信号を受け取り、所定のタイミングでメモリセルへ書き込みを行う。すなわち、該内部制御信号が第一書き込みモードを示す場合には、入力データラッチ１０４から受け取った書き込みデータ信号および該内部制御信号に含まれるアドレス情報に基づいて、対応するビット線が選択され、書き込み用パルス切換回路１１０から入力される第一書き込み用パルスが印加されて、データがメモリセルアレイ１１８の所定のアドレスに書き込まれる。同時に、データの書き込みを行ったアドレスのセクタに対応する一時書き込みフラグ領域１１６のメモリセルに“０”が書き込まれる。
また、該内部制御信号が第二書き込みモードを示す場合には、出力データラッチ１２２から受け取った書き込みデータ信号に基づいて判定し、データ“０”（低抵抗、第一の抵抗値）である場合、該内部制御信号に含まれるアドレス情報に基づいて、対応するビット線が選択され、書き込み用パルス切換回路１１０から入力される第二書き込み用パルスが印加されて、データがメモリセルアレイ１１８に第二書き込み動作される。該セクタに含まれるメモリセルについて第二書き込みが完了すれば、該セクタに対応する一時書き込みフラグ領域１１６に“１”が書き込まれる。
また、該内部制御信号が第二書き込みから第一書き込みへの切り替えモードを示す場合には、出力データラッチ１２２から受け取った書き込みデータ信号に基づいて判定し、データ“１”（高抵抗、第三の抵抗値）である場合、該内部制御信号に含まれるアドレス情報に基づいて、対応するビット線が選択され、書き込み用パルス切換回路１１０から入力される第二書き込みから第一書き込みへ切り替え用パルスが印加されて、データがメモリセルアレイ１１８に第二書き込みから第一書き込みへ切り替えされる。該セクタに含まれるメモリセルについて第二書き込みが完了すれば、該セクタに対応する一時書き込みフラグ領域１１６に“０”が書き込まれる。書込み回路１１２は、複数のメモリセルに同時に電圧パルスを印加できるように構成されている。
図２は、本発明の第１実施形態の不揮発性データ記録メディアシステムおよび不揮発性データ記録メディアの概略構成を示すブロック図である。以下、図２を参照しながら、本実施形態の不揮発性データ記録メディア１７０および不揮発性データ記録メディアシステム１６０の構成および動作の概略について説明する。
図２に示す通り、不揮発性データ記録メディア１７０は、不揮発性記憶装置１００と、制御装置１８０とを備えている。また、不揮発性データ記録メディアシステム１６０は、不揮発性データ記録メディア１７０と、システム１９０（例えば、モバイルコンピュータ、携帯電話など）とを備え、システム１９０はその内部に揮発型記憶装置１９２（例えば、ＤＲＡＭなど）を備えている。制御装置１８０は、システム１９０から入力データ信号およびアドレス信号を受け取り、所定のタイミングで、チップセレクトＣＳと、外部制御信号ＣＴＬと、アドレスＡＤと、ライトパルスＷＰと、入力データ信号とを不揮発性記憶装置１００に出力する。また、制御装置１８０は、不揮発性記憶装置１００から出力データ信号を受け取り、システム１９０へと出力データ信号を出力する。一時書き込みフラグ領域１１６の値は、メモリセルアレイ１１８の中に第一書き込みされたデータが存在することを制御装置１８０が検知できるように、センスアンプ１２０、出力データラッチ１２２を介して制御装置１８０へと出力される。システム１９０は、揮発型記憶装置１９２を一時的な記憶手段として用いる。すなわち、不揮発性記憶装置１００への書き込みデータや不揮発性記憶装置１００から読み出したデータを揮発型記憶装置１９２に一時的に記憶し、揮発型記憶装置１９２から読み出したデータを不揮発性記憶装置１００に第一書き込むモードで高速に書き込む。その後、抵抗変化型データ記憶メディア１７０が非選択時に、制御装置１８０が第一書き込みデータを一時書き込みフラグ領域からの信号に応じて、長期保存のために第二書き込みを行う。
図３は、本発明の第１実施形態におけるメモリセルアレイの概略構成を示す等価回路図である。本実施形態において、メモリセルアレイ１１８は、１Ｔ１Ｒ型（１トランジスタ１抵抗変化型素子型）であり、所定の間隔で互いに平行に形成されたビット線１３０と、ビット線１３０に平行に所定の間隔で形成されたソース線１３２と、ビット線１３０およびソース線１３２に直交するように所定の間隔で互いに平行に形成されたワード線１３４とを備えている。ビット線１３０とソース線１３２は交互に１本ずつ並ぶように形成され、対になったビット線１３０とソース線１３２との間は、ビット線１３０とワード線１３４の交点毎に、直列に接続された１個の選択トランジスタ１３６と１個の抵抗変化型素子１３８とからなるメモリセル１３９で電気的に接続されている。ビット線１３０は選択トランジスタ１３６のドレイン電極に、選択トランジスタ１３６のソース電極は抵抗変化型素子１３８の一端に、抵抗変化型素子１３８の他端はソース線１３２に、選択トランジスタ１３６のゲート電極は、ワード線１３４に、それぞれ電気的に接続されている。ロウデコーダ１１４はそれぞれのワード線１３４と接続されており、制御回路１０２から受け取る内部制御信号に基づいて、アクセスすべきワード線１３４を選択して電圧を印加し（活性化し）、選択トランジスタ１３６を導通状態とする。データの書き込みおよび読み出しの際には、ビット線１３０、ソース線１３２、ワード線１３４の組合せにより、対象となる抵抗変化型素子１３８が特定され、ビット線１３０とソース線１３２との間に電圧が印加され、あるいは両者の間を流れる電流が検出される。メモリセル１３９には、抵抗変化型素子１３８の抵抗値と対応づけられてデータが記憶され、低抵抗（ＬＲ：約２ｋΩ〜５ｋΩ）状態は２値データの“０”の値に、高抵抗（ＨＲ：約１M〜６０MΩ）状態は２値データの“１”の値に割り付けられる。
図４は、本発明の第１実施形態におけるメモリセルに対するデータの書き込みおよび読み出しを行う回路の概略構成を示す図である。図１には示さなかったが、図４に示すように、書き込み回路１１２は電圧印加回路１４０および電圧印加回路１４２を備えており、センスアンプ１２０は比較器１４６および基準抵抗１４８を備えており、メモリセルアレイ１１８のソース線１３２と書き込み回路１１２の電圧印加回路１４２との間には、ＮＭＯＳトランジスタ１４４が配設されている。本実施形態では、書込み回路１１２は、同時に電圧パルスが印加されるメモリセルの個数（１つのアドレスに対応するメモリセルの個数：例えば１６個）と同数の電圧印加回路１４０および電圧印加回路１４２を備える。本実施形態において、ＮＭＯＳトランジスタ１４４はメモリセルアレイ１１８の周縁部に設けられる。ＮＭＯＳトランジスタ１４４は、複数本のソース線１３２につき１個設けられていてもよいし、１本のソース線１３２につき１個設けられていてもよい。
第一書き込み用パルス生成回路１０６と、第二書き込み用パルス生成回路１０８と、第二書き込みから第一書き込みへ切り替え用パルス生成回路１０７は、書き込み用パルス切換回路１１０により選択的に書き込み回路１１２に接続される。書き込み用パルス切換回路１１０から出力されるパルスは、電圧印加回路１４０および電圧印加回路１４２に入力される。
書き込み回路１１２が受け取った内部制御信号が第一書き込みモードであるときは、電圧印加回路１４０は、入力されるパルスがＨとなっている間、書き込むべきデータに応じて、選択されたビット線１３０に高電圧（＋２Ｖ）と０Ｖとを切り換えて出力し、電圧印加回路１４２は、入力されるパルスがＨとなっている間、書き込むべきデータに応じて、選択されたビット線１３０に対応するソース線１３２に０Ｖと高電圧（＋２Ｖ）とを切り換えて出力する。
書き込み回路１１２が受け取った内部制御信号が第二書き込みモードであるときは、電圧印加回路１４０は、入力されるパルスがＨとなっている間、選択されたビット線１３０に０Ｖを出力し、電圧印加回路１４２は、入力されるパルスがＨとなっている間、書き込むべきデータに応じて、選択されたビット線１３０に対応するソース線１３２に高電圧（＋２V）と高電圧（＋５Ｖ）とを切り換えて出力する。
書き込み回路１１２が受け取った内部制御信号が第二書き込みから第一書き込みへ切り替えモードであるときは、電圧印加回路１４０は、入力されるパルスがＨとなっている間、選択されたビット線１３０に高電圧（＋５Ｖ）Ｖを出力し、電圧印加回路１４２は、入力されるパルスがＨとなっている間、選択されたビット線１３０に対応するソース線１３２に０Vを出力する。
一方、書き込み回路１１２が受け取った内部制御信号が読み出しモードである場合には、電圧印加回路１４０はその出力端を高インピーダンス状態（非導通状態）とし、電圧印加回路１４２はソース線１３２に０Ｖを出力する。
電圧印加回路１４０の出力端は、メモリセルアレイ１１８のビット線１３０の一端に接続されている。ビット線１３０の他端には、センスアンプ１２０が有する比較器１４６の入力端子が接続されている。比較器１４６の他方の入力端子には基準抵抗１４８が接続されている。一方、電圧印加回路１４２の出力端は、ＮＭＯＳトランジスタ１４４を介してソース線１３２の一端に接続されている。そして、ビット線１３０とワード線１３４との各交点において、ビット線１３０とソース線１３２との間に選択トランジスタ１３６と抵抗変化型素子１３８とが直列に接続されている。選択トランジスタ１３６のゲートはワード線１３４に接続されている。また、ＮＭＯＳトランジスタ１４４のゲートはロウデコーダ１１４（図１参照）に接続されている。
［電圧パルスと抵抗変化材料の抵抗変化］
抵抗変化型素子１３８は、Ｐｔなどの電極材料の間に抵抗変化層を介在させることで構成される。抵抗変化型素子１３８の抵抗変化材料（抵抗変化層の材料）にはさまざまなものが用いられ得るが、酸化鉄混合物（Ｆｅ２Ｏ３／Ｆｅ３Ｏ４やＺｎＦｅ２Ｏ４／Ｆｅ３Ｏ４）等の遷移金属酸化物が特に好適に用いられる。
すなわち、好ましくは抵抗変化型素子１３８の抵抗変化層は鉄酸化物を含み、より好ましくは抵抗変化層は酸化鉄混合物（Ｆｅ２Ｏ３／Ｆｅ３Ｏ４やＺｎＦｅ２Ｏ４／Ｆｅ３Ｏ４）を含む。抵抗変化層が鉄酸化物からなっていてもよい。抵抗変化層が酸化鉄混合物（Ｆｅ２Ｏ３／Ｆｅ３Ｏ４やＺｎＦｅ２Ｏ４／Ｆｅ３Ｏ４）からなっていてもよい。
抵抗変化型素子１３８は、下部電極と上部電極とを備える。下部電極と上部電極との電極材料はさまざまな材料が用いられ得る。下部電極と上部電極との電極材料が異なっていてもよい。好ましくは、抵抗変化型素子１３８の下部電極と上部電極とは白金（Ｐｔ）からなる。
具体的には、抵抗変化型素子１３８の構成は、バイポーラ動作とユニポーラ動作の両方を実現可能な素子である必要がある。かかる素子であれば、本明細書の記載を参考に、印加する電気的パルスを適宜調整することで、バイポーラ状態とユニポーラ状態との間を変化させることが可能となりうる。
図５は図３に示す抵抗変化型素子１３８に電気的パルスを印加したときの抵抗値の変化を示したものである。
第一の書き込みモードには、例えば、既存の値が“０”であり、第一の低抵抗状態にあるときに、負パルス（例えば、電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加することにより、第一の低抵抗状態から第一の高抵抗状態に抵抗値が変化し、新しい値である“１”が書き込まれる。また、既存の値が“１”であり、第一の高抵抗状態にあるときに、正パルス（例えば、電圧：＋２Ｖ、パルス幅：１２０ｎｓ）を印加することにより、第一の高抵抗状態から第一の低抵抗状態に抵抗値が変化し、新しい値である“０”が書き込まれる。図６（ａ）は、第一書込み動作のみ実施後の85℃保持特性（リテンション）を示す。保持時間は１００時間程度となっていることがわかる。
なお、図６（ａ）のデータは、上部電極および下部電極の材料に白金（Ｐｔ）を用い、抵抗変化材料にＦｅ２Ｏ３／Ｆｅ３Ｏ４を用いた抵抗変化型素子（電極面積：０．２５μｍ２、抵抗変化層の厚み：１００ｎｍ、抵抗変化層の形成方法：スパッタ）についてのものである。
また、正電圧は抵抗変化型素子１３８の下部電極を基準として上部電極が正電位となるような電圧を指し、負電圧は抵抗変化型素子１３８の下部電極を基準として上部電極が負電位となるような電圧を指す。
第一の低抵抗状態がバイポーラ低抵抗状態（第一抵抗値）であり、第一の高抵抗状態がバイポーラ高抵抗状態（第二抵抗値および第三抵抗値）である。負パルスがバイポーラ高抵抗化パルス（第一の電気的パルス）であり、正パルスがバイポーラ低抵抗化パルス（第二の電気的パルス）である。
例えば図５の左側のグラフに示すように、上部電極および下部電極の材料に白金（Ｐｔ）を用い、抵抗変化材料にＦｅ２Ｏ３／Ｆｅ３Ｏ４を用いた抵抗変化型素子（電極面積：０．２５μｍ２、抵抗変化層の厚み：１００ｎｍ、抵抗変化層の形成方法：スパッタ）では、バイポーラ低抵抗状態（約２ｋΩ）にある場合に負パルス（電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加するとバイポーラ高抵抗状態（約２０ｋΩ）となり、バイポーラ高抵抗状態にある場合に正パルス（電圧：＋２Ｖ、パルス幅：１２０ｎｓ）を印加するとバイポーラ低抵抗状態（約２ｋΩ）となった。
一方、第二の書き込みモードには、既存の値が“１”であり、第一の高抵抗状態にあるときに、長負パルス（例えば、電圧：−５Ｖ、パルス幅：１ｍｓ）を印加することにより、第一の高抵抗状態から第二の低抵抗状態に抵抗値が変化し、また、負パルス（例えば、電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加することにより、第二の低抵抗状態から第二の高抵抗状態に抵抗値が変化し、長時間保持する（例えば10年）ための“１”が書き込まれる。図６（ｂ）は、第一書込み動作後に第二書き込み動作を実施後の８５℃保持特性（リテンション）を示す。第二書き込み動作により保持時間は１０００時間以上となっている。
なお、図６（ｂ）の抵抗変化型素子は、図６（ａ）の抵抗変化型素子と同一のものである。
第二の低抵抗状態がユニポーラ低抵抗状態（第四抵抗値）であり、第二の高抵抗状態がユニポーラ高抵抗状態（第五抵抗値）である。長負パルスがユニポーラ切り替え用長パルス（第三の電気的パルス）であり、負パルスがユニポーラ切り替え用短パルス（第四の電気的パルス）である。なお本実施形態では、ユニポーラ切り替え用長パルスはユニポーラ低抵抗化パルスであり、ユニポーラ切り替え用短パルスはユニポーラ高抵抗化パルスである。
例えば図５の中央のグラフに示すように、上部電極および下部電極の材料に白金（Ｐｔ）を用い、抵抗変化材料にＦｅ２Ｏ３／Ｆｅ３Ｏ４を用いた抵抗変化型素子（電極面積：０．２５μｍ２、抵抗変化層の厚み：１００ｎｍ、抵抗変化層の形成方法：スパッタ）では、バイポーラ高抵抗状態にある場合に、長負パルス（電圧：−５Ｖ、パルス幅：１ｍｓ）を印加するとユニポーラ低抵抗状態（約２００Ω）となり、さらに負パルス（電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加するとユニポーラ高抵抗状態（約２００ｋΩ）となる。また、ユニポーラ高抵抗状態にある場合に長負パルス（電圧：−５Ｖ、パルス幅：１ｍｓ）を印加するとユニポーラ低抵抗状態（約２００Ω）となり、ユニポーラ低抵抗状態にある場合に負パルス（電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加するとユニポーラ高抵抗状態（約２００ｋΩ）となった。
第二書き込みから第一書き込みへ切り替えモードには、既存の値が長時間保持するための“１”であり、第二の高抵抗状態にあるときに、長正パルス（例えば、電圧：＋５Ｖ、パルス幅：１ｍｓ）を印加することにより、第二の高抵抗状態から第二の低抵抗状態に抵抗値が変化し、また、負パルス（例えば、電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加することにより、第二の低抵抗状態から第一の高抵抗状態に抵抗値が変化し、第一書込みモードによる高速動作の“１”が書き込まれる。
長正パルスが書き込み切り替えパルスであり、負パルスがバイポーラ高抵抗化パルスである。ユニポーラ高抵抗状態にある素子に対して書き込み切り替えパルスを印加することで、素子はバイポーラ低抵抗状態（第一の低抵抗状態）へと変化する。
例えば図５の右側のグラフに示すように、上部電極および下部電極の材料に白金（Ｐｔ）を用い、抵抗変化材料にＦｅ２Ｏ３／Ｆｅ３Ｏ４を用いた抵抗変化型素子（電極面積：０．２５μｍ２、抵抗変化層の厚み：１００ｎｍ、抵抗変化層の形成方法：スパッタ）では、ユニポーラ高抵抗状態（約２００ｋΩ）にある場合に、長正パルス（電圧：＋５Ｖ、パルス幅：１ｍｓ）を印加するとバイポーラ低抵抗状態（約６００Ω）となり、さらに負パルス（電圧：−２Ｖ、パルス幅：１２０ｎｓ）を印加するとバイポーラ高抵抗状態（約１０ｋΩ）となった。
図１４は、抵抗変化型素子をバイポーラ状態からユニポーラ状態へ切り替え、その後再びバイポーラ状態へと切り替える場合の、パルスの電圧およびパルス幅と抵抗変化型素子の抵抗値との関係を示す図である。
図１４に示すように、バイポーラ低抵抗状態にある抵抗変化型素子に負パルスを印加すると、抵抗変化型素子はバイポーラ高抵抗状態へと変化する（例えば１個目のパルス）。バイポーラ高抵抗状態にある抵抗変化型素子に正パルスを印加すると、抵抗変化型素子はバイポーラ低抵抗状態へと変化する（例えば２個目のパルス）。これが「第一書き込み」である。
バイポーラ高抵抗状態にある抵抗変化型素子に長負パルスを印加すると、抵抗変化型素子はバイポーラ高抵抗状態からユニポーラ低抵抗状態へと変化する（８個目のパルス）。さらにこの抵抗変化型素子に負パルスを印加すると、ユニポーラ高抵抗状態へと変化する（９個目のパルス）。８個目のパルスと９個目のパルスとによる書き込みが、「第二書き込み」である。
ユニポーラ高抵抗状態にある抵抗変化型素子に長負パルスを印加すると、抵抗変化型素子はユニポーラ低抵抗状態へと変化する（例えば１０個目のパルス）。ユニポーラ低抵抗状態にある抵抗変化型素子に負パルスを印加すると、抵抗変化型素子はユニポーラ高抵抗状態へと変化する（例えば１１個目のパルス）。これが「ユニポーラ書き込み」である。
ユニポーラ高抵抗状態にある抵抗変化型素子に長正パルスを印加すると、抵抗変化型素子はバイポーラ低抵抗状態へと変化する（１８個目のパルス）。さらにこの抵抗変化型素子に負パルスを印加すると、バイポーラ高抵抗状態へと変化する（１９個目のパルス）。１８個目のパルスと１９個目のパルスとによる書き込みが、「第二書き込みから第一書き込みへの切替」である。
「第二書き込みから第一書き込みへの切替」が完了すると、抵抗変化型素子は、「第一書き込み」によってバイポーラ高抵抗状態とバイポーラ低抵抗状態とを交互に変化するようになる（２０番目以降のパルス）。
なお、「第二書き込みから第一書き込みへの切替」において、ユニポーラ高抵抗状態（“１”）にあった抵抗変化型素子に直接“０”を書き込む場合には、バイポーラ高抵抗状態へと変化させなくてもよい。
本実施形態ではユニポーラ状態は、高抵抗状態を長期間にわたって保存するために用いられる。よって本実施形態では、「第二書き込み」は行われるが、「ユニポーラ書き込み」は行われない。
［動作］
以下、図１乃至図４を参照しつつ、不揮発性記憶装置１００によるデータの読み出しおよび書き込みの動作について詳細に説明する。
まず、データの読み出し動作について説明する。データ読み出し時には、制御装置１８０から入力されるチップセレクトＣＳおよびアドレスＡＤに従って、ロウデコーダ１１４により特定のワード線１３４が活性化され、該ワード線に接続された選択トランジスタ１３６が導通状態とされる。対応するＮＭＯＳトランジスタ１４４もロウデコーダ１１４により導通状態とされる。次に、電圧印加回路１４０が高インピーダンス状態（非導通状態）に設定され、電圧印加回路１４２が０Ｖに設定される。かかる制御により、比較器１４６から、選択トランジスタ１３６と、抵抗変化型素子１３８と、ＮＭＯＳトランジスタ１４４とを通って、電圧印加回路１４２に達する電流経路が形成される。比較器１４６は電圧印加回路を備えており、該電流経路と、基準抵抗１４８の両方に等電圧を印加する。比較器１４６が両者に流れる電流を比較することで、メモリセルのデータ（抵抗変化型素子１３８の抵抗値）が読み出される。
以下、より具体的に説明する。一例として、基準抵抗１４８の値が２００ｋΩに設定されているとする。選択されたメモリセル１３９の抵抗変化型素子１３８の状態が低抵抗状態（“０”の値に相当）であれば、該経路の抵抗値（＝２ｋΩ）＜基準抵抗の抵抗値（＝２００ｋΩ）となるから、該経路を流れる電流の方が基準抵抗１４８を流れる電流よりも大きくなり、比較器１４６はハイレベルを出力する。逆に、選択されたメモリセルの状態が高抵抗状態（“１”の値に相当）であれば、該経路の抵抗値（＝１ＭΩ 第一高抵抗値、 60MΩ 第二高抵抗値）＞基準抵抗の抵抗値（＝２００ｋΩ）となるから、該経路を流れる電流の方が基準抵抗１４８を流れる電流よりも小さくなり、比較器１４６はローレベルを出力する。かかる動作により、選択されたメモリセルの状態が、比較器１４６の出力レベル（読み出しデータ信号）として読み出され、出力データラッチ１２２を介して、出力データ信号としてデータ出力端子ＤＯＵＴに取出され、制御装置１８０を経由してシステム１９０へと送られる。
次に、不揮発性記憶装置１００の特徴となる、データの書き込み動作について説明する。不揮発性記憶装置１００の書き込み動作は、モードにより書き込み動作が分けられる。図７は、本発明の第１実施形態における第一書き込み動作の概略を示すフローチャートである。図８は、本発明の第１実施形態における第二書き込み動作の概略を示すフローチャートである。図9は、本発明の第１実施形態における第二書き込みから第一書き込みへの切り替え動作の概略を示すフローチャートである。
データ書き込み時には、内部制御信号に従って、書き込み回路１１２およびロウデコーダ１１４により所定のメモリセル１３９が選択され、書き込みが行われる。すなわち、該メモリセル１３９の両端（ビット線１３０およびソース線１３２）が、電圧印加回路１４０および電圧印加回路１４２にそれぞれ電気的に接続され、抵抗変化型素子１３８に所望の電圧パルスが印加されることで、抵抗値の切り替えが行われる。
まず、図７を参照しつつ、第一書き込み動作について説明する。システム１９０から入力データ信号およびアドレス信号が制御装置１８０に届くと、制御装置１８０から不揮発性記憶装置１００へ指令が送られる。入力データラッチ１０４にデータ入力端子ＤＩＮに入力されたデータが記憶（ラッチ）され、制御回路１０２が出力する内部制御信号が第一書き込みモードに設定され、動作が開始される（スタート）。
最初に、制御装置１８０により制御回路１０２が制御され、各セクタに対応した一時書き込みフラグ領域１１６のデータが読み出され、値が“０”であるフラグが存在するか否かの判定が行われる（ステップＳ１０２）。なお、一時書き込みフラグ領域１１６のデータ読み出し動作については、メモリセルアレイ１１８の読み出し動作と同様であるので説明を省略する。ステップＳ１０２でＮＯと判定された場合には、全てのメモリセルが第二書き込みモードであるので、第二書き込みから第一書き込みへ切り替え動作が行われる（ステップS３０１〜）。ステップＳ１０２でＹＥＳと判定された場合には、第一書き込み動作可能の状態である。
次に、アドレスＡＤが示すアドレスに対応するワード線１３４に活性化電圧（例えば＋５Ｖ）が印加され、他のワード線１３４に不活性化電圧（例えば０Ｖ）が印加される。かかる動作により、データを書き込むべきアドレスの選択トランジスタ１３６が導通状態となる（ステップＳ１０３）。また、このとき対応するＮＭＯＳトランジスタ１４４も導通状態にされる。
書き込むべきデータは、“１”および“０”の２値をとる２進数（ビット）で構成されており、一つのアドレスに複数（例えば１６個）のビットが割り当てられている。そこでまず、書き込みデータ中に“１”があるか否かの判定が行われ（ステップＳ１０４）、ＹＥＳと判定されれば、“１”を書き込むべきメモリセル１３９に対して、書き込み回路１１２が第一の正パルス印加用にセットされる（ステップＳ１０５）。すなわち、該メモリセルについては、電圧印加回路１４０側に＋２Ｖが、電圧印加回路１４２側に０Ｖが印加されるように書き込み回路１１２の設定が行われる。
第一の正パルスがバイポーラ低抵抗化パルス（第二の電気的パルス）である。第一の正パルスを印加することで、素子はバイポーラ高抵抗状態からバイポーラ低抵抗状態へと変化する。
次に、書き込みデータ中に“０”があるか否かの判定が行われ（ステップＳ１０６）、ＹＥＳと判定されれば、“０”を書き込むべきメモリセル１３９に対して、書き込み回路１１２が第一の負パルス印加用にセットされる（ステップＳ１０７）。すなわち、該メモリセルについては、電圧印加回路１４０側に０Ｖが、電圧印加回路１４２側に＋２Ｖが印加されるように書き込み回路１１２の設定が行われる。なお、ステップＳ１０２においてＮＯと判定された場合には、全てのセルに“０”を書き込むことになるため、ステップＳ１０５に進んで、該アドレスの全てのセルに対して、書き込み回路１１２が負パルス印加用にセットされる。
第一の負パルスがバイポーラ高抵抗化パルス（第一の電気的パルス）である。第一の負パルスを印加することで、素子はバイポーラ低抵抗状態からバイポーラ高抵抗状態へと変化する。
次に、データを書き込むべきアドレスに対応するメモリセル１３９に、第一書き込み用パルス生成回路１０６の出力する電圧パルスが印加される（ステップＳ１０８）。なお、ステップＳ１０６においてＮＯと判定された場合にも、ステップＳ１０８が実行される。
ステップＳ１０８では、“１”を書き込むべきセルに対しては、電圧印加回路１４０からビット線１３０と選択トランジスタ１３６とを経由して抵抗変化型素子１３８の一端に＋２Ｖ、電圧印加回路１４２からＮＭＯＳトランジスタ１４４とソース線１３２とを経由して抵抗変化型素子１３８の他端に０Ｖの電圧が所定の時間（例えば１２０ｎｓ）だけ印加される。かかる電圧印加により、抵抗変化型素子１３８の抵抗状態は、低抵抗状態（例えば、約２ｋΩ）から目標とする高抵抗状態よりも抵抗値が低い高抵抗状態（例えば、約２MΩ）へと遷移する。
また、“０”を書き込むべきセルに対しては、電圧印加回路１４０からビット線１３０と選択トランジスタ１３６とを経由して抵抗変化型素子１３８の一端に０Ｖ、電圧印加回路１４２からＮＭＯＳトランジスタ１４４とソース線１３２とを経由して抵抗変化型素子１３８の他端に＋２Ｖの電圧が所定の時間（例えば１２０ｎｓ）だけ印加される。すなわち、正パルス書き込みと逆極性のパルスが印加される。かかる電圧印加により、抵抗変化型素子１３８の抵抗状態は、高低抵抗状態（例えば、約１ＭΩ）から目標とする低抵抗状態よりも抵抗値が高い低抵抗状態（例えば、約２ｋΩ）へと遷移する。
ステップＳ１０８が終了すると、第一書き込みを行ったアドレスを含むセクタに対応する一時書き込みフラグ領域１１６のフラグ用抵抗変化型素子に“０”が書き込まれる（ステップＳ１０９）。なお、一時書き込みフラグ領域１１６への書き込み動作はメモリセルアレイ１１８のメモリセル１３９に対する書き込み動作と同様であるので、説明を省略する。
一時書き込みフラグへの書き込みが完了すると、該アドレスへの書き込みは終了する（エンド）。１回の第一書き込みには約１２０ｎｓの時間が必要である。不揮発性記憶装置１００は、ステップＳ１０１からＳ１０９までの一時書き込み動作を繰り返すことで、各アドレスに対する一連のデータの第一書き込みが行われる。
次に、図８を参照しつつ、第二書き込み動作について説明する。各アドレスへの書き込みが終了し、システム１９０から届く、不揮発性データ記録メディア１７０に対する書き込みおよび読み出しの命令が止まると、制御装置１８０の制御に従って、制御回路１０２が第二書き込みモードを選択し、第二書き込み動作が開始される（スタート）。
最初に、制御装置１８０により制御回路１０２が制御され、各セクタに対応した一時書き込みフラグ領域１１６のデータが読み出され、値が“０”であるフラグが存在するか否かの判定が行われる（ステップＳ２０２）。なお、一時書き込みフラグ領域１１６のデータ読み出し動作については、メモリセルアレイ１１８の読み出し動作と同様であるので説明を省略する。ステップＳ１０２でＮＯと判定された場合には、全てのメモリセルの第二書き込み動作が完了したので、第二書き込み動作を行う必要がないである（エンド）。一方、ステップＳ２０２でＹＥＳと判定された場合には、制御装置１８０の制御に従って、一連の第二書き込み動作が行われる（ステップＳ２０３〜）。
まず、“０”であるフラグに対応するセクタ（以下、第二書き込み対象セクタ）に記録されている全てのデータ（“１”または“０”）が読み出され、出力データラッチ１２２（書き込みデータ記憶装置）に記憶される（ステップＳ２０３）。
次に、第二書き込み対象セクタのセクタ書き込み番地を示す変数Ｎに０が代入され（ステップＳ２０４）、記憶されたデータのうち単位書き込みビット数分のデータ（例えば１６ビット）が取出され、出力データラッチ１２２から書き込み回路１１２へと転送される（ステップＳ２０５）。
データが書き込み回路１１２へ送られると、該セクタのＮ番目のセクタ書き込み番地に対応するワード線１３４に活性化電圧（例えば＋５Ｖ）が印加され、他のワード線１３４に不活性化電圧（例えば０Ｖ）が印加される。かかる動作により、データを第二書き込みをすべきセルの選択トランジスタ１３６が導通状態となる（ステップＳ２０６）。また、このとき対応するＮＭＯＳトランジスタ１４４も導通状態にされる。
次に、書き込み回路１１２へ転送された書き込みデータ（セクタ書き込み番地Ｎのセルに記憶されたデータ）中に“１”があるか否かの判定が行われ（ステップＳ２０７）、ＹＥＳと判定されれば、“１”を第二書き込みするべきセル（メモリセルアレイ２１８のセル）に対して、書き込み回路１１２が第二の負パルス印加用にセットされる（ステップＳ２０８）。すなわち、該セルについては、電圧印加回路１４０側に−５Ｖが、電圧印加回路１４２側に０Ｖが印加されるように書き込み回路１１２の設定が行われ、電圧を印加する（ステップ２０９）。次に、該セルに対して、書き込み回路１１２が第一の負パルス印加用にセットされる（ステップＳ２１０）。すなわち、該セルについては、電圧印加回路１４０側に−２Ｖが、電圧印加回路１４２側に０Ｖが印加されるように書き込み回路１１２の設定が行われ、電圧を印加する（ステップ２１１）。
第二の負パルスがユニポーラ切り替え用長パルス（第三の電気的パルス）である。第一の負パルスがユニポーラ切り替え用短パルス（第四の電気的パルス）である。これら２個のパルスを順次に印加することで、素子はバイポーラ高抵抗状態からユニポーラ高抵抗状態へと変化する。
ステップＳ２０７でNOと判定されれば、ステップＳ２０５に戻る。
ステップＳ２１０が終了すると、Ｎに１が加えられ（ステップＳ２１２）、ＮがＮｍａｘを超えているか否かの判定が行われ（ステップＳ２１３）、超えていなければステップ２０４に戻る。かかる動作により、セクタ書き込み番地Ｎ＝１、２、・・・、Ｎｍａｘまで順次、第二書き込みが行われる。ＮがＮｍａｘを超えれば、該セクタについては第二書き込みが完了したことになるため、該セクタに対応する一時書き込みフラグ領域に１が書き込まれることによりリセットされ（ステップＳ２１４）、ステップＳ２０１に戻る。なお、一時書き込みフラグ領域１１６への書き込み動作は、メモリセルアレイ２１８のセルに対する書き込み動作と同様であるため説明を省略する。
かかる動作により、不揮発性記憶装置１００は、ステップＳ２０１からステップＳ２１３までの動作を繰り返すことによって、全てのセクタにつきフラグが１となるまで、順次第二書き込みを行う。
次に、図９を参照しつつ、第二書き込みから第一書込みへ切り替え動作について説明する。各アドレスへの書き込みが終了し、システム１９０から届く、不揮発性データ記録メディア１７０に対する書き込みおよび読み出しの命令が止まると、制御装置１８０の制御に従って、制御回路１０２が第二書き込みから第一書込みへ切り替えモードを選択し、切り替え動作が開始される（スタート）。
最初に、制御装置１８０により制御回路１０２が制御され、各セクタに対応した一時書き込みフラグ領域１１６のデータが読み出され、値が“１”であるフラグが存在するか否かの判定が行われる（ステップＳ３０２）。なお、一時書き込みフラグ領域１１６のデータ読み出し動作については、メモリセルアレイ１１８の読み出し動作と同様であるので説明を省略する。ステップＳ３０２でＮＯと判定された場合には、全てのメモリセルの第一書き込み動作モードであるので、切り替え動作を行う必要がないである（エンド）。一方、ステップＳ３０２でＹＥＳと判定された場合には、制御装置１８０の制御に従って、一連の切り替え書き込み動作が行われる（ステップＳ３０３〜）。
まず、“１”であるフラグに対応するセクタ（以下、切り替え対象セクタ）に記録されている全てのデータ（“１”または“０”）が読み出され、出力データラッチ１２２（書き込みデータ記憶装置）に記憶される（ステップＳ３０３）。
次に、切り替え書き込み対象セクタのセクタ書き込み番地を示す変数Ｎに０が代入され（ステップＳ３０４）、記憶されたデータのうち単位書き込みビット数分のデータ（例えば１６ビット）が取出され、出力データラッチ１２２から書き込み回路１１２へと転送される（ステップＳ３０５）。
データが書き込み回路１１２へ送られると、該セクタのＮ番目のセクタ書き込み番地に対応するワード線１３４に活性化電圧（例えば＋５Ｖ）が印加され、他のワード線１３４に不活性化電圧（例えば０Ｖ）が印加される。かかる動作により、データを第二書き込みをすべきセルの選択トランジスタ１３６が導通状態となる（ステップＳ３０６）。また、このとき対応するＮＭＯＳトランジスタ１４４も導通状態にされる。
次に、書き込み回路１１２へ転送された書き込みデータ（セクタ書き込み番地Ｎのセルに記憶されたデータ）中に“１”があるか否かの判定が行われ（ステップＳ３０７）、ＹＥＳと判定されれば、“１”を切り替えするべきセル（メモリセルアレイ２１８のセル）に対して、書き込み回路１１２が第二の正パルス印加用にセットされる（ステップＳ３０８）。すなわち、該セルについては、電圧印加回路１４０側に＋５Ｖが、電圧印加回路１４２側に０Ｖが印加されるように書き込み回路１１２の設定が行われ、電圧を印加する（ステップ３０９）。次に、該セルに対して、書き込み回路１１２が第一の負パルス印加用にセットされる（ステップＳ３１０）。すなわち、該セルについては、電圧印加回路１４０側に−２Ｖが、電圧印加回路１４２側に０Ｖが印加されるように書き込み回路１１２の設定が行われ、電圧を印加する（ステップ３１１）。
第二の正パルスが書き込み切り替えパルスである。第一の負パルスがバイポーラ高抵抗化パルス（第一の電気的パルス）である。これら２個のパルスを順次に印加することで、素子はユニポーラ高抵抗状態からバイポーラ高抵抗状態へと変化する。
ステップＳ３０７でNOと判定されれば、ステップＳ３０１に戻る。
ステップＳ３１０が終了すると、Ｎに１が加えられ（ステップＳ３１２）、ＮがＮｍａｘを超えているか否かの判定が行われ（ステップＳ３１３）、超えていなければステップ３０４に戻る。かかる動作により、セクタ書き込み番地Ｎ＝１、２、・・・、Ｎｍａｘまで順次、切り替え動作が行われる。ＮがＮｍａｘを超えれば、該セクタについては切り替え動作が完了したことになるため、該セクタに対応する一時書き込みフラグ領域に０が書き込まれることによりリセットされ（ステップＳ３１４）、ステップＳ３０１に戻る。なお、一時書き込みフラグ領域１１６への書き込み動作は、メモリセルアレイ２１８のセルに対する書き込み動作と同様であるため説明を省略する。
かかる動作により、不揮発性記憶装置１００は、ステップＳ３０１からステップＳ３１３までの動作を繰り返すことによって、全てのセクタにつきフラグが１となるまで、順次切り替え動作を行う。
以上のような動作および構成により、本実施形態に係る不揮発性記憶装置１００は、入力されたチップセレクトＣＳ、外部制御信号ＣＴＬ、アドレスＡＤ、ライトパルスＷＰに応じて、所望のメモリセル１３９の読み出し動作および書き込み動作を行うことにより、短いパルス（１２０ｎｓ）で第一の書き込み動作により、高速な書込み動作が可能となりまた、第二の書き込み動作により着実に書き込むことでデータの保存性を向上させることができる。
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る不揮発性記憶装置の概略構成を示すブロック図である。以下、図１０を参照しながら、本実施形態の不揮発性記憶装置の構成および動作の概略について説明する。なお、第２の実施形態の不揮発性記憶装置は、第１の実施形態の不揮発性記憶装置の制御回路に第二書き込みシーケンス制御回路２２４を追加し、制御回路から制御装置へ第二書き込み実行中フラグＦＧを出力するようにしたものであり、その他の構成や動作については第１の実施形態と同様である。よって、共通する構成要素については同一の符号及び名称を付して説明を省略する。
第二書き込みシーケンス制御回路２２４は、第二書き込み動作の制御を行うための回路であり、第１実施形態では制御装置１８０が行っていた第二書き込み動作の制御を、不揮発性記憶装置の内部で実現するものである。
第二書き込み実行中フラグＦＧは、第二書き込み中であるか否かに基づいて、制御回路２０２外部の制御装置（図示せず：第１実施形態の制御装置１８０に相当）へと出力する２値信号である。第二書き込み実行中フラグＦＧが“１”である場合には、不揮発性記憶装置２００が第二書き込み中であって、外部からのデータ受付が不可能であることを示す。第二書き込み実行中フラグＦＧが“０”である場合には、不揮発性記憶装置２００が第二書き込み中ではなく、外部からのデータ受付（第一書き込み）が可能であることを示す。
本実施形態においても、図２に示したように、制御装置を備えた不揮発性データ記録メディアとして構成することができる。
本実施形態に係る不揮発性記憶装置２００は、第１の実施形態に係る不揮発性記憶装置１００と同様の効果が得られることに加え、外部の制御装置により第二書き込み動作を制御する必要がなくなるため、ユーザの利便性が向上する。また、第二書き込み実行中フラグＦＧとして、“１”が出力されている間は、外部の制御装置やシステムがデータの書き込み指令を行わないことにより、誤動作を防止することが可能となる。
（第３の実施形態）
図１１は、本発明の第３の実施形態の不揮発性記憶装置の概略構成を示すブロック図である。以下、図１１を参照しながら、本実施形態の不揮発性記憶装置の構成および動作の概略について説明する。なお、本第３の実施形態の不揮発性記憶装置は、第２の実施形態の不揮発性記憶装置の第二書き込みシーケンス制御回路をパワーシーケンス制御回路に置換したものであり、その他の構成については第２の実施形態と同様である。よって、共通する構成要素については同一の符号及び名称を付して説明を省略する。
パワーシーケンス制御回路３２４は、制御回路３０２に組み込まれた回路であり、不揮発性記憶装置３００の電源立ち下げ時に、パワーダウンシーケンスを動作させ、第二書き込み動作を行う回路である。また、不揮発性記憶装置３００の電源立ち上げ時に、パワーオンシーケンスを動作させ、第二書き込みから第一書き込みへ切り替え動作を行う回路である。
不揮発性記憶装置３００は、外部から供給される電力により駆動される。このため、不揮発性記憶装置３００の電源立ち下げは、自動的に行われるのではなく、外部からの制御信号に基づいて開始される。具体的には、以下のステップにより電源立ち下げが行われる。
まず、システム（図２のシステム１９０に相当）の電源立ち下げ時に、システムから制御装置（図２の制御装置１８０に相当）へと電源立ち下げの通知信号が送られる。制御装置は電源立ち下げの通知信号を受け取ると、不揮発性記憶装置３００に電源立ち下げ信号を送る。パワーシーケンス制御回路３２４は、電源立ち下げ信号を受け取るとパワーダウンシーケンスを実行し、その動作の中で第二書き込みが行われる。なお、パワーダウンシーケンスにおける第二書き込み動作は、第１の実施形態における第二書き込み動作と同様であるので、説明を省略する。
システム（図２のシステム１９０に相当）のスイッチがＯＮとなり、電源立ち上げが開始されると、システムから制御装置（図２の制御装置１８０に相当）および不揮発性記憶装置３００へと電力供給が開始される。パワーシーケンス制御回路３２４は、電力の供給開始を検知して、パワーオンシーケンスを実行し、第二書き込みから第一書き込みへ切り替え動作が行われる。なお、パワーオンシーケンスにおける第二書き込みから第一書き込みへ切り替え動作は、第１の実施形態における追加書き込み動作と同様であるので、説明を省略する。
以上のように、本実施形態では、電源立ち下げ時に一括して第二書き込みが行われる。よって、電源がＯＦＦとなった時点では、全てのデータが記録されたメモリセルについて第二書き込みが完了していることになり、電源ＯＦＦ中にもデータが確実に保存されることになる。一方、電源がONとなって時点では、全てのデータが記録されたメモリセルについて第一書き込みモードとなり、電源がＯＮである間（通常動作時）は第二書き込み動作、第二書き込みから第一書込みへの切り替え動作が行われず、データの書き込みは全て第一書き込みにより処理される。よって、見かけ上の書き込み速度が速くなる。すなわち、通常動作時には第二書き込み動作、第二書き込みから第一書込みへの切り替え動作が行われないため、第二書き込み動作、第二書き込みから第一書込みへの切り替え動作がシステム全体のパフォーマンスに実質的に影響しないという優れた効果を奏する。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶装置は、高速動作可能で、信頼性の高い不揮発性記憶装置を実現することができ、不揮発性記憶装置が搭載される種々の電子機器分野に有用である。
１００ 不揮発性記憶装置
１０２ 制御回路
１０４ 入力データラッチ
１０６ 第一書き込み用パルス生成回路
１０７ 第二書き込みから第一書き込みへ切り替え用パルス生成回路
１０８ 第二書き込み用パルス生成回路
１１０ 書き込み用パルス切り替え回路
１１１ 書き込み装置
１１２ 書き込み回路
１１４ ロウデコーダ
１１６ 一次書き込みフラグ領域
１１８ メモリセルアレイ
１２０ センスアンプ
１２２ 出力データラッチ
１３０ ビット線
１３２ ソース線
１３４ ワード線
１３６ 選択トランジスタ
１３８ 抵抗変化型素子
１３９ メモリセル
１４０ 電圧印加回路
１４２ 電圧印加回路
１４４ ＮＭＯＳトランジスタ
１４６ 比較器
１４８ 基準抵抗
１６０ 不揮発性データ記録メディアシステム
１７０ 不揮発性データ記録メディア
１８０ 制御装置
１９０ システム
１９２ 揮発型記憶装置
２００ 不揮発性記憶装置
２０２ 制御回路
２２４ 第二書き込みシーケンス制御回路
３００ 不揮発性記憶装置
３０２ 制御回路
３２４ パワーシーケンス制御回路

Claims (19)

  1. バイポーラ状態とユニポーラ状態とを有すると共に電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置であって、
    バイポーラ高抵抗状態にある不揮発性記憶素子に極性が同一である２個の電気的パルスを順次印加することで不揮発性記憶素子をユニポーラ高抵抗状態へと変化させる第二の書き込みを行う第二の書き込み回路と、
    ユニポーラ高抵抗状態にある不揮発性記憶素子に上記２個の電気的パルスとは逆極性の書き込み切り替えパルスを印加することで不揮発性記憶素子をバイポーラ低抵抗状態へと変化させる書き込み切り替え回路とを備える、不揮発性記憶装置。
  2. 電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置であって、
    前記不揮発性記憶素子に第一の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は第一抵抗値から第二抵抗値に変化し、前記不揮発性記憶素子に前記第一の電気的パルスとは逆極性である第二の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は前記第二抵抗値から前記第一抵抗値に変化する第一の書き込みを行う第一の書き込み回路と、
    前記不揮発性記憶素子に第三の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は前記第二抵抗値から第四抵抗値に変化し、前記不揮発性記憶素子に前記第三の電気的パルスとは同極性である第四の電気的パルスを印加することにより前記不揮発性記憶素子の抵抗値は前記第四の抵抗値から第五の抵抗値に変化する第二の書き込みを行う第二の書き込み回路と、
    前記不揮発性記憶素子が第五抵抗値から前記第一抵抗値へ変化するように書き込み切り替えパルスを発生する書き込み切り替え回路と、
    前記第一の書き込み回路と前記第二の書き込み回路と前記書き込み切り替え回路のいずれかを選択する制御を行う制御装置と
    を備え、
    前記制御装置にて選択された回路を用いることにより、前記不揮発性記憶素子に前記第一の書き込みまたは前記第二の書き込みを行うことを特徴とする不揮発性記憶装置。
  3. 前記書き込み切り替え回路は、前記第一の書き込み回路による書き込みを行う前に、前記第四の電気的パルスと逆極性を有する第五の電気的パルスを印加してから前記第一の書き込み回路による書き込みを行うことを特徴とする請求項２に記載の不揮発性記録装置。
  4. 前記第一の電気的パルスは、前記第三の電気的パルスとは同極性であることを特徴とす
    る請求項２に記載の不揮発性記憶装置。
  5. 前記第一の電気的パルスは、前記第四の電気的パルスと同一電圧の電気的パルスであることを特徴とする請求項２に記載の不揮発性記憶装置。
  6. 前記第一の電気的パルスは、前記第四の電気的パルスと同一のパルス幅であることを特徴とする請求項２から５のいずれかに記載の不揮発性記憶装置。
  7. 前記第三の電気的パルスの電圧の絶対値は、前記第四の電気的パルスの電圧の絶対値より大きいことを特徴とする請求項２から６のいずれかに記載の不揮発性記憶装置。
  8. 前記第三の電気的パルスのパルス幅は、前記第四の電気的パルスのパルス幅以上であることを特徴とする請求項２から７のいずれかに記載の不揮発性記憶装置。
  9. 前記第一抵抗値は第一の低抵抗値であり、前記第二抵抗値は前記第一の低抵抗値よりも抵抗値が高い第一の高抵抗値であり、
    前記第四抵抗値は前記第一の低抵抗値よりも抵抗値が低い第二の低抵抗値であり、
    前記第五の抵抗値は前記第一の高抵抗値よりも抵抗値が高い第二の高抵抗値であることを特徴とする請求項２に記載の不揮発性記憶装置。
  10. 前記制御装置は、第一の制御装置と第二の制御装置とを備え、
    前記第一の制御装置は、前記第一の書き込み回路による書き込みを行った前記不揮発記憶素子の読み出しを行い、前記第二抵抗値を検出した場合、前記第二の書き込み回路による書き込みを行い、
    前記第二の制御装置は、前記第二の書き込み回路による書き込みを行った前記不揮発記憶素子の読み出しを行い、前記第一抵抗値を検出した場合、前記第一の書き込み回路による書き込みを行うことを特徴とする請求項２に記載の不揮発性記憶装置。
  11. 前記書き込み切り替え回路は、前記第一の書き込み回路による書き込みを行う前に、前記第四の電気的パルスと逆極性を有する第五の電気的パルスを印加してから前記第一の書き込み回路による書き込みを行うことを特徴とする請求項２に記載の不揮発性記憶装置。
  12. 前記不揮発性記憶素子を備えるメモリセルからなり、複数の前記メモリセルを有するメモリセルセクションを複数有するメモリセルアレイと、
    前記メモリセルセクション1個について1個のフラグ用不揮発性記憶素子とを備え、
    前記メモリセルセクションに属する不揮発性記憶素子に前記第一の書き込み回路による第一の書き込みに対応するフラグ用不揮発性記憶素子に前記第一の書き込み状態が書き込まれ、前記メモリセルセクションに属する不揮発記憶素子に前記第二の書き込み回路による第二の書き込みに対応するフラグ用不揮発性記憶素子に前記第二の下記書き込み状態が書き込まれる、一時書き込みフラグ領域を備えることを特徴とする請求項２に記載の不揮発性記憶装置。
  13. 請求項１２に記載の不揮発性記憶装置と、
    第四の制御装置とを備え、
    前記第四の制御装置が、それぞれの前記メモリセルセクションについて、前記第二の書き込み回路による書き込みが完了していない前記不揮発性記憶素子を含む前記第二の書き込み回路による書き込み対象メモリセルセクションであるか否かを、一時書き込みフラグ領域の値に基づいて判定し、前記第二の書き込み回路による書き込み対象メモリセルセクションに属する前記不揮発記憶素子に対して第二の書き込み回路による書き込みを行うことを特徴とする不揮発性データ記録メディア。
  14. 前記第一の書き込み回路と前記第二の書き込み回路とを切り替えるように、前記書き込み切り替え回路を制御する切り替えシーケンス制御回路を備え、
    前記切り替えシーケンス制御回路は、外部装置から入力される制御信号が、不揮発性記憶装置が選択されていない旨を示すときに、前記第二の書き込み回路による書き込みを行うように前記書き込み切り替え回路を制御することを特徴とする請求項２に記載の不揮発記憶装置。
  15. 請求項１４に記載の不揮発性記憶装置と、
    第五の制御装置とを備え、
    前記第五の制御装置が前記外部装置であることを特徴とする不揮発性データ記録メディア。
  16. 前記第五の制御装置は、電源立ち下げ時に前記第二の書き込み回路による書き込みを行うべく前記書き込み切り替え回路を制御するように構成されていることを特徴とする請求項１５に記載の不揮発性データ記録メディア。
  17. 前記第五の制御装置は、電源立ち上げ時に前記第一の書き込み回路による書き込みを行うべく前記書き込み切り替え回路を制御するように構成されていることを特徴とする請求項１５に記載の不揮発性データ記録メディア。
  18. 前記第二の書き込み回路による書き込みが行われている場合に、外部装置からの書き込みデータの入力を禁止するための第二の書き込み実行中フラグ信号の出力機能を備えることを特徴とする請求項２に記載の不揮発性記憶装置。
  19. バイポーラ状態とユニポーラ状態とを有すると共に電気的パルスの印加により抵抗変化する不揮発性記憶素子を有した不揮発性記憶装置の駆動方法であって、
    バイポーラ高抵抗状態にある不揮発性記憶素子に極性が同一である２個の電気的パルスを順次印加することで不揮発性記憶素子をユニポーラ高抵抗状態へと変化させる第二の書き込みを行う第二の書き込みステップと、
    ユニポーラ高抵抗状態にある不揮発性記憶素子に上記２個の電気的パルスとは逆極性の書き込み切り替えパルスを印加することで不揮発性記憶素子をバイポーラ低抵抗状態へと変化させる書き込み切り替えを行う書き込み切り替えステップとを有する、不揮発性記憶装置の駆動方法。
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