JP2003109393A5

JP2003109393A5 -

Info

Publication number: JP2003109393A5
Application number: JP2002200114A
Authority: JP
Filing date: 2002-07-09
Publication date: 2005-04-21
Anticipated expiration: 2022-07-09

Claims

メモリセルに書き込むための方法であって、
前記メモリセルに接続された書き込み線にパルス列を生じさせるステップであって、前記パルス列内のパルスの数が予め決定されていない、ステップと、
前記メモリセルの入力側の値と基準値を比較するステップであって、前記メモリセルの入力側が、書き込み動作が完了したという指示を提供する、ステップと、
前記比較するステップに応じて、前記書き込み線上の前記パルス列を中断するステップ
とからなる、方法。
前記パルス列が、幅が十分に狭く、かつ、振幅が十分に大きい複数のパルスからなる、請求項１の方法。
前記メモリセルが、直列をなすヒューズとアンチヒューズを含む、請求項１の方法。
前記メモリセルが、バイポーラPROM、CMOS PROM、EPROM、及びトンネル接合アンチヒューズからなるグループから選択される、請求項１の方法。
前記基準値、及び、前記セルの入力側の値が、電圧である、請求項１の方法。
前記セルの入力側の値が、前記書き込み線上の値である、請求項１の方法。
前記中断するステップが、前記書き込み線上の値が前記基準値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、請求項１の方法。
前記書き込み線上の前記パルス列内の前記パルスの数をカウントするステップをさらに含む、請求項１の方法。
前記パルスの数が、所定の最大値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、請求項８の方法。
前記パルスの数が、所定の最大値を超えた場合に、前記セルが使用不能であることを宣言するステップをさらに含む、請求項８の方法。
前記パルス数を記録するステップをさらに含む、請求項８の方法。
メモリセルに書き込むための回路であって、
出力とイネーブル入力とを有し、前記出力が、前記メモリセルに接続された書き込み線に接続され、前記出力が、イネーブルにされたときにパルス列となる、パルス列発生器と、
２つの入力と１つの出力とを有し、前記入力の一方が前記書き込み線に接続され、前記入力の他方が基準に接続され、前記出力が、前記パルス列発生器のイネーブル入力に接続された比較器
を備え、
前記パルス列発生器が、前記比較器の出力に応じてディスエーブルまたはイネーブルにされる、回路。
カウント値を記憶するカウンタをさらに備え、前記カウンタが、前記パルス列発生器のイネーブル入力に接続された出力を有し、前記カウンタが、パルスをカウントし、パルスの数が所定の最大数になった後に前記パルス列発生器をディスエーブルにする、請求項１２の回路。
２つの入力と１つの出力とを有し、前記入力の一方が前記比較器の出力に接続され、前記入力の他方が前記カウンタの出力に接続されたロジックゲートをさらに備え、前記ロジックゲートの出力が、前記パルス列発生器のイネーブル入力に接続される、請求項１３の回路。
前記カウンタに接続されたコントローラをさらに含む、請求項１２の回路。
前記パルス列発生器の出力と前記書き込み線との間に接続された分圧器をさらに備え、前記分圧器の中間ノードが、前記比較器の入力に接続される、請求項１２の回路。
前記パルス列発生器の出力と前記書き込み線との間に接続されたトランジスタをさらに含み、前記比較器の出力が、前記トランジスタの端子に接続され、そのため前記トランジスタが、前記比較器の出力に応じて導通状態または非導通状態になる、請求項１２の回路。
前記パルス列発生器が、
発振器と、
２つの入力及び１つの出力を有するORゲートであって、前記入力の一方が前記発振器に接続され、前記入力の他方がイネーブル入力であり、前記出力が、前記パルス列発生器の出力である、ORゲート
を備えることからなる、請求項１２の回路。
メモリシステムであって、
メモリセルのアレイと、
前記アレイ内の少なくとも１つのメモリセルに接続可能な書き込み線と、
出力とイネーブル入力を有するパルス列発生器であって、該出力が前記書き込み線に接続され、該出力はイネーブルにされるとパルス列になることからなる、パルス列発生器と、
２つの入力と１つの出力とを有し、前記入力の一方が前記書き込み線に接続され、前記入力の他方が基準に接続され、前記出力が、前記パルス列発生器のイネーブル入力に接続された比較器
を備え、前記パルス列発生器が、前記比較器の出力に応じてディスエーブルまたはイネーブルにされることからなる、メモリシステム。
前記アレイに接続された行デコーダと、
前記アレイに接続された列デコーダ
をさらに備える、請求項１９のメモリシステム。