JP2007504600A - 抵抗メモリ用の一体型電荷感知方式 - Google Patents
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Abstract
Description
20A,20B,20C,20D デジット線
20B−1 列選択トランジスタ
25 アクセストランジスタ
30 プログラム可能抵抗素子
35 一体型電荷感知回路
40 同期式コンパレータ
42、60 スイッチ
45 キャパシタ
65 カウンタ
70 デジタル値比較装置
Claims (48)
- 抵抗メモリ装置のための一体型電荷感知回路であって:
第1のキャパシタに結合されたデジット線と;
前記デジット線の電圧が所定のしきい電圧レベルを超過したか否かを判定するための前記デジット線に結合されたコンパレータであって、前記コンパレータの出力は前記第1のキャパシタの前記電圧が前記所定のしきい電圧レベルを超過する時の第1の状態と前記第1のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第2の状態とで切り替わる、前記コンパレータと;
前記コンパレータの前記出力に基づいて前記デジット線への接続と前記デジット線からの切断とを交互に行う第2のキャパシタであって、前記コンパレータの前記出力が前記第1の状態にある時に前記デジット線に接続し、前記コンパレータの前記出力が第2の状態にある時に前記デジット線から切断する、前記キャパシタと;
前記コンパレータが前記第1の状態に切り替わる回数をカウントするカウンタと;
を備える、一体型電荷感知回路。 - 前記カウンタにおける前記カウントを所定の値に比較するためのデジタル比較回路をさらに備える、請求項1に記載の一体型電荷感知回路。
- 前記所定のしきい電圧レベルが約VCC/2−VOSであって、VCCは供給電圧であり、VOSは前記コンパレータの基準電圧入力におけるオフセット電圧である、請求項1に記載の一体型電荷感知回路。
- 前記コンパレータの前記出力に基づいて、前記デジット線の前記第2のキャパシタへの接続と前記第2のキャパシタからの切断とを交互に行うための第1のスイッチをさらに備える、請求項1に記載の一体型電荷感知回路。
- 前記第2のキャパシタが前記デジット線から切断されている時に、前記第2のキャパシタを放電させるための第2のスイッチをさらに備える、請求項1に記載の一体型電荷感知回路。
- 前記コンパレータが同期式であり、前記クロック信号の遷移に応じて比較を実行する、請求項1に記載の一体型電荷感知回路。
- 前記第1のキャパシタが個別キャパシタである、請求項1に記載の一体型電荷感知回路。
- 前記第1のキャパシタが前記デジット線の寄生容量である、請求項1に記載の一体型電荷感知回路。
- 前記第1のキャパシタが個別キャパシタと前記デジット線の寄生容量の両方である、請求項1に記載の一体型電荷感知回路。
- 前記コンパレータの前記出力が、第1のクロック信号の遷移の発生時に基準電圧入力より大きい第1の入力に応じて前記第1の状態となり、前記コンパレータの前記出力が、前記第1のクロック信号の遷移の発生時に前記基準電圧入力より小さい前記第1の入力に応じて前記第2の状態となる、請求項1に記載の一体型電荷感知回路。
- 前記コンパレータの前記出力が第2のクロック信号の遷移に応じて前記第2の状態となる、請求項10に記載の一体型電荷感知回路。
- 前記抵抗メモリ装置のメモリセルに供給電圧を印加し、前記供給電圧をさらに前記コンパレータの基準電圧入力に印加する、請求項1に記載の一体型電荷感知回路。
- 前記メモリ装置がアクセストランジスタに接続されたメモリセルを備える、請求項1に記載の一体型電荷感知回路。
- 抵抗メモリ装置のための一体型電荷感知回路であって:
作動中に抵抗メモリセルを通る漏れ電流によって帯電される第1のキャパシタを含むデジット線と;
前記第1のキャパシタにおける電圧を測定し、前記デジット線キャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第1の状態と前記第1のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第2の状態とで切り替わる第1の回路と;
前記第1の回路が所定の期間内に前記第1の状態と前記第2の状態のうちの一方となる回数をカウントするカウンタと;
を備える、一体型電荷感知回路。 - 前記メモリセルの論理状態を判定するために、前記カウンタのカウントした回数を所定の値に比較するためのデジタル比較回路をさらに備える、請求項14に記載の一体型電荷感知回路。
- 前記第1の回路が前記第1のキャパシタにおける前記電圧を前記所定のしきい電圧レベルに比較するためのコンパレータを含む、請求項14に記載の一体型電荷感知回路。
- 前記所定のしきい電圧レベルが約VCC/2−VOSであって、VCCは供給電圧であり、VOSは前記コンパレータの基準電圧入力におけるオフセット電圧である、請求項16に記載の一体型電荷感知回路。
- 前記コンパレータの出力に基づいて前記第1のキャパシタを放電するため第2のキャパシタの前記デジット線との接続と前記デジット線からの切断とを交互に行う第1のスイッチと、前記第2のキャパシタが前記デジット線から切断されている時に前記第2のキャパシタを放電する第2のスイッチとをさらに備える、請求項16に記載の一体型電荷感知回路。
- 前記コンパレータが同期式であり、第1の状態に移行するクロック信号に応じて比較を実行する、請求項16に記載の一体型電荷感知回路。
- 前記第1のキャパシタが個別キャパシタである、請求項14に記載の一体型電荷感知回路。
- 前記第1のキャパシタが前記デジット線の寄生容量である、請求項14に記載の一体型電荷感知回路。
- 前記第1のキャパシタが個別キャパシタと前記デジット線の寄生容量の両方である、請求項14に記載の一体型電荷感知回路。
- 前記クロック信号が前記第1の状態に移行する時に基準電圧入力より大きい第1の入力に応じて、前記コンパレータの前記出力が高く、前記クロック信号が前記第1の状態に移行する時に前記基準電圧入力より小さい前記第1の入力に応じて、前記コンパレータの前記出力が低い、請求項16に記載の一体型電荷感知回路。
- 前記クロック信号が第2の状態に移行する時に前記コンパレータの前記出力が低くなる、請求項23に記載の一体型電荷感知回路。
- 前記抵抗メモリ装置のメモリセルに供給電圧を印加し、前記供給電圧をさらに前記コンパレータの基準電圧入力に印加する、請求項14に記載の一体型電荷感知回路。
- 前記抵抗メモリセルをアクセストランジスタによってワード線と列ラインとに結合する、請求項14に記載の一体型電荷感知回路。
- 抵抗メモリセルの抵抗を判定するための方法であって:
a)前記抵抗メモリセルを通して流される電流で第1のキャパシタを帯電させるステップと;
b)前記第1のキャパシタにおける電圧を所定のしきい電圧レベルに比較するステップと;
c)前記第1のキャパシタにおける前記電圧と前記所定のしきい電圧レベルとが所定の関係を有する場合に前記第1のキャパシタを放電するステップと;
d)前記第1のキャパシタの前記放電を中断するステップと;
e)所定の期間中にステップa)からd)を繰り返すステップと;
f)前記抵抗メモリセルの抵抗を判定するために、ステップa)からc)の前記繰り返し中に前記第1のキャパシタにおける前記電圧が前記しきい値と前記所定の関係を有する回数をカウントするステップと;
を含む、方法。 - 前記所定のしきい電圧が約VCC/2−VOSであって、VCCは供給電圧であり、VOSはコンパレータの基準電圧入力におけるオフセット電圧である、請求項27に記載の方法。
- スイッチを閉じることによって前記放電を行う、請求項27に記載の方法。
- 前記放電が第2のキャパシタを前記第1のキャパシタに結合することを含む、請求項27に記載の方法。
- 前記第1のキャパシタが帯電されている間に前記第2のキャパシタを放電することをさらに含む、請求項30に記載の方法。
- 所定の状態に移行するクロック信号に応じて前記比較を実行する、請求項27に記載の方法。
- 前記第1のキャパシタが個別キャパシタである、請求項27に記載の方法。
- 前記第1のキャパシタがデジット線の寄生容量である、請求項27に記載の方法。
- 前記第1のキャパシタが個別キャパシタとデジット線の寄生容量の両方である、請求項27に記載の方法。
- 前記第1のキャパシタ電圧が前記しきい電圧レベルより大きい時に前記比較の結果が1つの論理状態であり、前記キャパシタ電圧が前記しきい電圧レベルより小さい時に前記比較の結果が別の論理状態である、請求項27に記載の方法。
- 所定の状態に移行するクロック信号に応じて前記比較を実行する、請求項36に記載の方法。
- コンピュータシステムであって:
プロセッサと;
バスを介して前記プロセッサに結合された抵抗メモリ装置であって、メモリセルと前記メモリセルのための一体型電荷感知回路とを含む、前記抵抗メモリ装置と;
を含み、前記一体型電荷感知回路が:
読み取り操作中に前記抵抗メモリセルの中を通る電流によって帯電される第1のキャパシタを含むデジット線と;
前記第1のキャパシタにおける電圧を測定し、前記第1のキャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第1の状態と前記第1のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第2の状態とで切り替わる回路と;
前記回路が所定の期間内に前記第1の状態と前記第2の状態のうちの一方となる回数をカウントするためのカウンタと;を備える、コンピュータシステム。 - 抵抗メモリ装置であって:
一体型電荷感知回路を備え、前記一体型電荷感知回路は:
読み取り操作中に抵抗メモリセルの中を通る電流によって帯電される第1のキャパシタを含むデジット線と;
前記第1のキャパシタの電圧を測定し、前記第1のキャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第1の状態と前記第1のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第2の状態とで切り替わる回路と;
前記回路が所定の期間内に前記第1の状態と前記第2の状態のうちの一方となる回数をカウントするカウンタと;を備える、抵抗メモリ装置。 - 抵抗メモリセルの抵抗を判定するための方法であって:
デジット線に結合された第1のキャパシタを、前記抵抗メモリセルを通して流される電流で帯電させるステップと;
前記デジット線の電圧を所定のしきい電圧レベルに比較するステップと;
前記デジット線の前記電圧が前記所定のしきい電圧レベルを上回る場合に前記第1のキャパシタから第2のキャパシタにかけて電荷を移送するステップと;
前記デジット線の前記電圧が前記所定のしきい電圧レベルを下回る時に前記第1のキャパシタからの前記電荷の前記移送を中断するステップと;
所定の期間中に荷電、比較、移送、及び中断の前記ステップを繰り返すステップと;
前記所定の期間中に前記デジット線の前記電圧が前記所定のしきい電圧レベルを超過する回数をカウントするステップと;
を含む、方法。 - 前記所定のしきい電圧が約VCC/2−VOSであって、VCCは供給電圧であり、VOSはコンパレータの基準電圧入力におけるオフセット電圧である、請求項40に記載の方法。
- 電荷を移動させる前記ステップが前記デジット線への電荷の移送をさらに含む、請求項40に記載の方法。
- 前記第1のキャパシタからの電荷の移送が中断している時に、前記第2のキャパシタを放電することをさらに含む、請求項40に記載の方法。
- 抵抗メモリセルを読み取るための読取り回路であって:
読取り操作中に前記メモリセルを通してデジット線に電流を流すアクセストランジスタと;
前記電流に応じて前記デジット線における電圧を上げるように前記デジット線に結合された第1のキャパシタと;
前記デジット線に結合された第1の入力と基準電圧を受けるための第2の入力とを有する同期式コンパレータであって、第1のクロック信号の第1の状態に応じて前記第1及び前記第2の入力における電圧レベルの比較を行い、前記デジット線電圧が前記基準電圧より大きい場合には第1の出力状態を、そして前記基準電圧が前記デジット線電圧より大きい場合には第2の出力状態を提供する、前記同期式コンパレータと;
第2のキャパシタと;
前記コンパレータの前記第1の状態に応じて、前記第2のキャパシタを前記デジット線に結合し、前記デジット線の前記電圧を低下させ、前記コンパレータの前記第2の状態に応じて、前記デジット線から前記第2のキャパシタを分離する第1のスイッチと;
を備える、読取り回路。 - 前記コンパレータ回路が所定の期間中に前記第1及び前記第2の状態のうちの一方となる回数をカウントするためのカウンタをさらに備える、請求項44に記載の読み取り回路。
- 前記第1のクロック信号の第2の状態に応じて前記コンパレータが前記第2の出力状態に移行する、請求項44に記載の読み取り回路。
- 前記第2のスイッチが前記コンパレータの前記出力状態によって制御される、請求項44に記載の読み取り回路。
- 前記第2のスイッチが第2のクロック信号の第1の状態によって制御され、前記第2のクロック信号のパルスは前記第1のクロック信号のパルスに同期してインターリーブされる、請求項44に記載の読み取り回路。
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US10/445,940 US6870784B2 (en) | 2003-05-28 | 2003-05-28 | Integrated charge sensing scheme for resistive memories |
PCT/US2004/015919 WO2004107349A1 (en) | 2003-05-28 | 2004-05-21 | Integrated charge sensing scheme for resistive memories |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014022019A (ja) * | 2012-07-20 | 2014-02-03 | Fujitsu Ltd | 電源選択回路を有する半導体装置、及び電源選択方法 |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2846776A1 (fr) * | 2002-10-30 | 2004-05-07 | St Microelectronics Sa | Cellule memoire a trois etats |
US6985375B2 (en) * | 2003-06-11 | 2006-01-10 | Micron Technology, Inc. | Adjusting the frequency of an oscillator for use in a resistive sense amp |
US7042783B2 (en) * | 2003-06-18 | 2006-05-09 | Hewlett-Packard Development Company, L.P. | Magnetic memory |
EP1881503A1 (de) * | 2006-07-21 | 2008-01-23 | Qimonda AG | Verfahren und Speicherschaltung zum Betreiben einer Widerstandsspeicherzelle |
US7428163B2 (en) * | 2006-07-21 | 2008-09-23 | Infineon Technologies Ag | Method and memory circuit for operating a resistive memory cell |
US7397689B2 (en) * | 2006-08-09 | 2008-07-08 | Micron Technology, Inc. | Resistive memory device |
US7869253B2 (en) * | 2006-08-21 | 2011-01-11 | Qimonda Ag | Method of determining a memory state of a resistive memory cell and device measuring the memory state of a resistive memory cell |
US7538702B2 (en) * | 2007-06-15 | 2009-05-26 | Micron Technology, Inc. | Quantizing circuits with variable parameters |
US8117520B2 (en) * | 2007-06-15 | 2012-02-14 | Micron Technology, Inc. | Error detection for multi-bit memory |
US7839703B2 (en) | 2007-06-15 | 2010-11-23 | Micron Technology, Inc. | Subtraction circuits and digital-to-analog converters for semiconductor devices |
US7817073B2 (en) * | 2007-06-15 | 2010-10-19 | Micron Technology, Inc. | Integrators for delta-sigma modulators |
US7830729B2 (en) | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
US7818638B2 (en) * | 2007-06-15 | 2010-10-19 | Micron Technology, Inc. | Systems and devices including memory with built-in self test and methods of making and using the same |
US7969783B2 (en) * | 2007-06-15 | 2011-06-28 | Micron Technology, Inc. | Memory with correlated resistance |
US9135962B2 (en) | 2007-06-15 | 2015-09-15 | Micron Technology, Inc. | Comparators for delta-sigma modulators |
US7733262B2 (en) | 2007-06-15 | 2010-06-08 | Micron Technology, Inc. | Quantizing circuits with variable reference signals |
US7667632B2 (en) * | 2007-06-15 | 2010-02-23 | Micron Technology, Inc. | Quantizing circuits for semiconductor devices |
US7768868B2 (en) * | 2007-06-15 | 2010-08-03 | Micron Technology, Inc. | Digital filters for semiconductor devices |
US8068367B2 (en) * | 2007-06-15 | 2011-11-29 | Micron Technology, Inc. | Reference current sources |
US7864609B2 (en) * | 2008-06-30 | 2011-01-04 | Micron Technology, Inc. | Methods for determining resistance of phase change memory elements |
CN101441890B (zh) * | 2008-12-18 | 2011-11-30 | 中国科学院微电子研究所 | 电阻转变型存储器及其驱动装置和方法 |
US8264895B2 (en) * | 2009-11-30 | 2012-09-11 | Qualcomm Incorporated | Resistance based memory circuit with digital sensing |
KR101564706B1 (ko) * | 2011-07-22 | 2015-10-30 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 어레이에서의 저항성 스위칭 소자를 판독하기 위한 회로 및 그 방법 |
US8953362B2 (en) * | 2012-05-11 | 2015-02-10 | Adesto Technologies Corporation | Resistive devices and methods of operation thereof |
CN104756191A (zh) * | 2012-09-11 | 2015-07-01 | Adesto技术公司 | 阻性器件及其操作方法 |
US9047945B2 (en) * | 2012-10-15 | 2015-06-02 | Marvell World Trade Ltd. | Systems and methods for reading resistive random access memory (RRAM) cells |
KR102231945B1 (ko) | 2014-08-22 | 2021-03-25 | 삼성전자주식회사 | 커플링 노이즈가 감소된 비휘발성 메모리 장치 및 그 구동 방법 |
US9281041B1 (en) * | 2014-12-16 | 2016-03-08 | Honeywell International Inc. | Delay-based read system for a magnetoresistive random access memory (MRAM) bit |
CN104993534B (zh) * | 2015-07-02 | 2017-11-10 | Tcl移动通信科技(宁波)有限公司 | 一种移动终端及其充电控制方法 |
US9530513B1 (en) | 2015-11-25 | 2016-12-27 | Intel Corporation | Methods and apparatus to read memory cells based on clock pulse counts |
US9508399B1 (en) * | 2016-05-03 | 2016-11-29 | HGST Netherlands B.V. | Residual capacitance performance booster |
CN107806931A (zh) * | 2017-09-30 | 2018-03-16 | 东南大学 | 门控互补型光子计数系统 |
US10714185B2 (en) | 2018-10-24 | 2020-07-14 | Micron Technology, Inc. | Event counters for memory operations |
CN109785889B (zh) * | 2018-12-29 | 2021-08-17 | 长江存储科技有限责任公司 | 一种自适应的充放电电路、方法以及设备 |
CN113077836B (zh) * | 2021-04-28 | 2022-05-31 | 长江存储科技有限责任公司 | 三维非易失性存储器及字线漏电的检测方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1379856A (en) | 1972-02-22 | 1975-01-08 | Akad Wissenschaften Ddr | Circuit arrangement for linear voltage-frequency or current-frequency conversion |
US5953276A (en) | 1997-12-18 | 1999-09-14 | Micron Technology, Inc. | Fully-differential amplifier |
US6259644B1 (en) * | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
JP3348432B2 (ja) * | 1999-09-14 | 2002-11-20 | 日本電気株式会社 | 半導体装置および半導体記憶装置 |
US6584589B1 (en) * | 2000-02-04 | 2003-06-24 | Hewlett-Packard Development Company, L.P. | Self-testing of magneto-resistive memory arrays |
JP3985432B2 (ja) | 2000-06-19 | 2007-10-03 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
DE10204652B4 (de) | 2002-02-05 | 2004-07-22 | Infineon Technologies Ag | Schaltkreis-Anordnung, elektrochemischer Sensor, Sensor-Anordnung und Verfahren zum Verarbeiten eines über eine Sensor-Elektrode bereitgestellten Stromsignals |
US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
US6674679B1 (en) * | 2002-10-01 | 2004-01-06 | Hewlett-Packard Development Company, L.P. | Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation |
-
2003
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-
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-
2005
- 2005-04-15 US US11/106,716 patent/US7151698B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014022019A (ja) * | 2012-07-20 | 2014-02-03 | Fujitsu Ltd | 電源選択回路を有する半導体装置、及び電源選択方法 |
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