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Die
vorliegende Erfindung bezieht sich auf Speichervorrichtungen und
insbesondere auf ein integriertes Ladungserfassungsverfahren für Widerstandsspeicher.
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Digitale
Speicher sind in ihrer Verwendung in Computern, Computersystemkomponenten
und Computerverarbeitungssystemen weit verbreitet. Widerstandsspeicher
speichern digitale Informationen in der Form von Bits beziehungsweise
Binärzahlen „0" oder „1" auf der Grundlage
des Widerstandes eines Speicherelements beziehungsweise einer Speicherzelle.
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Widerstandsspeichervorrichtungen
sind in Anordnungen konfiguriert, bei denen ein Widerstandselement
oder eine Zelle an dem Schnittpunkt einer Zeilenleitung (Wortleitung)
und einer Spaltenleitung (Zahl-Leitung oder Bit-Leitung) liegt. Zum Lesen oder Erfassen
des Zustandes einer Speicherzelle ist es notwendig, zuerst die gewünschte Speicherzelle
dadurch auszuwählen,
dass die Spaltenleitung und die Zeilenleitung ausgewählt wird,
die sich an dem gewünschten
Speicherelement schneiden. Nachdem das gewünschte Speicherelement isoliert
wurde, wird die ausgewählte
Speicherzelle dann durch Anlegen einer Lesespannung an die Zelle
gelesen.
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GB 1379856 beschreibt eine
Schaltungsanordnung für
eine lineare Spannungs-Frequenz- oder Strom-Frequenz-Umwandlung.
Sie beschreibt, wie eine Kapazität
durch eine Konstantladungsschaltung geladen werden kann, bis ein
Schwellenwert erreicht ist, wobei dann an diesem Punkt die Kapazität entladen
wird und nachfolgend erneut geladen wird. Die Frequenz des resultierenden
Spannungssignals ist umgekehrt proportional zur Stärke des
aufgeprägten Stroms.
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EP1152429 beschreibt eine
Datenspeichervorrichtung, die ein Speicherzellenanordnung aus Widerstandskreuzungspunkten
enthält,
sowie Schaltungen zum Erfassen eines Widerstandszustandes von Speicherzellen
in der Anordnung.
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US2002008987 beschreibt
einen nichtflüchtigen
Speicher mit wahlfreiem Zugriff und einen magnetischen Speicher
mit wahlfreiem Zugriff unter der Verwendung eines Magnetowiderstandselements.
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WO03067238 , die Teil des
Standes der Technik unter Artikel 54(3) EPÜ bildet, beschreibt ein umschaltendes
Schaltkreissystem.
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Gemäß der vorliegenden
Erfindung ist eine integrierte Ladungserfassungsschaltung für eine Widerstandsspeicherschaltung
vorgesehen, umfassend:
eine Bit-Leitung, die mit einem ersten
Kondensator gekoppelt ist;
einen Komparator, der mit der Bit-Leitung
gekoppelt ist, zum Bestimmen, ob eine Spannung auf der Bit-Leitung
einen vorbestimmten Spannungsschwellenpegel überschritten hat, wobei der
Komparator einen Ausgang hat, der zwischen einem ersten Zustand,
wenn die Spannung an dem ersten Kondensator den vorbestimmten Spannungsschwellenpegel überschreitet,
und einem zweiten Zustand schaltet, wenn die Spannung an dem ersten
Kondensator kleiner als der vorbestimmte Spannungsschwellenpegel ist;
einen
zweiten Kondensator, der basierend auf dem Ausgang des Kompensators
abwechselnd mit der Bit-Leitung verbunden ist und von dieser getrennt
ist, wobei der zweite Kondensator mit der Bit-Leitung verbunden
ist, wenn der Ausgang des Komparators in dem ersten Zustand ist,
und der zweite Kondensator von der Bit-Leitung getrennt ist, wenn
der Ausgang des Kondensators in einem zweiten Zustand ist; und
einen
Zähler
zum Zählen
einer Anzahl von Malen, in denen der Komparator in den ersten Zustand
schaltet.
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Ein
Leckstrom durch das Widerstandsspeicherelement kann verwendet werden,
um einen Kondensator zu laden, der mit der Zahl- oder Bit-Leitung gekoppelt
ist. Die Spannung am Kondensator, die der Spannung an der Bit-Leitung entspricht,
kann an einen ersten Eingang eines getakteten Komparators angelegt
werden. Wenn die Spannung auf der Bit-Leitung einen vorbestimmten
Wert (der durch eine feste Spannung, die an einen zweiten Eingang des Komparators
angelegt wird, und einen in den Komparator eingebauten Offset bestimmt
wird) überschreitet
und wenn eine vordere Flanke eines Taktsignals empfangen wird, schaltet
der Komparator auf einen hohen Zustand, und die Ladung wird dann
vom Kondensator abgezogen, bis die Spannung am ersten Eingang unter
diejenige am zweiten Eingang fällt oder
eine fallende Flanke des Taktsignals auftritt. Zu dieser Zeit schaltet
der Komparator in einen niedrigen Zustand und beginnt die Spannung
am Kondensator sich wieder aufzubauen. Wenn bei der nächsten vorderen
Flanke des Taktsignals die Spannung am ersten Eingang wieder diejenige
am zweiten Eingang übertrifft,
geht der Komparator wieder in einen hohen Zustand. Wenn stattdessen
die Spannung am ersten Eingang geringer als diejenige am zweiten Eingang
ist, liefert der getaktete Komparator weiterhin sein niedriges Ausgangssignal.
Die Anzahl von Malen, in denen der getaktete Komparator über einen festen
Zeitraum in einen hohen Zustand schaltet, kann gezählt werden,
um eine Anzeige des Leckstroms und daher des Widerstands des Speicherelements
zu liefern.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Merkmale und Vorteile der vorliegenden Erfindung werden aus der
folgenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen
ersichtlich. Es zeigt:
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1 einen
Schaltplan, der die integrierte Ladungserfassungsschaltung einer
Ausführungsform
der vorliegenden Erfindung zeigt, die mit einer Anordnung von Widerstandsspeicherzellen
gekoppelt ist;
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2 ein
beispielhaftes Blockdiagramm einer nicht überlagernden Takterzeugungsschaltung unter
der Verwendung der vorliegenden Erfindung;
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3 einen
Satz Zeitsteuerungsdiagramme für
den Betrieb der integrierten Ladungserfassungsschaltung von 1;
und
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4 ein
beispielhaftes Computersystem, das Widerstandsspeichervorrichtungen
verwendet, welche die erfindungsgemäße integrierte Ladungserfassungsschaltung
aufweisen.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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1 zeigt
die integrierte Ladungserfassungsschaltung einer Ausführungsform
der vorliegenden Erfindung, die mit einer Anordnung von Widerstandsspeicherzellen
gekoppelt ist, die an den Schnittpunkt von Spaltenleitungen (Zahl-Leitungen) und
Zeilenleitungen (Wortleitungen) angeordnet sind. Zwei beispielhafte
Speicherzellen 10a und 10b sind gezeigt. Die Speicherzelle 10a wird
durch eine Zeilenleitung 15b und eine Bit-Leitung 20b adressiert.
Die Speicherzelle 10b wird durch eine Zeilenleitung 15c und
eine Bit-Leitung 20b adressiert. Die Speicherzellen 10a und 10b enthalten
jeweils einen Zugriffstransistor 25 und ein programmierbares
Widerstandselement 30, das mit einer Spannungsquelle von
Vcc/2 gekoppelt ist. In der folgenden Erörterung wird
die Schaltung der vorliegenden Erfindung anhand der beispielhaften
Speicherzelle 10a beschrieben. Auch wenn die Erfindung
unten mit Bezug auf eine Widerstandsspeicherzelle, z. B. das Widerstandselement 30,
auf das über
einen Zugriffstransistor 25 zugegriffen wird, beschrieben
ist, kann die vorliegende Erfindung entsprechend angepasst werden, so
dass sie auch mit anderen Techniken zum Zugreifen auf die Speicherzelle
funktioniert, solange ein Strom durch das ausgewählte Speicherelement an den
Kondensator 75 geliefert wird.
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Gemäß der vorliegenden
Erfindung sind die Bit-Leitungen 20a, 20b, 20c und 20d jeweils
mit einer entsprechenden integrierten Ladungserfassungsschaltung 35 verbunden,
so wie zum Beispiel diejenige, die gezeigt ist, die an die Bit-Leitung 20b über entsprechende
Spaltenauswahltransistoren, wie zum Beispiel 20b-1, angeschlossen
ist. Eine Messschaltung 35 weist eine Rückkopplungsschleife auf, die
einen getakteten Komparator 40 zum Messen des durch die
Speicherzelle 10a leckenden Stroms gebildet wird, der in
einem Bit-Leitungs-Kondensator 75 gespeichert wird. Der
Kondensator 75 ist mit einem ersten Eingang des Komparators 40 verbunden.
Der Komparator 40 wird an seinem zweiten Eingang mit einer
internen Offsetspannung Vos versorgt, der
auch eine Referenzspannung Vcc/2 empfängt. Gemäß dem Betrieb
der Schaltung der vorliegenden Erfindung nimmt der Komparator 40 jedes
Mal dann, wenn das Taktsignal Φ1 (in 3 gezeigt)
in einen hohen Zustand geht, einen Vergleich vor. Zu dieser Zeit
stellt der Komparator 40 einen Vergleich zwischen der Spannung
auf der Bit-Leitung 20b und der Referenzeingangsspannung
(Vcc/2)-Vos an.
Wenn die Spannung auf der Bit-Leitung 20b (Vcc/2)-VoS übersteigt, schaltet
der Ausgang des getakteten Komparators 40 auf einen hohen
Zustand. Das hohe Ausgangssignal des Komparators 40 schließt den Schalter 42 und veranlasst,
dass die auf dem Bit-Leitungs-Kondensator 75 gespeicherte
Ladung zu einem anderen Kondensator 45 abgezogen beziehungsweise übertragen
wird. Das hohe Ausgangssignal des Komparators 40 öffnet auch
den Schalter 60. Wenn die Spannung an der Bit-Leitung unterhalb
von (Vcc/2)-Vos fällt, geht
das Taktsignal Φ1 auf den niedrigen Zustand, geht das Ausgangssignal
des Komparators 40 auf den niedrigen Zustand, wodurch der
Schalter 42 geöffnet
und der Schalter 60 geschlossen wird, um im Kondensator 45 vorhandene
Ladung auf Masse zu ziehen. Jedes Mal, da das Taktsignal Φ1 in den hohen Zustand geht, wird ein weiterer
Vergleich angestellt. Wenn zu der Zeit des Vergleichs die Spannung
am Kondensator 75 niedriger als diejenige am zweiten Eingang
des Komparators 40 ist, dann verbleibt das Ausgangssignal
des Komparators 40 im niedrigen Zustand. Der Vorgang des
Entladens und erneuten Ladens des Kondensators 75 wird über einen
vorbestimmen Zeitraum fortgeführt.
Während
dieses vorbestimmten Zeitraums wird ein Zähler 65 freigegeben
und zählt
alle Übergänge des
Komparators 40 vom niedrigen auf den hohen Zustand. Die
Anzahl von Malen, die der Komparator während des vorbestimmten Zeitraums
vom niedrigen in den hohen Zustand übergeht, ist repräsentativ
für einen
Widerstand des Speicherelements 30 beziehungsweise der
Zelle 10a.
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Es
wird darauf hingewiesen, dass die Bit-Leitungen eine parasitäre Kapazität haben
und vom durch die Speicherzellen geleiteten Strom geladen werden
können,
weshalb demgemäß der Kondensator 75 ein
diskreter Kondensator, eine parasitäre Kapazität der Bit-Leitung oder eine
Kombination der beiden sein kann. Außerdem wird darauf hingewiesen, dass
Vcc/2 bei der Speicherzelle und beim Komparator
physikalisch zusammengebunden sind. Wie bemerkt, wird der Schalter 60 betätigt, wenn
das Ausgangssignal des Komparators 40 auf den niedrigen Zustand
geht, um die Ladung am Kondensator 45 auf die Masse zu
ziehen, wodurch der Kondensator 45 freigegeben wird, um
wiederum Ladung vom Kondensator 75 abzuziehen, wenn der
Schalter 42 geschlossen wird. In einer alternativen Ausführungsform
kann der Schalter 60 dadurch betätigt werden, dass ein komplementärer nicht überlagernder
Takt Φ2 (in 3 gezeigt)
zum Taktsignal Φ1 (in 3 gezeigt)
gelesen wird.
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Das
Laden und Entladen des Kondensators 75 und das selektive
Entladen des Kondensators 45 wird durch Schalter 42 und 60 bewerkstelligt,
die, wie in 1 gezeigt, zusammenarbeiten,
um je nach dem Ausgangszustand des Komparators 40 oder dem
Zustand des nicht überlagernden
Taktsignals Φ2, wenn es zum Steuern des Schalters 60 verwendet
wird, den Kondensator 45 entweder mit der Bit-Leitung oder
alternativ der Masse zu verbinden. Der Fachmann wird der vorliegenden
Beschreibung entnehmen, dass die Schaltfunktion in zahlreichen unterschiedlichen
Schaltungen, die zum Beispiel Transistoren für die Schalter 42 und 60 verwenden, implementiert
werden kann und nicht auf die beiden gezeigten Schalter eingeschränkt ist.
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Die
Schaltung der vorliegenden Erfindung enthält ferner den Zähler 65,
der während
der Leseperiode durch das Freigabesignal „EN" gesteuert wird, der die Anzahl von
Malen N zählt,
die der Komparator 40 in einem vorbestimmten Zeitraum vom niedrigen
in den hohen Zustand übergeht.
Die Zählung
N ist umgekehrt proportional zum Strom und deshalb zum Widerstand
der Speicherzelle 10a.
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Durch
eine digitale Wertvergleichsvorrichtung 70 wird an dem
im Zähler 65 gespeicherten
Wert N ein digitaler Wertvergleich durchgeführt, um am Ende des vorbestimmten
Lesezeitraumes zu bestimmen, ob der Wert N und daher auch der Widerstand der
Speicherzelle 10a, über
oder unter einem Schwellenwert ist, um zu bestimmen, ob der Widerstand über oder
unter einem vorbestimmten Wert ist, um eine logische Eins oder eine
logische Null anzuzeigen.
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In
einer beispielhaften Ausführungsform
der vorliegenden Erfindung könnte
die digitale Wertvergleichsvorrichtung die Zählung N in der folgenden Art und
Weise auswerten. Ein hoher Widerstandswert und ein niedriger Widerstandswert
der Widerstandsspeicherzelle sind im groben Sinn bekannt.
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Zum
Beispiel könnte
ein hoher Widerstandswert durch eine Zählung (N-Wert) von 10 und ein niedriger
Widerstandswert durch eine Zählung
von 20 repräsentiert
werden. Demnach kann von der Vergleichsvorrichtung 10 ein
Schwellenwert 15 verwendet werden, um den logischen Zustand
der erfassten Speicherzelle zu bestimmen.
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2 ist
ein beispielhaftes Blockdiagramm eines nicht überlagernden Taktgenerators,
der in der vorliegenden Erfindung zum Erzeugen der Taktsignale Φ1 und Φ2 verwendet werden kann, bei denen es sich
um komplementäre
und sich nicht überlagernde Taktsignale
handelt.
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Die
Oszillator-Taktausgabe 513 wird an einen Anschluss des
NAND-Gatters 500 geleitet.
Das Oszillator-Taktausgangssignal 513 wird auch über einen
logischen Umkehrer 502 umgekehrt und an einen Anschluss
des NAND-Gatters 501 geleitet.
Die Ausgangssignale der NAND-Gatter 500 und 501 werden
jeweils über
die Umkehrer 503, 505 beziehungsweise 504, 506 doppelt
umgekehrt. Die Ausgänge 511 und 512 der
doppelten Umkehrer (503, 505 und 504, 506)
sind jeweils mit einem entsprechenden Umkehrer 507 und 508 verbunden
und werden jeweils an einen zweiten Anschluss der NAND-Gatter 501 und 500 rückgekoppelt.
Die Umkehrer 507 und 508 geben jeweils (wie in 3 gezeigt)
sich nicht überlagernde
Signale Φ1 und Φ2 aus.
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3 ist
ein Satz Zeitsteuerungsdiagramme zum Betrieb der integrierten Ladungserfassungsschaltung
von 1. Φ1 und Φ2 (die in 3 gezeigt sind)
sind die beiden komplementären,
sich nicht überlagernden
Taktsignale, die zum Beispiel von der in 2 gezeigten
Schaltung erzeugt werden.
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Es
gibt drei verschiedene Beispiele für den Betrieb der in 3 gezeigten
Schaltung. Im untersten Beispiel ist der Widerstand der Speicherzelle klein.
In diesem Fall wird die Bit-Leitung 20b (dick gedruckte
Linie) schnell auf Vcc/2 gezogen, weil es
nur einen sehr geringen Widerstand gibt, wodurch eingeschränkt wird,
mit welcher Geschwindigkeit der Bit-Leitungskondensator 75 geladen
wird. Hierdurch wird verursacht, dass der Ausgang des Komparators 40 (COMP
OUT) häufig
nach oben geht, was dazu führt,
dass der Bit-Leitungskondensator 75 die Bit-Leitung 20b nach
unten (zur Masse) zieht. Der Komparatorausgang (COMP OUT) ahmt daher Φ1 nach. Wenn der Widerstand sehr klein ist,
so klein, dass die Bit-Leitung 20b nie unter den Schwellenwert Vcc/2-Vos gezogen
werden kann, dann geht das Ausgangssignal des Komparators 40 jedes
Mal dann nach oben, wenn der Komparator getaktet wird. In diesem
Fall ist der Effekt der, dass die Ladung ständig von der Bit-Leitung abgezogen
wird.
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Im
mittleren Beispiel ist der Widerstand in der Speicherzelle sehr
groß.
In diesem Fall wird die Bit-Leitung 20b schnell nach unten
unter Vcc/2-Vos gezogen.
Aufgrund des hohen Widerstands wird die Bit-Leitung sehr langsam
wieder auf Vcc/2 aufgeladen, was verursacht,
dass das Komparatorausgangssignal (COMP OUT) die meiste Zeit über niedrig
bleibt.
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Im
obersten Beispiel ist der Widerstand der Speicherzelle in einem
mittleren Bereich. Der Komparator 40 wird bei der ansteigenden
Flanke von Φ1 aktiviert, und es wird ein Vergleich zwischen
der Bit-Leitung 20b und Vcc/2-Vos angestellt. Wenn die Spannung an der Bit-Leitung 20b größer als
Vcc/2-Vos ist, dann
geht der Ausgang des Komparators 40 (COMP OUT) in den hohen
Zustand. Wenn die Spannung an der Bit-Leitung 20b kleiner
als Vcc/2-Vos ist, bleibt
das Ausgangssignal des Komparators 40 (COMP OUT) niedrig.
Das Ausgangssignal des Komparators 40 speist den getakteten
Zähler 65.
Der Komparator 40 wird bei der ansteigenden Flanke von Φ1 ausgelöst,
wie in 3 durch die gestrichelten Linien bei der ansteigenden
Flanke von Φ1 gezeigt. Das bedeutet, dass bei der ansteigenden
Flanke der ersten drei Impulse von Φ1 ein
Vergleich durchgeführt wird
und die Bit-Leitung einen Wert hat, der größer als Vcc/2-Vos ist. Bei der ansteigenden Flanke eines jeden
Impulses von Φ1 wird ein weiterer Vergleich angestellt.
Nach den ersten drei COMP OUT – Impulsen und
während
der nächsten
drei Impulse von Φ1 ist die Spannung an dem ersten Eingang
des Komparators 40 niedriger als die Referenzspannung Vcc/2-Vos, so dass
COMP OUT während
dieses Zeitraums niedrig bleibt. Schließlich ist beim siebten Impuls
von Φ1 die Bit-Leitungsspannung am Kondensator 75 größer als die
Referenzspannung Vcc/2-Vos und
wird bei COMP OUT ein weiterer Impuls erzeugt.
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Es
wird darauf hingewiesen, dass in allen Fällen ein Komparatorausgang
von eins/hoch es der Bit-Leitungskapazität 75 ermöglicht,
sich zu entladen, was zu einem Spannungsabfall führt. Der Widerstand der Speicherzelle
zieht dann die Spannung an der Bit-Leitung wieder nach oben auf
Vcc/2. Beim untersten Beispiel/Verlauf wird
die Spannung schnell wieder über
Vcc/2-Vos heraufgezogen.
Beim mittleren Beispiel/Verlauf ist der Widerstand so groß, dass
es sehr lange dauert, bis die Spannung wieder über den Schwellenpegel/-wert heraufgezogen
wird. In allen Beispielen zählt
der Zähler 65 an
der vorderen Flanke der COMP OUT – Impulse während der vorbestimmten Leseperiode,
um einen Wert zu registrieren, der den Widerstand der Speicherzelle 30 repräsentiert.
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Auch
wenn 3 den Betrieb der Schaltung von 1 für drei beispielhafte
Widerstandswerte zeigt, werden in den meisten digitalen Schaltungen lediglich
zwei Widerstandszustände
in den Speicherzellen gespeichert.
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4 zeigt
ein beispielhaftes Verarbeitungssystem 400, das eine Widerstandsspeichervorrichtung
verwendet, die eine integrierte Ladungserfassungsschaltung gemäß den Ausführungsformen
der vorliegenden Erfindung umfasst, die oben im Zusammenhang mit
den 1–3 offenbart
sind. Das Verarbeitungssystem 400 weist einen oder mehrere Prozessoren 401 auf,
die an einen lokalen Bus 404 angeschlossen sind. Eine Speichersteuerung 402 und
eine primäre
Busbrücke 403 sind
ebenfalls an den lokalen Bus 404 angeschlossen. Das Verarbeitungssystem 400 kann
auch mehrere Speichersteuerungen 402 und/oder mehrere primäre Busbrücken 403 aufweisen.
Die Speichersteuerung 402 und die primäre Busbrücke 403 können in
eine einzige Vorrichtung 406 integriert sein.
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Die
Speichersteuerung 402 ist ebenfalls an einen oder mehrere
Speicherbusse 407 angeschlossen. Jeder Speicherbus nimmt
Schaltungen, wie zum Beispiel eine Widerstandsspeichervorrichtung 408, an,
die mindestens eine Schaltung enthalten, welche die erfindungsgemäße integrierte
Ladungserfassungsschaltung verwendet. Die Widerstandsspeichervorrichtung 408 kann
in eine Speicherkarte oder ein Speichermodul und eine CPU integriert
sein. Beispiele für
Speichermodule sind Single Inline Memory Modules (SIMMs) und Dual
Inline Memory Modules (DIMMs). Die Speichersteuerung 402 kann
auch mit einem Cache-Speicher 405 gekoppelt sein. Der Cache-Speicher 405 kann
der einzige Cache-Speicher im Verarbeitungssystem sein. Alternativ
dazu können auch
andere Vorrichtungen, wie zum Beispiel Prozessoren 401,
Cache-Speicher enthalten,
die mit dem Cache-Speicher 405 eine Hierarchie bilden können. Wenn
das Verarbeitungssystem 400 Peripheriegeräte oder
Steuerungen aufweist, die Busmaster sind, oder die einen direkten
Speicherzugriff (Direct Memory Access/DMA) unterstützen, kann
die Speichersteuerung 402 ein Cache-Kohärenz-Protokoll implementieren.
Wenn die Speichersteuerung 402 mit mehreren Speicherbussen 407 gekoppelt
ist, kann jeder Speicherbus 407 parallel betrieben werden,
oder es können
unterschiedliche Adressbereiche auf unterschiedliche Speicherbusse 407 abgebildet
werden.
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Die
primäre
Busbrücke 403 ist
mit mindestens einem Peripheriebus 410 verbunden. Verschiedene
Vorrichtungen, wie zum Beispiel Peripheriegeräte oder zusätzliche Busbrücken, können an
den Peripheriebus 410 angeschlossen sein. Diese Vorrichtungen
können
eine Speichersteuerung 411, eine sonstige E/A-Vorrichtung 414,
eine sekundäre
Busbrücke 415,
einen Multimediaprozessor 418 und eine Altgeräte-Schnittstelle 420 aufweisen.
Die primäre Busbrücke 403 kann
auch mit einem oder mehreren Spezial-Hochgeschwindigkeitsanschlüssen 422 verbunden
sein. In einem PC kann der Spezial-Anschluss der AGP-Port (Accelerated
Graphics Port) sein, der zum Anschluss einer Hochleistungsvideokarte
an das Verarbeitungssystem 400 verwendet wird.
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Die
Speichersteuerung 411 schließt eine oder mehrere Speichervorrichtungen 413 über den Speicherbus 412 an
den Peripheriebus 410 an. Zum Beispiel kann die Speichersteuerung 411 eine
SCSI-Steuerung sein und können
die Speichervorrichtungen 413 SCSI-Platten sein. Die E/A-Vorrichtung 414 kann
ein beliebiges Peripheriegerät
sein. Zum Beispiel kann die E/A-Vorrichtung 414 eine Schnittstelle
für ein
lokales Netz, wie zum Beispiel eine Ethernet-Karte, sein. Die sekundäre Busbrücke 415 kann
zur Bildung einer Schnittstelle zu zusätzlichen Geräten über einen
weiteren Bus zum Verarbeitungssystem bilden. Zum Beispiel kann die
sekundäre Busbrücke 415 eine
USB-Steuerung (Universal Serial Bus) sein, die zum Anschließen von
USB-Geräten 417 an
das Verarbeitungssystem 400 verwendet wird. Der Multimediaprozessor 418 kann
eine Soundkarte, eine Videoaufnahmekarte oder eine beliebige andere
Art einer Medienschnittstelle sein, die auch für zusätzliche Geräte, wie zum Beispiel Lautsprecher 419,
einen Anschluss bieten kann. Die Altgerätschnittstelle 420 wird
zum Anschließen
von Altgeräten 421,
wie zum Beispiel ältere
Arten von Tastaturen und Mäusen,
an das Verarbeitungssystem 400 verwendet.
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Das
in 4 gezeigte Verarbeitungssystem 400 ist
nur ein beispielhaftes Verarbeitungssystem, mit dem die Erfindung
verwendet werden kann. Während 4 eine
Verarbeitungsarchitektur zeigt, die für einen Allzweckcomputer, wie
zum Beispiel einen PC oder eine Workstation, besonders geeignet
ist, so ist doch zu erkennen, dass wohlbekannte Modifikationen vorgenommen
werden können,
um das Verarbeitungssystem dahingehend zu konfigurieren, dass es
für eine
Vielzahl verschiedener Anwendungen geeigneter wird. Zum Beispiel
können
viele Elektronikgeräte,
die eine Verarbeitung benötigen,
unter der Verwendung einer einfacheren Architektur implementiert
werden, bei der eine CPU 401 verwendet wird, die mit einem
Widerstandsspeichergerät 408 und/oder
mit Speicherpuffergeräten 404 gekoppelt ist.
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Die
vorliegende Erfindung wurde zwar anhand spezifischer beispielhafter
Ausführungsformen beschrieben
und veranschaulicht, doch versteht es sich, dass viele Modifikationen
und Ersetzungen vorgenommen werden können, ohne dass dadurch vom Umfang
der Erfindung abgewichen wird. Demnach soll die vorliegende Erfindung
nicht durch die oben gegebene Beschreibung als eingeschränkt betrachtet
werden, sondern lediglich durch den Umfang der beiliegenden Ansprüche eingeschränkt sein.