JPS6286866A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は省面積を可能とする浮遊ゲート型不揮発性半導
体記憶装置に関する。

［従来の技術］ ソース、ドレイン間の作動領域に於ける電圧・電流特性
が不飽和特性を有していることで多くの利点をもち、又
低電流、低消費電力状態に於いても極めて良好なスイッ
チング動作が行なえる素子として、静電誘導トランジス
タ（ＳＩＴ）が知られている。従来の浮遊ゲートを有す
るトランジスタを用いた不揮発性半導体記憶装置では、
個々の記憶素子を構成するソース、作動領域、ドレイン
、浮遊ゲート、制御ゲート等は半導体基板の表面に横方
向に、換言すれば、はぼ平面的な配列で形成されている
。このために半導体基板上でビット情報を記憶するメモ
リセルの集約度に限界があり、これらのメモリセルの占
める面積が太き（高集積化に雌点があった。

そこで、本発明はこれら、ソース、作動領域、ドレイン
等を棚状に形成することで集積度が高められた、ＳＩＴ
型の不揮発性半導体記憶装置を提供することを目的とす
る。

［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、第１導電型の半導
体基板と、該半導体基板の表面部に形成されたドレイン
領域およびソース領域の一方となる第２導電型の不純物
埋込層と、該不純物埋込層の表面に形成された第２導電
型のエピタキシャル層と、該エピタキシャル層′の表面
から該不純物埋込層の縦方向に伸びる作動領域を形成す
るための該作動領域を囲む該エピタキシャル層の表面か
ら該不純物埋込層の縦方向に伸びる絶縁物隔壁と、該作
動領域に一定間隔をへだてて縦方向に伸び、該絶縁物隔
壁内に設けられた少なくとも１個の浮遊ゲートと、該浮
遊ゲート毎に該作動領域と反対側で、かつ縦方向に伸び
該浮遊ゲートと一定間隔をへたてて該絶縁物隔壁内に設
けられた制御ゲートと、該作動領域の表面部に形成され
該ドレイン領域および該ソース領域の他方となる第２導
電型の第１不純物領域と、該作動領域の一部に形成され
た第１導電型の第２不純物領域と、を有することを特徴
とするものである。

即ち、本発明の不揮発性半導体記憶装置の各メモリセル
を構成する各記憶素子が、ドレイン、作動領域、浮遊ゲ
ート、制御ゲート及びソースを半導体基板の厚さ方向換
言すれば縦方向に配設されている。このために記憶素子
の集積密度が高くなる。

本発明の不揮発性半導体記憶装置の母材となる半導体基
板はＰ型、Ｎ型のいずれでもよい。この半導体基板の有
する多数キャリアと同種のキャリアを有する導電型を本
発明では第１導電型と定義する。

この半導体基板の表面部に第２導電型の不純物埋込層が
形成される。ここで第２導電型とは第１導電型と異種の
キャリアを有する導電型のことである。例えば、第１導
電型がＰ型の場合に第２導電型はＮ型となる。

この不純物埋込層の上に第２導電型のエピタキシャル層
が構成されている。エピタキシャル層の厚さは２〜１０
μ。

その不純物濃度はｌＸ１０’４〜５Ｘ１０１４ＣＩ１１
″″３程度のものである。

このエピタキシャル層に作動領域が形成されている。こ
こで、作動領域とは後述する浮遊ゲート、υＪ１１１ゲ
ートの状態に応じて電気伝導度が変化しスイッチング作
用をする領域のことである。実用的には１個の埋込層に
対して多数の作動領域を形成するのがよい。作動領域は
゛実質上エピタキシャル層の表面側から不純物埋込層に
向う、いわゆる、縦方向に形成された酸化物等の絶縁物
隔壁で区画、形成される。この絶縁物隔壁はエピタキシ
ャル層の表面から不純物埋込層にまで達するもので、実
質上エピタキシャル層を各作動７、領域に区画する。

浮遊ゲート及び制御ゲートは実質的にこの絶縁物隔壁の
中に形成されている。浮遊ゲートは、作動領域部から一
定の厚さの酸化物層等絶縁部層（５００〜１０００Ａ）
をへだてて縦方向に伸びる板状のもので、通常多結晶シ
リコンで形成される。１個の作動領域に対して２個、４
個等の複数個の浮遊ゲートを設けることができる。これ
らの各浮遊ゲートは縦方向に並列して配列することが必
要である。

各浮遊ゲートのその隣接する作動領域と反対側の部分の
絶縁物隔壁内に制御ゲートが形成される必要がある。こ
の制御ゲートも多結晶シリコンで形成される。なお、作
動領域に面して浮遊ゲートをともなわない独立した制御
ゲートを形成することもできる。

更に作動領域表面部分にソース領域、ドレイン領域の他
方となる不純物領域が形成されている。

又不純物埋込層と基板表面との導電性を確保するために
、作動領域以外の部分のエピタキシャル層の表面に第１
不純物領域が形成される。そしてこの第１不純物領域お
よび作動領域は第１導電型のアイソレーションで半導体
基板の他部分と電気的に絶縁される。なおエピタキシャ
ル層の表面及び各不純物領域は酸化物層で被覆される。

なお、各不純物領域は被覆された酸化物層を貫通する孔
が形成され、この孔の部分にアルミニウム電極が形成さ
れることになる。又、ドレイン、ソースとなるいずれか
の電極とその電極が隣接する不純物領域との闇に薄いト
ンネル効果が生じる程度の絶縁膜を設けることもできる
。このトンネル絶縁膜はソースとドレイン間のカットオ
フ時には漏れ電流をなくし、ハイインピーダンスとなる
。

この作動領域の一部には第１導電型の第２不純物領域が
形成される。この第２不純物領域は第１不純物領域との
間で逆方向電圧をかけ作動領域になだれ降服を発生させ
るために作られる領域である。この第２不純物領域は、
導電型が異なるのみで、第１不純物領域と同様の構造を
もち、また同様に形成できる。

なお、絶縁膜としては５ｉｎｚ膜が一般的であるが、そ
の他Ａ文ｘｏ３、Ｓｔ　３Ｎ４およびそれらの複合膜を
使用することができる。

［作用］ 本発明の不揮発性半導体記憶装置では、不純物埋込層お
よび作動領域に形成された第１不純物領域のいずれか一
方をソース、他方をドレインとするものである。そして
、このソース、ドレイン間の導電の状態、あるいは制御
ゲートの電位との関係でのソースとドレイン間の導電状
態の変化で記憶の状態が判断される。浮遊ゲートのいわ
ゆる「書き込み」の有無により記憶が判断される。この
書き込みは浮遊ゲートに容量結合している制師ゲートに
正電位を加え、第１不純物領域、第２不純物領域間に高
電位を印加し、両者の間の作動領域になだれ降服を発生
させる。このなだれ降服により発生したキャリアが制御
ゲートの電界に引かれ、この浮遊ゲートにキャリアが捕
まり蓄積される。浮遊ゲートはその全周囲を絶縁物膜で
囲まれているため、浮遊ゲート中のキャリアは逃げ出す
ことなく浮遊ゲートに保持される。そして−き込みが終
了した時点に於いて、この保持されたキャリアにより、
作動領域に空乏層が広がりソース、ドレイン間の導電状
態が変化する。即ち、定まった空乏状態が保持され、ス
イッチングの状態が保持され、この素子は不揮発性とな
る。

浮遊ゲートの消去は、消去しようとする浮遊ゲートに紫
外線を照射することにより可能である。

この照射によりエネルギーレベルが高くなったこのキャ
リアは励起され、この絶縁物膜から放出される。

そして、浮遊ゲートに紫外線が照射された後の浮遊ゲー
トが書き込まれていない状態に於いては、この作動領域
に空乏層が形成されない。このためにソースとドレイン
間の電気抵抗は小さい。従って、前述した異なる導電の
状態を検出し、処理することで、１個の浮遊ゲートに対
して２個の信号が取りだされる。

［実施例］ 以下、本発明を具体、的な実施例に基づいて詳しく説明
する。

本発明の不揮発性半導体記憶装置は、その要部断面を第
１図で示す。この装置は共通の接地端子Ｔ１と同電位の
Ｐ型シリコン基板１０．このシリコン基板１０の一定範
囲に形成され、キャリア密度が多いＮ生型の不純物埋込
層２０．この表面に形成され、この不純物埋込層２０よ
り相対的にキャリア密度が小さいＮ−型のエピタキシャ
ル層３０、このエピタキシャル層３０を各作動領域３１
（３２，３３・・・・・・）に区画する酸化物層４０等
で構成されている。この作動領域３１の周囲の酸化物層
４０内には酸化膜５０を隔てて浮遊ゲート６１．６２が
互いに対向して形成されている。さらに各浮遊ゲート６
１．６２の外側に熱酸化膜を隔てて制御ゲート７１．７
２が設けられている。作動領域３１の上面部にはエピタ
キシャル層３０のキャリア密度より相対的にキャリア密
度が大きいＮ生型の第１不純物領域８１．８２が形成さ
れている。又、この第１不純物領域８１．８２に接触し
て、キャリア密度が多いＰ十型の第２不純物領域９１．
９２が形成されている。

制御ゲート７１．７２は配線パターン７１１．７２１に
結線され、その表面に形成された図略の層間絶縁膜に被
覆されている。これら制御ゲート７１．７２、不純物領
域８１．８２．９１．９２は酸化物層に設けたコンタク
ト穴を介してそれぞれ図略の電極に結線されている。

本実施例の不揮発性半導体記憶装置は上記した構成をも
つ。

次に第２図〜第８図により本実施例の不揮発性半導体記
憶装置の製造方法を説明する。まず、第２図に示すよう
に（１００）Ｐ型のシリコン基板１ｏ（６〜８ΩＣＩ）
に第５ｊｌ（Ｄ元素（Ａｓ、Ｐ）を拡散させＮ型の不純
物埋込層２０を所定の領域に形成する。その後Ｎ型でｌ
Ｘ１０’４ｃｓ＋″″３〜５Ｘ１０’４ｃｍ−３のエピ
タキシャル層３０を２〜１０μｍの厚さで成長させる。

次に各領域を電気的に分離させるため、第３図に示すよ
うにＳｉｌ板１０とエピタキシャル１１３０に溝はり後
ＣＶＤ法で５ＩＯｔによりアイソレーションを行ない酸
化物層４０を形成する。

その後第４図の断面図に示すように１０００℃スチーム
雰囲気中の酸化でエピタキシャル１１３０の表面に０．
８〜１．０μｍの熱酸化１！（ＳｉＯ２）を形成する。

そして一般に用いられるホトリソグラフィ、エツチング
手法により、溝３５を形成する予定領域にレジストパタ
ーン５８を形成し、次にこのレジストパターン５８をマ
スクとして反応性イオンエツチング又はイオンミリング
、反応性イオンミリング等で異方性のエツチングを行な
って熱酸化膜５１を部分的にエツチングし、引き続きエ
ピタキシャル層３０を選択的に異方性エツチングを行な
い、エツチングの底部が不純物埋込層２０に到達するま
でエツチングを進め溝３５を形成する。

次にレジストパターン５８を除去して溝３５内部を１０
００℃〜１０５０℃のドライ酸素中で熱酸化し、溝３５
の内壁面と底面を５００〜１０００人酸化し、次にこの
熱酸化膜を除去する。この酸化、除去を行なうことによ
って反応性イオンエツチングでの汚れ、エツチング面の
荒れを除去し、引き続き形成する予定の熱酸化膜の絶縁
耐圧の向上及び熱安定性が得られる。上記のように熱酸
化膜を除去した後、再酸化膜を１０００℃〜１０５０℃
のドライ酸素中で行ない溝３５の内壁面と底面に５００
〜１０００人の熱酸化膜５２を形成する。これにより作
動領域３１が区画される。この状態を第５図に示す。

次にＬＰＣＶＤ法により全面にひ素又はリンを多譬に含
むＮ生型多結晶シリコン層５０を酸化膜３１が形成され
た溝３５が埋まるように堆積する。

その状態を第６図に示す。

次に、反応性イオンエツチング等により表面に形成した
熱酸化膜５１の表面が現れるまで全面の多結晶シリコン
ｆｆ１５０をエッチバッグ法により除去する。引き続き
上記の溝３５を形成した方法と同様の方法で多結晶シリ
コン層５０及びエピタキシャルＷ１３０等をエツチング
して第２の溝３６を形成する。このとき浮遊ゲート６１
．６２が形成される。その状態を第７図に示す。

次に第８図に示すように、上記と同様に再酸化法により
熱酸化１！５４を第２の溝３６の底面及び壁面に５００
〜１０００人形成し、次いでＮ生型の第２多結晶シリコ
ン層６０を形成する。続いてこの第２多結晶シリコン層
６０を部分的にエツチング除去して制御ゲート７１．７
２および配線パターンを形成する（第１図に示す）。次
に層間絶縁膜を堆積し、その後電気的接続をとるための
コンタクト穴を形成し、コンタクト穴からＮ＋の不純物
領域８１．８２、Ｐ＋の不純物領１！９１．９２を形成
するため不純物を所定領域にイオン注入で形成する。

次いでコンタクト穴の部分に一般に用いられるアルミ蒸
着層を形成し、ホトリソグラフィー、エツチングにより
配線層を含む電極を形成する。このようにして第１図に
示す本実施例の不揮発性半導体記憶装置を製造する。

なおこのＮ十不純物領域８１，８２、Ｐ十不純物領域９
１．９２は、第６図において多結晶シリコン層５０をエ
ッチバックした状態において形成しても形成することが
できる。また第２の溝３６の形成を行なう前に表面の酸
化膜を除去して所謂選択酸化法（ＬＯＣＯ８法）等によ
り表面の平滑化を行なうとともに、本実施例では示さな
かった所謂通常のＭＯＳトランジスタをエピタキシャル
層３０領域及びＰ型アイソレーション（図示せず）に形
成することもできる。このときＰ型アイソレーションは
ｐｗｅｉｉの濃度で形成すればよい。

通常のＭＯＳトランジスタのシリコンゲートは第２多結
晶シリコン層６０で形成できる。又この時例えば通常の
ＭＯＳトランジスタのソース、ドレイン形成用Ｎ十不純
物領域、Ｐ十不純物領域でもって本実施例のＮ十不純物
領域７１．７２等を形成できる。

以上のように形成した装置は本実施例では所謂ＥＰＲＯ
Ｍとして使用される。

次に本実施例の動作の一例を第９図に示す。この第９図
は書き込み動作が終了し、浮遊ゲート６１に電子が注入
され、主作動領域３１に空乏層（幅約Ｘ）が広がってい
る状態を示す。即ち、書き込もうとする浮遊ゲート６１
に容聞結合している制御ゲート７１の電極にプラス（＋
）電圧を加える。Ｎ十不純物領域、Ｐ十不純物領域をそ
れぞれに接続される電極に逆方向に電流が流れこれらの
接合面でなだれ降服が置きるように逆方向に電圧を印加
する。これにより、浮遊ゲート６１に電子が蓄積される
。その結果、例えば制御ゲート７１に電圧が印加されな
くとも浮遊ゲート６１中の電子による電荷によって作動
領域３１へ幅約Ｘの空乏層３１ａが伸びる。この空乏層
３１ａの広がりは浮遊ゲート５１中の電子の量により決
まる。

又多量に電子が書き込まれている時は、この空乏１１５
１ａの拡がりはある一定の値になる。所ｌＭＯＳダイオ
ードにおける反転層が形成された時の空乏層の幅である
。この幅Ｘは、例えばエピタキシャル層２０の不純物密
度がそれぞれ、ｌＸ１０’４ｃｍ−３、ｌＸ１０１５Ｃ
Ｉ−３の時は、約２．７μ−、約１．０μｍである。

本実施例のように、向いあった２つのＥＰＲＯＭを使用
し、かつ、１×１０１４０１−３のエピタキシャル層を
使用した場合、作動領域３１の浮遊ゲート６１、制御ゲ
ート７３間の距離を例えば４μｍとすれば、浮遊ゲート
６１が書き込まれ、制御ゲート７３に電圧が印加される
と両方がら空乏層が伸び、くっつき合うことにより不純
物埋込層２ｏとコンタクト部に形成し作動領域３１がカ
ットオフし電流が流れなくなる。

次に、本実施例のＥＦＲＯＭを消去する場合を説明する
。消去はこの浮遊ゲート６１の上方から紫外線を照射す
ることで実現できる。紫外線からエネルギーを得たキャ
リアは励起し酸化絶縁膜を起えて、浮遊ゲートから飛び
出す。

本実施例によれば縦方向に設けられた２個の作動領域３
１、これを制御する制御ゲート及び浮遊ゲートを設けた
ことで、集積度が向上した不揮発性半導体記憶装置が実
現できる。又、作動領域３１．３２の間に制御ゲートを
設けたことで、この作動領域３１．３２の両端に位置す
るいずれかのデバイスの書き込み状態は、このｉ制御ゲ
ートに電圧を印加することで検出できる。

［発明の効果］ 本発明によれば、ソース、主作動領域、ドレイン等をエ
ピタキシャル層の厚み方向に形成した事で、集積度の高
いメモリセル、このメモリセルより構成される不揮発性
半導体記憶１１ｆが実現できる。

【図面の簡単な説明】

第１図は本発明の具体的な実施例に係る不揮発性半導体
記憶装置の要部を示す斜視図である。第２図ないし第８
図は同実施例の不揮発性半導体記憶装置を＠造するとき
の主要工程ごとの装置の要部を示す断面図であり、第２
図は酸化物層を形成したときの断面図、第３図は酸化物
層を形成したときの断面図、第４図は浮遊ゲート形成の
ための溝を形成したときの断面図、第５図は溝に酸化膜
形成したときの断面図、第６図は多結晶シリコンを埋込
んだ状態を示す断面図、第７図は制御ゲートを形成する
ための第２の溝を形成したときの断面図、第８図は第２
の溝に多結晶シリコンを埋込んだ状態を示す断面図であ
る。第９図は同実施例に用いた装置に於いて、書き込み
、リードを行う時の作動を説明する作動状態図である。 １０・・・基板　　　　　　　２０・・・不純物埋込層
３０・・・エピタキシャルＭ　　３１・・・作動領域４
０・・・酸化物層 ６１．６２・・・浮遊ゲート ７１．７２・・・制御ゲート

Claims (8)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 該半導体基板の表面部に形成されたドレイン領域および
   ソース領域の一方となる第２導電型の不純物埋込層と、 該不純物埋込層の表面に形成された第２導電型のエピタ
   キシャル層と、 該エピタキシャル層の表面から該不純物埋込層の縦方向
   に伸びる作動領域を形成するための該作動領域を囲む該
   エピタキシャル層の表面から該不純物埋込層の縦方向に
   伸びる絶縁物隔壁と、該作動領域に一定間隔をへだてて
   縦方向に伸び、該絶縁物隔壁内に設けられた少なくとも
   １個の浮遊ゲートと、 該浮遊ゲート毎に該作動領域と反対側で、かつ縦方向に
   伸び該浮遊ゲートと一定間隔をへだてて該絶縁物隔壁内
   に設けられた制御ゲートと、該作動領域の表面部に形成
   され該ドレイン領域および該ソース領域の他方となる第
   ２導電型の第１不純物領域と、 該作動領域の一部に形成された第１導電型の第２不純物
   領域と、 を有することを特徴とする不揮発性半導体記憶装置。
2. （２）第２不純物領域は作動領域の上方で第１不純物領
   域と隣接して形成されている特許請求の範囲第１項記載
   の不揮発性半導体記憶装置。
3. （３）作動領域を囲む絶縁物隔壁内には、該作動領域を
   対称中心とする２個の浮遊ゲート、２個の制御ゲートが
   設けられている特許請求の範囲第１項記載の不揮発性半
   導体記憶装置。
4. （４）作動領域を囲む絶縁物隔壁内には、該作動領域を
   対称中心とする４個の浮遊ゲート、４個の制御ゲートが
   設けられている特許請求の範囲第１項記載の不揮発性半
   導体記憶装置。
5. （５）作動領域を囲む絶縁物隔壁内には、該作動領域を
   対称中心とする一方の側に１組の浮遊ゲート、および制
   御ゲートと他方の側に１個の制御ゲートが設けられてい
   る特許請求の範囲第１項記載の不揮発性半導体記憶装置
   。
6. （６）第２不純物領域は他方の側に設けられた制御ゲー
   トおよび不純物埋込層の間に両者に接して形成されてい
   る特許請求の範囲第５項記載の不揮発性半導体記憶装置
   。
7. （７）不純物埋込層はドレイン領域およびソース領域の
   一方の共通の領域を構成する特許請求の範囲第１項記載
   の不揮発性半導体記憶装置。
8. （８）作動領域の表面部に形成された不純物領域にはト
   ンネル効果が生じる程度の絶縁膜を介して形成された電
   極をもつ特許請求の範囲第１項記載の不揮発性半導体記
   憶装置。