KR100492797B1 - 자기저항 램 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 자기저항 램 및 그 제조 방법에 관한 것으로, SOI(Silicon On Insulator) 기판 위에 구현된 JFET(Junction Field Effect Transistor)를 사용하여 기생 용량을 감소시키고 소자간의 절연 특성을 향상시켜 오프 상태 누설 전류의 감소에 유리한 자기저항 램 및 그 제조 방법에 관한 것이다. 이러한 본 발명은, 고속도, 고밀도 및 비휘발성 메모리를 특징으로 하여 차세대 메모리 소자로 각광 받고 있는 자기저항 램의 제작시 JFET를 사용함으로써 공정 단순화가 가능하고, 기존의 수평 구조 전계 효과 트랜지스터(MOS FET)에서 필수적인 게이트 옥사이드 형성 공정이 생략되므로 옥사이드 캐패시턴스의 제거에 의한 메모리 소자의 속도를 향상시킬 수 있도록 한다. 따라서, 본 발명은 SOI 기판에 형성된 JFET을 사용함으로써 공정 단순화와 함께 고성능 메모리 제작이 가능하도록 하는 효과를 제공한다.
Description
본 발명은 자기저항 램 및 그 제조 방법에 관한 것으로, 자기저항 램의 셀 구조를 개선하여 공정을 단순화 시키고, 메모리 속도를 향상시킬 수 있도록 하는 자기저항 램 및 그 제조 방법에 관한 것이다.
현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 자기저항 램의 개발에 적극 참여하고 있다.
자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이타를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
이에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.
도 1은 이러한 종래의 자기저항 램에서 데이타가 저장되어지는 다층 자성 박막 구조로서 MTJ(Magnetic Tunnel Junction, 자기 터널 접합) 셀의 단면도를 나타낸다.
일반적으로 MTJ셀(5)은 반자성체(anti-ferroelectric) 박막(1), 고정층 강자성체 박막(2), 터널링 전류가 흐르는 얇은 절연층(3) 및 자유층 강자성체 박막(4)으로 형성된다.
여기서, 고정층 강자성체 박막(2)은 자화 방향이 한 방향으로 고정되어 있으며, 반자성체 박막(1)은 고정층 강자성체 박막(2)의 자화 방향이 변하지 않도록 고정해 주는 역할을 한다. 반면에, 자유층 강자성체 박막(4)은 외부 자장에 의해 자화 방향이 바뀌어 지며, 이 층의 자화 방향에 따라 "0" 또는 "1"의 데이타를 기억할 수 있다.
이러한 MTJ셀(5)에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 같으면 터널링 전류의 크기가 크며, 반대로 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.
이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항)효과라 하는데, 이 터널링 전류의 크기를 감지함으로써 자유층 강자성체 박막(4)의 자화방향을 알 수 있고, 셀에 저장된 데이타를 판독할 수 있게 된다.
도 2a는 전계 효과 트랜지스터(Field Effect Transistor)를 이용하여 자기저항 램의 셀을 구현한 실시예를 나타낸다.
자기저항 램의 단위셀은 하나의 수평구조 전계 효과 트랜지스터(Metal-Oxide-Silicon Field Effect Transistor;9)와, MTJ셀(5)과, 데이타의 리드시 사용되는 읽기 워드라인(6)과, 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(5) 내의 자유층 강자성체 박막(4)의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인(8)과, MTJ셀(5)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(4)의 자화방향을 알 수 있도록 하는 비트라인(7)을 구비한다.
이러한 구성을 갖는 종래의 자기저항 램은, 리드시에 읽기 워드라인(6)에 전압을 가하여 전계 효과 트랜지스터(9)를 동작시키고 비트라인(7)에 전류를 인가한 뒤 MTJ셀(5)에 흐르는 전류의 크기를 감지한다.
또한, 라이트시에는 전계 효과 트랜지스터(9)를 오프 상태로 유지하면서, 쓰기 워드라인(8)과 비트라인(7)에 전류를 인가시킴으로써 이로 인해 발생되는 외부 자기장에 의해 MTJ셀(5) 자유층의 자화 방향을 변화시킨다.
여기서, 비트라인(7)과 쓰기 워드라인(8)에 동시에 전류를 인가시키는 이유는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생되며, 이로 인해 여러 개의 셀 배열 중에서 하나의 셀을 선택할 수 있기 때문이다.
도 2b는 도 2a의 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
수평 구조 트랜지스터(9)의 소스(10)의 상부에 접지선(12)이 형성되고, 게이트의 상부에 읽기 워드라인(6)이 형성되며, 드레인(11)의 상부에는 도전층(13), 콘택 플러그(14), 도전층(15) 및 콘택 플러그(16)가 차례로 형성된다. 그리고, 쓰기 워드라인(8)의 상부에 연결층(17)이 형성되고, 연결층(17)의 상부에 MTJ셀(5)과 비트라인(7)이 스택(stack) 형식으로 형성된다.
도 2c는 전계 효과 트랜지스터를 사용한 종래의 자기저항 램의 등가 회로도를 나타낸다.
도 2c는 도 2a의 MTJ(5)를 저장된 데이터에 따른 가변 저항 r로 나타내고, 전계 효과 트랜지스터(9)의 게이트 전압 VG의 인가시 드레인 및 소스간에 전류 Ids가 흐르게 된다.
하지만, 이러한 종래의 전계 효과 트랜지스터의 문제점 중의 하나는 게이트 옥사이드에 기인하는 캐패시터의 존재로 인하여 소자의 온/오프 속도에 지연이 생긴다는 점인데, 이에 따라 자기저항 램의 AC 특성을 열화시킬 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, SOI(Silicon On Insulator) 기판에 구현된 JFET(Junction Field Transistor)를 이용하여 공정 단순화와 함께 메모리 특성을 향상시키도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, SOI기판의 상부에 소스, 드레인 및 실리콘 기판으로 형성된 JFET와, 실리콘 기판의 상부에 형성된 읽기 워드라인과, JFET의 드레인 상부에 형성된 콘택 라인과, 콘택 라인의 상부에 적층된 MTJ셀과, MTJ셀의 상부에 형성되되, 읽기 워드라인의 상측에 구비되는 비트라인 및 비트라인의 상부에 형성된 쓰기 워드라인을 구비함을 특징으로 한다.
또한, 본 발명의 자기저항 램의 제조 방법은, 절연체의 상부에 형성된 실리콘 기판에 불순물을 확산하거나 이온을 주입하여 엑티브 패터닝을 수행하는 공정과, 실리콘 기판에 소스 영역 및 드레인 영역을 형성하고, 실리콘 기판의 상부에 마스크층을 형성하는 공정과, 실리콘 기판에 P+ 게이트 영역을 형성하는 공정과, 실리콘 기판, 소스 및 드레인 영역의 상부에 층간 절연막을 증착하는 공정과, 층간 절연막의 상부에 전극을 형성하는 공정 및 드레인 영역의 상부에 콘택라인, MTJ셀, 비트라인 및 워드라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a는 본 발명에 따른 자기저항 램의 구조를 나타낸다.
본 발명의 자기저항 램은, SOI(Silicon On Insulator)에 구현된 JFET(Junction Field Effect Transistor;24)와, MTJ셀(20)과, 데이타의 리드시 사용되는 읽기 워드라인(21)과, 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(20) 내의 자유층 강자성체 박막의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인(23)과, MTJ셀(20)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막의 자화방향을 알 수 있도록 하는 비트라인(22)을 구비한다.
도 3b는 도 3a와 대응되는 본 발명에 따른 자기저항 램의 단면도이다.
본 발명은 절연체(Insulator;25)의 상부에 소스(27), 드레인(28) 및 실리콘 기판(Si Substrate;26)으로 형성된 JFET(24)가 형성되고, 실리콘 기판(26)의 상부에 읽기 워드라인(21)이 형성된다. 그리고, 드레인(28)의 상부에는 콘택 라인(29)이 형성되고, 콘택 라인(20)의 상부에 MTJ셀(20)이 적층된다.
또한, MTJ셀(20)의 상부에는 비트라인(22)이 형성되고, 비트라인(22)의 상부에 쓰기 워드라인(23)이 형성된다.
도 3c는 SOI에 구현된 JFET를 사용한 본 발명의 자기저항 램의 등가 회로도를 나타낸다.
도 3c는 도 3a의 MTJ를 저장된 데이터에 따른 가변 저항 r로 나타내고, SOI기판에 구현된 JFET(24)를 사용하게 된다.
이러한 구성을 갖는 본 발명은 N-채널 JFET(24)을 사용할 경우 JFET(24)의 게이트에 가해지는 전압을 살펴보면 다음과 같다.
먼저, 데이터의 유지시에는 JFET(24)의 게이트에 음의 값이 인가된다. 이러한 경우 채널은 역바이어스로 디플리션(depletion) 상태가 되어 JFET(24)의 드레인과 소스 단에 전류가 흐르지 않게 된다.
또한, 리드/라이트 동작시에는 JFET(24)의 게이트에 0V의 전압이 인가된다. 이러한 경우 JFET(24)가 턴온되어 MTJ셀(20)에 기록된 데이타에 따라 드레인과 소스간에 전류가 흐르게 된다.
본 발명에서 일반적인 실리콘 기판에 JFET(24)를 구현한 경우에는 채널 영역과 기판간에 역 누설 전류가 발생하게 되고, 접합 면적이 넓은 경우에는 스탠바이(Stand-by) 전원 면에서도 문제가 야기될 수 있다. 따라서, 본 발명에서는 SOI(Silicon On Insulator)를 이용해 JFET(24)를 구현하므로 오프 상태의 누설 전류를 감소시킴으로써 자기저항 램의 고속화, 고밀도화를 실현할 수 있도록 한다.
또한, 본 발명은 형성 공정이 단순한 JFET을 사용함으로써 공정을 단순화 시킬 수 있고, MOSFET의 게이트 절연막 형성 공정이 제외되므로 게이트 절연막에 의한 캐패시턴스의 감소로 인해 동작 속도를 향상시킬 수 있게 된다.
한편, 도 4a 내지 도 4e는 본 발명에 따른 자기저항 램의 제조 방법을 나타낸다.
먼저, 도 4a 및 도 4b의 과정에서는, 본 발명의 JFET(24)가 N-채널일 경우 절연체(25)의 상부에 형성된 N타입 실리콘 기판(26)에 N-타입 불순물을 확산하거나 이온을 주입하여 엑티브 패터닝(Active patterning)을 수행한다.
그리고, 도 4c의 과정에서는 N타입 실리콘 기판(26)에 N+ 소스 영역(27)과 N+ 드레인 영역(28)을 형성하고, 마스크층(30)을 형성한다.
도 4d의 과정에서는, N타입 실리콘 기판(26)에 P+ 게이트 영역을 형성한다. 이때, P+ 게이트 형성을 위해 따로 이온을 주입하거나 확산 공정을 수행하지 않고 게이트 콘택 형성시에 플러그 물질로 P+형이 도핑된 폴리 실리콘이나 비정질 실리콘(amorphous silicon)을 증착한다.
이후에, 열처리 공정을 통해 공정을 단순화시킬 수 있으며, 얕은 게이트 졍선(Shallow Gate Junctions)의 형성이 가능하다. 또한, 소스(27)와 드레인(28)의 형성시에도 동일한 공정 과정을 갖는다.
다음에, 도 4e는 과정에서는, 실리콘 기판(26), 소스(27) 및 드레인(28) 영역의 상부에 층간 절연막(Interlayer Dielectric,ILD)인 절연층(31)을 증착한 뒤 전극(32)을 형성한다. 이후에, N채널 SOI JFET(24)의 드레인(28)의 상부에 콘택라인(29), MTJ(20) 및 비트라인(22) 및 쓰기 워드라인(33)을 형성한다.
이러한 본 발명에서는 N채널 SOI JFET를 이용한 MRAM의 제작 공정만을 기술하였으나 P채널 SOI JFET도 동일하게 적용 가능하다. 다만, 이러한 경우 리드/라이트 동작시에는 게이트 전압이 0V로 동일하지만, 데이터 유지시에는 양의 값을 게이트에 인가해야만 채널이 디플리션(depletion)된다.
본 발명에서는 공정이 단순하면서 고성능의 MRAM셀을 구현하기 위한 방법으로 SOI기판 위에 반도체 소자(트랜지스터/다이오드 등)를 제작하고 이를 셀 스위칭 소자로 사용한다.
이때, SOI기판을 이용할 경우 전원 장치로 많이 사용되는 JFET(Junction Field Effect Transistor), BJT(Bipolar Junction Transistor) 및 스위칭 소자로 광범위하게 사용되고 있는 전계 효과 트랜지스터(MOSFET)를 함께 적용하는 것이 가능하다. 또한, 이러한 소자들을 주변 구동 회로의 구현에 함께 사용함으로써 BiCMOS와 MTJ를 결합한 고성능 MRAM의 제작이 가능하게 된다.
도 5는 SOI 기판에 구현된 전계 효과 트랜지스터 MOSFET를 사용한 자기저항 램의 단면도이다.
도 5의 실시예는, 절연체(32)의 상부에 게이트(33), 소스(34) 및 드레인(35)으로 구성된 수평 구조 트랜지스터가 형성되고, 수평 구조 트랜지스터의 소스(34)의 상부에 접지선(36)이 형성된다. 그리고, 게이트(33)의 상부에 읽기 워드라인(37)이 형성되며, 드레인(35)의 상부에는 도전층(38), 콘택 플러그(39), 도전층(40) 및 콘택 플러그(41)가 차례로 형성된다. 또한, 쓰기 워드라인(43)의 상부에 연결층(42)이 형성되고, 연결층(42)의 상부에 MTJ셀(44)과 비트라인(45)이 스택(stack) 형식으로 형성된다.
한편, 도 6은 SOI 기판에 구현된 수직 구조의 BJT를 사용한 자기저항 램의 단면도이다.
도 6의 실시예는, 절연체(Insulator;46)의 상부에 N+콜렉터 영역(47) 및 실리콘 기판(49)이 형성되고, 실리콘 기판(49)에 N-콜렉터 영역(48) 및 N타입 이미터 영역(50)이 형성된다. 그리고, N타입 이미터 영역(50)의 상부에 접지선(52)이 형성된다.
또한, N-콜렉터 영역(48)의 상부에는 P타입 베이스 영역(51)이 형성되고, P타입 베이스 영역(51)의 상부에 콘택 라인(53)이 형성되며, 콘택 라인(53)의 상부에 MTJ셀(54)이 적층된다. MTJ셀(54)의 상부에는 비트라인(55)이 형성되고, 비트라인(55)의 상부에 쓰기 워드라인(56)이 형성된다.
이상에서와 같이 수직 구조의 BJT를 제작하는데 있어서 이미터의 정션 깊이를 제어하는데 어려움이 있을 수 있다. 따라서, 얕은 이미터 정션을 형성하는 방법으로 이미터를 만들기 위한 도핑을 수행하지 않고, 이미터 콘택 형성시에 플러그 물질로 n+가 도핑된 폴리 실리콘을 증착하고, 이 후 열처리 공정을 수행함으로써 공정을 단순화시키게 된다.
한편, 도 7은 SOI 기판에 구현된 수평 구조의 BJT를 사용한 자기저항 램의 단면도이다.
도 7의 실시예는, 절연체(Insulator;57)의 상부에 N+콜렉터 영역(59) 및 P타입 베이스 영역(58) 및 N타입 이미터 영역(60)이 형성된다.
그리고, P타입 베이스(Base of Lateral Bipolar Junction Transistor) 영역(58)의 상부에는 P타입 베이스(Base of Bipolar Junction Transistor) 영역(61)이 형성되고, P타입 베이스 영역(61)의 상부에 콘택 라인(63)이 형성된다.
또한, 콘택 라인(63)의 상부에 MTJ셀(64)이 적층되고, MTJ셀(54)의 상부에는 비트라인(65)이 형성되며, 비트라인(65)의 상부에 쓰기 워드라인(66)이 형성된다.
이상에서 설명한 바와 같이, 본 발명은 게이트 옥사이드 캐패시턴스 및 SOI 기판 사용에 의한 트랜지스터의 기생 용량 감소로 인해 메모리의 고속화에 유리하며, SOI 기판을 사용함으로써 JFET의 오프 상태 누설 전류를 감소시킴으로써 공정 단순화와 함께 메모리 특성을 향상시키도록 하는 효과를 제공한다.
도 1은 종래의 MTJ셀의 단면도.
도 2a, 도 2b 및 도 2c는 종래의 수평구조 전계 효과 트랜지스터를 이용한 자기저항 램의 모식도, 단면도 및 등가 회로도.
도 3a, 도 3b 및 도 3c는 본 발명에 따른 자기저항 램의 모식도, 단면도 및 등가 회로도.
도 4a 내지 도 4e는 본 발명에 따른 자기저항 램의 제조 방법을 나타내는 공정 순서도.
도 5는 SOI 기판에 구현된 전계 효과 트랜지스터를 사용한 본 발명에 따른 자기저항 램의 다른 실시예.
도 6은 SOI 기판에 구현된 수직 구조의 바이폴라 정션 트랜지스터를 사용한 본 발명에 따른 자기저항 램의 또 다른 실시예.
도 7은 SOI 기판에 구현된 수평 구조의 바이폴라 정션 트랜지스터를 사용한 본 발명에 따른 자기저항 램의 또 다른 실시예.
Claims (9)
- SOI기판의 상부에 소스, 드레인 및 실리콘 기판으로 형성된 JFET;상기 실리콘 기판의 상부에 형성된 읽기 워드라인;상기 JFET의 드레인 상부에 형성된 콘택 라인;상기 콘택 라인의 상부에 적층된 MTJ셀;상기 MTJ셀의 상부에 형성되되, 상기 읽기 워드라인의 상측에 구비되는 비트라인; 및상기 비트라인의 상부에 형성된 쓰기 워드라인을 구비함을 특징으로 하는 자기저항 램.
- 제 1 항에 있어서, 상기 JFET는이온주입 및 확산 공정을 이용하여 상기 실리콘 기판에 채널 영역을 형성함을 특징으로 하는 자기저항 램.
- 제 1 항에 있어서, 상기 JFET는게이트 콘택 형성시 플러그 물질로 P+ 도핑된 폴리 실리콘을 증착함을 특징으로 하는 자기저항 램.
- 제 1 항에 있어서, 상기 JFET는게이트 콘택 형성시 플러그 물질로 비정질 실리콘을 증착함을 특징으로 하는 자기저항 램.
- 삭제
- SOI기판의 상부에 N+콜렉터 영역 및 실리콘 기판이 형성되되, 상기 실리콘 기판에 N-콜렉터 영역 및 N타입 이미터 영역이 형성되는 수직 구조의 BJT;상기 N-콜렉터 영역의 상부에 형성된 P타입 베이스 영역;상기 N타입 이미터 영역의 상부에 형성된 접지선;상기 P타입 베이스 영역의 상부에 형성된 콘택 라인;상기 콘택 라인의 상부에 적층된 MTJ셀; 및상기 MTJ셀과 비트라인 사이에 형성되는 워드라인을 구비함을 특징으로 하는 자기저항 램.
- SOI기판의 상부에 N+콜렉터 영역 및 P타입 베이스 영역 및 N타입 이미터 영역으로 형성된 수평 구조의 BJT;상기 P타입 베이스영역의 상부에 형성된 바이폴라 졍션 트랜지스터의 P타입 베이스 영역;상기 바이폴라 졍션 트랜지스터의 P타입 베이스 영역의 상부에 형성된 콘택 라인;상기 콘택 라인의 상부에 적층된 MTJ셀; 및상기 MTJ셀과 비트라인 사이에 형성된 워드라인을 구비함을 특징으로 하는 자기저항 램.
- 절연체의 상부에 형성된 실리콘 기판에 불순물을 확산하거나 이온을 주입하여 엑티브 패터닝을 수행하는 공정;상기 실리콘 기판에 소스 영역 및 드레인 영역을 형성하고, 상기 실리콘 기판의 상부에 마스크층을 형성하는 공정;상기 실리콘 기판에 P+ 게이트 영역을 형성하는 공정;상기 실리콘 기판, 소스 및 드레인 영역의 상부에 층간 절연막을 증착하는 공정;상기 층간 절연막의 상부에 전극을 형성하는 공정; 및상기 드레인 영역의 상부에 콘택라인, MTJ셀, 비트라인 및 워드라인을 형성하는 공정을 포함하는 것을 특징으로 하는 자기저항 램의 제조 방법.
- 제 8 항에 있어서, 상기 P+ 게이트 형성 공정은게이트 콘택 형성시에 플러그 물질로 P+형이 도핑된 폴리 실리콘을 증착하고 열처리를 수행하는 공정을 더 포함하는 것을 특징으로 하는 자기저항 램의 제조 방법.
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