KR100492798B1 - 자기저항 램 - Google Patents
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Abstract
본 발명은 자기저항 램에 관한 것으로, 수직구조의 바이폴라 정션 트랜지스터를 셀 스위칭 소자로 사용하여 전류 센싱 마진을 향상시킬 수 있도록 하는 자기저항 램에 관한 것이다. 이를 위해, 본 발명은 MTJ의 전류 변화 및 전압 변화가 스위칭 소자로 사용되는 바이폴라 정션 트랜지스터의 베이스 전류 및 전압 변화로 감지되어 이를 통해 데이타를 센싱하고, 기존의 워드라인, 제 1비트라인 및 제 2비트라인으로 구성된 3포트 셀 구조를 2포트 셀 구조로 변경함으로써 집적도, 공정 능력 및 전류 센싱 마진을 향상시킬 수 있도록 한다.
Description
본 발명은 자기저항 램에 관한 것으로, 자기저항 램의 셀 스위칭 소자의 구조를 개선하여 전류 센싱 마진을 향상시킬 수 있도록 하는 자기저항 램에 관한 것이다.
현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 자기저항 램의 개발에 적극 참여하고 있다.
자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이타를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
이에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.
도 1은 이러한 종래의 자기저항 램에서 데이타가 저장되어지는 다층 자성 박막 구조로서 MTJ(Magnetic Tunnel Junction, 자기 터널 접합) 셀의 단면도를 나타낸다.
일반적으로 MTJ셀(5)은 반자성체(anti-ferroelectric) 박막(1), 고정층 강자성체 박막(2), 터널링 전류가 흐르는 얇은 절연층(3) 및 자유층 강자성체 박막(4)으로 형성된다.
여기서, 고정층 강자성체 박막(2)은 자화 방향이 한 방향으로 고정되어 있으며, 반자성체 박막(1)은 고정층 강자성체 박막(2)의 자화 방향이 변하지 않도록 고정해 주는 역할을 한다. 반면에, 자유층 강자성체 박막(4)은 외부 자장에 의해 자화 방향이 바뀌어 지며, 이 층의 자화 방향에 따라 "0" 또는 "1"의 데이타를 기억할 수 있다.
이러한 MTJ셀(5)에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 같으면 터널링 전류의 크기가 크며, 반대로 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화 방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.
이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항)효과라 하는데, 이 터널링 전류의 크기를 감지함으로써 자유층 강자성체 박막(4)의 자화방향을 알 수 있고, 셀에 저장된 데이타를 판독할 수 있게 된다.
도 2a는 전계 효과 트랜지스터(Field Effect Transistor;FET)를 이용하여 자기저항 램의 셀을 구현한 실시예를 나타낸다.
자기저항 램의 단위셀은 하나의 수평구조 전계 효과 트랜지스터(Metal-Oxide-Silicon Field Effect Transistor;9)와, MTJ셀(5)과, 데이타의 리드시 사용되는 읽기 워드라인(6)과, 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(5) 내의 자유층 강자성체 박막(4)의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인(8)과, MTJ셀(5)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(4)의 자화방향을 알 수 있도록 하는 비트라인(7)을 구비한다.
이러한 구성을 갖는 종래의 자기저항 램은, 리드시에 읽기 워드라인(6)에 전압을 가하여 전계 효과 트랜지스터(9)를 동작시키고 비트라인(7)에 전류를 인가한 뒤 MTJ셀(5)에 흐르는 전류의 크기를 감지한다.
또한, 라이트시에는 전계 효과 트랜지스터(9)를 오프 상태로 유지하면서, 쓰기 워드라인(8)과 비트라인(7)에 전류를 인가시킴으로써 이로 인해 발생되는 외부 자기장에 의해 MTJ셀(5) 자유층의 자화 방향을 변화시킨다.
여기서, 비트라인(7)과 쓰기 워드라인(8)에 동시에 전류를 인가시키는 이유는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생되며, 이로 인해 여러개의 셀 배열 중에서 하나의 셀을 선택할 수 있기 때문이다.
도 2b는 도 2a의 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
수평 구조 트랜지스터(9)의 소스(10)의 상부에 접지선(12)이 형성되고, 게이트의 상부에 읽기 워드라인(6)이 형성되며, 드레인(11)의 상부에는 도전층(13), 콘택 플러그(14), 도전층(15) 및 콘택 플러그(16)가 차례로 형성된다. 그리고, 쓰기 워드라인(8)의 상부에 연결층(17)이 형성되고, 연결층(17)의 상부에 MTJ셀(5)과 비트라인(7)이 스택(stack) 형식으로 형성된다.
하지만, 종래의 자기저항 램에서 이러한 수평 구조 전계 효과 트랜지스터를 스위칭 소자로 사용할 경우, 자기저항 램의 기억소자로 사용되는 MTJ셀(5)에서 0 또는 1에 대한 센싱 전류의 변화가 크지 않다는 점은 센싱 회로 설계에 상당한 부담을 주게 된다.
이를 정량적으로 살펴보면, 도 2c의 등가 회로도에 나타난 바와 같다.
도 2c는 수평 구조의 전계 효과 트랜지스터를 사용한 종래의 자기저항 램의 등가 회로도를 나타낸다. 도 2a의 모식도에서 MTJ셀(5)을 저장된 데이터에 따른 가변저항 r로 나타내었을 때, 전계 효과 트랜지스터(9)의 게이트 전압 VG의 인가시 트랜지스터의 드레인 전류 Ids가 흐르게 된다.
[수학식 1]
위 [수학식 1]에서
VG : 게이트(WL)에 가해지는 전압
: 전자 이동도(electron mobility; P채널 MOSFET의 경우 홀 이동도인 를 사용)
Cox : 게이트 절연막에 의한 옥사이드 캐패시턴스
Vth : 트랜지스터의 문턱전압
Vpp : 비트라인에 걸리는 전압이다.
따라서, MTJ 등가회로 저항의 변화율에 따른 Ids의 변화율을 정래해 보면,
[수학식 2]
위 [수학식 2]로부터 알 수 있듯이 저항 변화율에 따른 드레인 전류 Ids의 변화율은 MTJ저항 r이 클수록 감소한다. 실질적으로 일반적인 MTJ의 저항이 ㏁단위임을 고려할 때 센싱 회로의 설계시 민감도 확보는 매우 중요한 문제가 된다.
또한, 종래의 수평 구조 전계 효과 트랜지스터의 다른 문제점으로는 게이트 옥사이드에 의해 기인하는 캐패시터의 존재로 인하여 소자의 온/오프 속도에 지연이 생긴다는 점인데, 이로 인해 자기저항 램의 AC 특성을 열화시킬 수 있는 문제점이 있다.
따라서, 고성능 자기저항 램의 실현을 위해서는 센싱 마진 및 AC특성이 우수한 트랜지스터의 적용 및 설계가 무엇보다 중요한 과제라고 할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 수직구조의 바이폴라 정션 트랜지스터를 셀 스위칭 소자로 사용하여 자기저항 램의 전류 센싱 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, 제 1비트라인; 제 1비트라인과 수직으로 형성된 제 2비트라인; 제 1비트라인으로부터 인가되는 전류에 따라 자화 방향이 변화되는 MTJ셀; MTJ셀과 베이스 영역이 연결되고, 콜렉터가 제 2비트라인과 연결되는 수직 구조의 바이폴라 정션 트랜지스터; 및 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀의 자화 방향에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인을 구비하여, MTJ셀에 흐르는 베이스 전류에 따라 제 2비트라인에 흐르는 콜렉트 전류의 변화량을 감지하여 데이터를 센싱하는 것을 특징으로 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
삭제
먼저, 본 발명의 자기저항 램에 스위칭 소자로 사용되는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)의 특성에 관하여 정리하면 다음과 같다.
바이폴라 정선 트랜지스터는 전류의 증폭율이 커서 기존의 수평 구조 전계 효과 트랜지스터를 스위칭 소자로 사용한 경우에 비해 센싱 마진의 향상이 가능하다.
바이폴라 정션 트랜지스터의 전류 증폭율을 정리해보면,
[수학식 3]
위 식에서 ic는 콜렉터 전류, iB는 베이스 전류, 는 바이폴라 정션 트랜지스터 특성 상수로 대개 0.9에서 1의 값을 갖는데 일반적인 바이폴라 정션 트랜지스터의 전류 증폭율 는 100~500으로 매우 크다.
따라서, 바이폴라 정션 트랜지스터의 베이스 단자에 MTJ를 연결할 경우 저장된 정보에 따라 베이스 전류 iB가 변화되고, 그 변화율은 전류 증폭율 만큼 증폭되어 콜렉터 전류 ic로 흐르게 되므로 저장된 데이터에 따른 신호의 변화폭이 매우 커지게 된다.
또한, 바이폴라 정션 트랜지스터는 동작 속도가 매우 빨라서 차단 주파수가 500㎒에 이른다. 따라서, 기존의 수평 구조 전계 효과 트랜지스터에 비해 센싱 마진이 훨씬 우수하며 고속 동작이 가능하다고 할 수 있다.
이러한 장점 이외에도 바이폴라 정션 트랜지스터를 사용할 경우 MOSFET에서는 필수적이었던 게이트 절연막 공정이 생략됨에 따라 공정 단순화가 가능하며, 옥사이드 캐패시터가 불필요하게 되어 소자의 온/오프 속도 향상이 가능하다.
도 3은 바이폴라 정션 트랜지스터를 사용하여 제작할 수 있는 본 발명의 자기저항 램 셀의 구조로 도 3a는 회로의 모식도를 나타낸다.
도 3a를 보면, 자기저항 램의 단위셀은 하나의 수직 구조 바이폴라 정션 트랜지스터(24)와, MTJ셀(20)과, MTJ셀(20)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막의 자화방향을 알 수 있도록 하는 제 2비트라인(22)과, 제1 비트라인(21)과, 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(20) 내의 자유층 강자성체 박막의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인(23)을 구비한다.
여기서, 수직 구조 바이폴라 정션 트랜지스터(24)의 베이스는 MTJ셀(20)과 연결되고, 콜렉터는 제 1비트라인(21)과 연결되며, 에미터에는 접지전압이 인가되어, MTJ셀(20)에 흐르는 전류의 변화를 이용하여 데이터를 센싱하게 된다.
도 3b는 도 3a의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
도 3b를 보면, P타입 실리콘 기판(25)에 n+주입(Buried)층(26)이 형성되고, n+주입층(26)의 상부에 n-콜렉터 영역(28)이 형성되며, n+주입층(26)의 양측으로 절연부(27)가 형성된다. 그리고, n-콜렉터 영역(28)의 상측의 절연부(27) 사이에는 제 1비트라인(21) 및 p+에미터 영역(29)이 형성되고, n+주입층(26), n-콜렉터 영역(28), 제 1비트라인(21), p+에미터 영역(29) 및 베이스 영역(30)과 함께 바이폴라 정션 트랜지스터(24)를 형성한다.
또한, 베이스 영역(30)의 상부에 콘택라인(31), MTJ셀(20), 제 2비트라인(22) 및 쓰기 워드라인(23)이 차례로 적층된다.
이를 정량적으로 살펴보면, 도 3c의 등가 회로도에 나타난 바와 같다.
도 3c는 수직 구조의 바이폴라 정션 트랜지스터(24)를 사용한 본 발명의 자기저항 램의 등가 회로도를 나타낸다.
도 3a의 모식도에서 MTJ셀(20)을 저장된 데이터에 따른 등가저항 r로 나타내고, 센싱 회로에 연결되는 콜렉터 전류 ic가 흐르는 배선을 비트라인 BL2로 정의한다.
그리고, 비트라인 BL1과 쓰기 워드라인(23)은 기존의 자기저항 램의 구조와 동일한 역할을 수행한다. 또한, 수직 구조의 바이폴라 정션 트랜지스터(24)의 높은 전류 증폭율을 이용하기 위해 MTJ셀(20)을 바이폴라 정션 트랜지스터(24)의 베이스에 연결하여 저장된 정보에 따라 변화되는 MTJ셀(20)의 터널링 전류를 콜렉트 C에 연결된 비트라인 BL2에서 감지하게 된다.
이때, 비트라인 BL2를 흐르는 콜렉트 전류 ic의 변화량은 앞에서 언급한 바와 같이 베이스 전류 iB의 변화량에 전류 증폭율 이 곱해지게 되므로 센싱 마진의 향상이 가능해진다.
도 4a는 본 발명에 따른 자기저항 램의 다른 실시예에 대한 단면도이다.
도 4a를 보면, P타입 실리콘 기판(25)에 n+주입(Buried)층(26)이 형성되고, n+주입층(26)의 상부에 n-콜렉터 영역(28)이 형성되며, n+주입층(26)의 양측으로 절연부(27)가 형성된다. 그리고, n-콜렉터 영역(28)의 상측의 절연부(27) 사이에는 제 1비트라인(21) 및 p+에미터 영역(29)이 형성되고, n+주입층(26), n-콜렉터 영역(28), 제 1비트라인(21), p+에미터 영역(29) 및 베이스 영역(30)과 함께 바이폴라 정션 트랜지스터(24)를 형성한다.
또한, 베이스 영역(30)의 상부에 제 2비트라인(22), 콘택라인(31), MTJ셀(20), MTJ셀(20)의 접지단자인 플레이트(32) 및 쓰기 워드라인(23)이 차례로 적층된다.
이러한 도 4b의 구조는 도 3b의 구조에 비해, 제 2비트라인(22)의 위치가 변경되고, MTJ셀(20)의 한 쪽 단자를 그라운드(또는 일정 전위)로 유지하기 위한 플레이트(32)가 더 추가된다. 따라서, MTJ셀(20)에 흐르는 전압 변화를 이용하여 데이터를 센싱하게 된다.
도 4b는 도 4a의 자기저항 램의 등가 회로도이다.
도 4b를 참조하면, 비트라인 BL1에는 상수 전류 소스(CCS; Constant Current Source)가 연결되고, MTJ셀(20)에 저장된 데이터 결과에 따라 바이폴라 정션 트랜지스터(24)에 가해지는 베이스 전압이 바뀌게 된다.
이러한 구조의 자기저항 램은 아래의 [수학식 4]에 나타낸 바와 같이 바이폴라 정션 트랜지스터(24)의 콜렉터 전류 ic가 베이스와 에미터 간의 전압차 VBE에 민감하게 바뀜을 이용하여 데이터를 센싱한다.
[수학식 4]
위 식에서 Is는 에미터와 베이스의 접합 전류이며, q는 전하량, k 및 T는 각각 프랑크 상수와 절대온도를 나타내는 상수이다.
한편, 도 5a는 본 발명의 또 다른 실시예에 따른 자기저항 램의 단면도이다.
도 5a를 보면, P타입 실리콘 기판(25)에 n+주입(Buried)층(26)이 형성되고, n+주입층(26)의 상부에 n-콜렉터 영역(28)이 형성되며, n+주입층(26)의 양측으로 절연부(27)가 형성된다. 그리고, n-콜렉터 영역(28)의 상측의 절연부(27) 사이에는 제 1비트라인(21) 및 p+에미터 영역(29)이 형성되고, n+주입층(26), n-콜렉터 영역(28), 제 1비트라인(21), p+에미터 영역(29) 및 베이스 영역(30)과 함께 바이폴라 정션 트랜지스터(24)를 형성한다.
또한, 베이스 영역(30)의 상부에 콘택라인(31), MTJ셀(20), 제 2비트라인(22) 및 쓰기 워드라인(23)이 차례로 적층되고, 제 1비트라인(21)과 제 2비트라인(22)의 사이에 MTJ셀(20)과 바이폴라 정션 트랜지스터(24)의 콜렉터 간의 콘택 라인(34)이 형성된다.
그리고, 제 2비트라인(22)의 상부에 전원전압 Vcc이 인가되는 콜렉터 저항(33)이 형성되고, p+에미터 영역(29)의 상부에 그라운드에 연결되는 에미터 저항(35)이 형성된다.
따라서, MTJ셀(20)을 바이폴라 정션 트랜지스터(24)의 콜렉터와 베이스에 연결함으로써 2포트 구조가 가능하게 한다.
여기서, 상술된 콘택 라인(34)의 형성시 플러그 물질로 폴리 실리콘을 증착하고 이를 콜렉터 저항으로 사용할 수 있다.
도 5b는 도 5a의 자기저항 램에 관한 등가 회로도이다.
이러한 도 5b의 등가 회로도에서, MTJ셀(20)에 저장된 데이터에 따른 등가 저항 r의 변화가 각각의 단자 전압에 미치는 영향을 살펴보면,
[수학식 5]
[수학식 6]
[수학식 5]에서 등가 저항 일 경우 바이폴라 정션 트랜지스터(24)의 베이스에 흐르는 베이스 전류 iB는 MTJ셀(20)의 등가 저항 r에 따라 변화되고, 이러한 경우 [수학식 6]에 나타난 바와 같이 콜렉터와 에미터 간의 전압차 VCE가 변하게 된다. 따라서, 콜렉터 단에서의 전압 변화를 감지함으로써 데이터를 센싱할 수 있게 된다.
도 5에서와 같은 구조의 자기저항 램은 제 1비트라인(21)과 제 2비트라인(22)간을 연결하는 콘택라인(34)에 의해 MTJ셀(20)을 바이폴라 정션 트랜지스터(24)의 콜렉터와 베이스에 연결함으로써 2포트 셀로 전환되어 소자의 집적도 면에서 유리해지는 장점이 있다.
또한, 에미터 저항 RE과 콜렉터 저항 RC는 플러그 물질로 n+도핑된 폴리 실리콘으로 형성될 수도 있다.
도 6a는 3포트 자기저항 램의 셀을 나타내고, 도 6b는 2포트 자기저항 램의 셀을 나타낸다. 따라서, 도 6b에서와 같이 하나의 비트라인 BL을 구비하는 하나의 셀 면적이, 도 6a에서와 같이 2개의 비트라인(BL1,BL2)을 형성하는 하나의 셀이 차지하는 면적보다 작으므로 자기저항 램 소자의 집적도가 향상됨을 알 수 있다.
한편, 도 7은 도 5의 2포트 자기저항 램 셀의 다른 실시예를 나타낸다.
도 7을 보면, 바이폴라 정션 트랜지스터(24)의 베이스와 전압 소스 Vcc 사이에 저항 Rb을 추가로 사용하여 구성할 수 있음을 나타낸다.
이상에서와 같이 본 발명은 수직 구조의 바이폴라 정션 트랜지스터를 이용한 자기저항램을 제시하였지만, 소자간의 절연을 위하여 STI(Shallow Trench Isolation) 이외에도 확산층 또는 LOCOS(Local Oxidation Of Silicon)를 적용한 바이폴라 정션 트랜지스터 및 숏키 클램프드(Schottky-clamped) 바이폴라 정션 트랜지스터, SiGe 및 SOI(Silicon On Insulator)를 이용한 모든 종류의 바이폴라 정션 트랜지스터에 대해 동일하게 적용 가능하다.
즉, 바이폴라 정션 트랜지스터의 에미터 형성을 따르지 않고 MTJ셀(20)과의 콘택 형성시에 플러그 물질로 n+가 도핑된 폴리 실리콘을 증착하고, 이를 열처리함으로써 쉘로우(Shallow) 에미터 형성이 가능하도록 한다.
이상에서 설명한 바와 같이, 본 발명은 차세대 고성능, 고집적, 비휘발성 메모리 소자로 각광 받고 있는 자기저항 램의 구현을 위해 수직 구조 바이폴라 트랜지스터를 사용하여 다음과 같은 효과를 제공한다.
첫째, 수평 구조 트랜지스터를 사용한 경우에 비해 센싱 마진이 우수한 자기저항 램의 제작이 가능하다.
둘째, 게이트 절연막 형성 공정을 수행하지 않으므로 공정 단순화가 가능하고 비용을 절감할 수 있으며, 옥사이드 캐패시턴스에 의한 동작 속도 감소를 피할 수 있기 때문에 메모리 특성을 향상시킬 수 있게 된다.
셋째, 2포트 셀 구성의 경우 자기저항 램의 공정을 단순화시킬 수 있고, 이에 따라 고밀도화에 더욱 유리한 효과를 제공한다.
도 1은 종래의 MTJ셀의 단면도.
도 2a, 도 2b 및 도 2c는 종래의 수평구조 전계 효과 트랜지스터를 이용한 자기저항 램의 모식도, 단면도 및 등가 회로도.
도 3a, 도 3b 및 도 3c는 본 발명에 따른 자기저항 램의 모식도, 단면도 및 등가 회로도.
도 4a 및 도 4b는 본 발명에 따른 자기저항 램의 다른 실시예.
도 5a 및 도 5b는 본 발명에 따른 자기저항 램의 또 다른 실시예.
도 6a 및 도 6b는 3포트 자기저항 램 셀과 2포트 자기저항 램 셀에서 하나의 셀이 차지하는 면적 비교를 위한 도면.
도 7은 2포트 자기저항 램의 다른 실시예를 나타내는 등가 회로도.
Claims (13)
- 제 1비트라인;상기 제 1비트라인과 수직으로 형성된 제 2비트라인;상기 제 1비트라인으로부터 인가되는 전류에 따라 자화 방향이 변화되는 MTJ셀;상기 MTJ셀과 베이스 영역이 연결되고, 콜렉터가 상기 제 2비트라인과 연결되는 수직 구조의 바이폴라 정션 트랜지스터; 및상기 전류의 인가에 따라 외부 자기장을 형성하여 상기 MTJ셀의 자화 방향에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인을 구비하여,상기 MTJ셀에 흐르는 베이스 전류에 따라 상기 제 2비트라인에 흐르는 콜렉트 전류의 변화량을 감지하여 데이터를 센싱하는 것을 특징으로 하는 자기저항 램.
- 제 1 항에 있어서, 상기 바이폴라 정션 트랜지스터는P타입의 실리콘 기판에 형성된 주입층;상기 주입층의 상부에서 절연부 사이에 형성된 콜렉터 영역;상기 콜렉터 영역에 형성된 제 2비트라인 및 에미터 영역; 및상기 콜렉터 영역의 상부 일측에 형성된 베이스 영역을 구비함을 특징으로 하는 자기저항 램.
- 제 1 항에 있어서,상기 MTJ셀과 상기 바이폴라 정션 트랜지스터의 베이스 영역 사이에 형성된 콘택라인을 더 구비함을 특징으로 하는 자기저항 램.
- 제 3 항에 있어서,상기 콘택라인의 형성시 플러그 물질로 n+도핑된 폴리실리콘을 증착하고 열처리하여 형성된 쉘로우 에미터 영역을 더 구비함을 특징으로 하는 자기저항 램.
- 제 1비트라인과 연결된 상수 전류 소스;상기 상수 전류 소스로부터 인가되는 전류에 따라 자화 방향이 변화되는 MTJ셀;상기 상수 전류 소스 및 상기 MTJ셀과 베이스 영역이 연결되고, 콜렉터가 제 2비트라인과 연결되는 수직 구조의 바이폴라 정션 트랜지스터; 및상기 전류의 인가에 따라 외부 자기장을 형성하여 상기 MTJ셀의 자화 방향에 따라 데이타를 저장할 수 있도록 하는 쓰기 워드라인을 구비하여,상기 MTJ셀에 흐르는 전압 변화에 따라 상기 바이폴라 정션 트랜지스터의 콜렉트 전류가 상기 베이스 영역과 에미터 간의 전압차에 의해 변화됨을 감지하여 데이터를 센싱함을 특징으로 하는 자기저항 램.
- 제 5 항에 있어서, 상기 바이폴라 정션 트랜지스터는P타입의 실리콘 기판에 형성된 주입층;상기 주입층의 상부에서 절연부 사이에 형성된 콜렉터 영역;상기 콜렉터 영역에 형성된 제 2비트라인 및 에미터 영역; 및상기 콜렉터 영역의 상부 일측에 형성된 베이스 영역을 구비함을 특징으로 하는 자기저항 램.
- 제 5 항에 있어서,상기 베이스 영역의 상부에 형성된 제 1비트라인;상기 제 1비트라인의 상부에 형성된 콘택라인; 및상기 MTJ셀의 상부에 형성되어 접지전압을 인가하기 위한 플레이트를 더 구비함을 특징으로 하는 자기저항 램.
- 비트라인으로부터 인가되는 전류에 따라 자화 방향이 변화되는 MTJ셀;상기 MTJ셀과 베이스 영역이 연결되고, 콜렉터가 상기 MTJ셀 및 비트라인의 공통 단자와 연결되는 수직 구조의 바이폴라 정션 트랜지스터;상기 비트라인 및 콜렉터의 공통 단자와 전원전압단 사이에 연결된 콜렉터 저항; 및상기 바이폴라 정션 트랜지스터의 에미터 영역과 접지전압단 사이에 연결된 에미터 저항을 구비하여,상기 MTJ셀의 등가 저항에 따라 상기 바이폴라 정션 트랜지스터의 콜렉터 단에서의 전압 변화를 감지하여 데이터를 센싱함을 특징으로 하는 자기저항 램.
- 제 8 항에 있어서, 상기 바이폴라 정션 트랜지스터는P타입의 실리콘 기판에 형성된 주입층;상기 주입층의 상부에서 절연부 사이에 형성된 콜렉터 영역;상기 콜렉터 영역에 형성된 제 2비트라인 및 에미터 영역; 및상기 콜렉터 영역의 상부 일측에 형성된 베이스 영역을 구비함을 특징으로 하는 자기저항 램.
- 제 8 항에 있어서,상기 MTJ셀과 상기 바이폴라 정션 트랜지스터의 베이스 영역 사이에 형성된 제 1콘택라인; 및상기 MTJ와 상기 바이폴라 정션 트랜지스터의 콜렉터 영역을 연결하는 제 2콘택라인을 더 구비함을 특징으로 하는 자기저항 램.
- 제 8 항에 있어서,상기 에미터 저항 및 콜렉터 저항은 플러그 물질로 n+ 도핑된 폴리 실리콘으로 형성됨을 특징으로 하는 자기저항 램.
- 제 8 항에 있어서,상기 바이폴라 정션 트랜지스터의 베이스 영역과 상기 전원전압단 사이에 구비된 저항을 더 구비함을 특징으로 하는 자기저항 램.
- 제 8 항에 있어서, 상기 바이폴라 정션 트랜지스터는확산층, 로코스, 숏키 클램프드, SiGe 및 실리콘 온 인슐레이터 바이폴라 정션 트랜지스터 중 적어도 어느 하나임을 특징으로 하는 자기저항 램.
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