KR20030003375A - 마그네틱 램(Ｍａｇｎｅｔｉｃ ＲＡＭ) 셀 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 마그네틱 램(Magnetic RAM : MRAM) 셀(Cell)및 그의 제조 방법에 관한 것으로, 특히 에스오아이(Silicon On Insulator : SOI) 기판에 MRAM 셀을 형성하므로, 종래의 일반 반도체 기판에 형성된 MRAM 셀보다 접합 용량이 작아 전체 회로 속도를 증가시키고 저전압 동작이 가능하며, 전류 구동능력이 향상되고 숏 채널(Short channel) 효과를 방지하는 등 소자의 특성을 향상시키는 특징이 있다.
Description
본 발명은 마그네틱 램(Magnetic RAM: MRAM) 셀 및 그의 제조 방법에 관한 것으로, 특히 에스오아이(Silicon On Insulator : SOI) 기판에 MRAM 셀을 형성하여 소자의 특성을 향상시키는 MRAM 셀 및 그의 제조 방법에 관한 것이다.
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM을 개발하고 있다.
상기 MRAM은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
종래 기술에 따른 MRAM 셀은 도 1에서와 같이, 반도체 기판(31) 상부에 게이트 전극, 즉 워드 라인(33)을 형성한다. 이때, 상기 게이트 전극은 상기 반도체 기판(31)과의 계면에 게이트 산화막(32)이 구비된다.
그리고, 상기 제 1 워드 라인(33)의 양측 반도체 기판(31)에 소오스/드레인 접합영역(35a,35b)을 형성하고 그에 접속되는 기준전압선(37a)과 제 1 도전층(37b)을 형성한다. 이때, 상기 기준전압선(37a)은 상기 제 1 도전층(37b) 형성 공정 시 형성한다.
그 다음, 전체표면 상부를 평탄화시키는 제 1 층간절연막(39)을 형성하고 상기 제 1 도전층(41)을 노출시키는 제 1 콘택 플러그(41)를 형성한다.
그리고, 상기 제 1 콘택 플러그(41)에 접속되는 하부 리드층(43)인 제 2 도전층을 패터닝한다.
전체표면상부를 평탄화시키는 제 2 층간절연막(45)을 형성하고 상기 제 2 층간 절연막(45) 상부에 라이트 라인인 제 2 워드 라인(47)을 형성한다.
그리고, 상기 제 2 워드 라인(47) 상부를 평탄화시키는 제 3 층간 절연막(48)을 형성한다.
그리고, 상기 제 2 도전층(43)을 노출시키는 제 2 콘택 플러그(49)를 형성한다.
그리고, 상기 제 2 콘택 플러그(49)에 접속되는 시드층(51)을 형성한다. 이때, 상기 시드층(51)은 상기 제 2 콘택 플러그(49) 상측으로부터 상기 제 2 워드 라인(47) 상측에 중첩되도록 형성한다.
그 다음, 상기 시드층(51) 상부에 반강자성층(도시안됨), 고정 강자성층(55), 터널 베리어(Tunnel barrier)층(57) 및 자유 강자성층(59)을 적층하여 MTJ ( magnetic tunnel junction ) 셀(100)을 형성하되, 상기 제 2 워드 라인(47) 만큼의 패턴 크기로 중첩하여 형성한다.
여기서, 상기 반강자성층은 고정층의 자화 방향이 변하지 않도록 하는 역할을 하며, 이에 따른 상기 고정 강자성층(55)은 자화 방향이 한 방향으로 고정되어 있는 것이다. 그리고, 상기 자유 강자성층(59)은 발생된 자장에 의해 자화 방향이바뀌어 지며, 상기 자유 강자성층(59)의 자화 방향에 따라 "0" 또는 "1" 의 정보를 기억할 수 있다.
그 다음, 전체표면상부에 제 4 층간 절연막(60)을 형성하여 평탄화식각하여 상기 자유 강자성층(59)을 노출시키고, 상기 자유 강자성층(59)에 접속되는 상부 리드층, 즉 비트라인(61)을 형성한다.
그러나, 종래의 MRAM 셀 및 그의 제조 방법은 일반적인 반도체 기판에 MRAM 셀을 형성하기 때문에 소자의 미세화에 필요한 접합 용량의 형성에 한계가 있어 전체 회로 속도가 감소하고 저전압 동작이 어려우며, 전류 구동능력이 저하되고 숏 채널(Short channel) 효과가 발생하는 등 소자의 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 SOI 기판에 MRAM 셀을 형성하므로, 종래의 일반 반도체 기판에 형성된 MRAM 셀보다 접합 용량이 작아 전체 회로 속도를 증가시키고 저전압 동작이 가능하며, 전류 구동능력이 향상되고 숏 채널 효과를 방지하는 MRAM 셀 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 MRAM 셀을 나타낸 단면도.
도 2는 본 발명의 실시 예에 따른 MRAM 셀을 나타낸 단면도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 MRAM 셀의 제조 방법을 나타낸 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 실리콘 기판 13 : 매몰 산화막
15 : 제 1 감광막 17 : 실리콘층
32 : 게이트산화막 33 : 워드 라인
35a,35b : 소오스/드레인 접합영역 37a : 기준전압선
37b : 제1도전층 39 : 제1층간절연막
41 : 제1콘택플러그 43 : 하부리드층
45 : 제2층간절연막 47 : 라이트라인
49 : 제2콘택플러그 51 : 시드층
55 : 고정 강자성층 57 : 터널 장벽층
59 : 자유 강자성층 60 : 제4층간절연막
61 : 비트라인
본 발명의 MRAM 셀은 MRAM 셀에 있어서, 실리콘 기판, 매몰 산화막 및 실리콘층이 적층된 SOI 기판 및 상기 실리콘층에 형성되며 게이트 전극과 일반적인 반도체 기판보다 접합 용량이 작은 소오스/드레인 접합영역이 구비된 트랜지스터를포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 MRAM 셀의 제조 방법은 MRAM 셀의 제조 방법에 있어서, 실리콘 기판 상에 매몰 산화막을 형성하는 단계, 상기 매몰 산화막을 각 셀의 소오스 영역이 열결된 부위에만 제거된 마스크를 사용하여 선택 식각하는 단계, 상기 실리콘 기판을 시드로 상기 매몰 산화막 상에 실리콘층을 성장시키되, 상기 실리콘 기판, 매몰 산화막 및 실리콘층으로 SOI 기판을 형성하는 단계 및 상기 실리콘층에 게이트 전극 반도체 기판보다 접합 용량이 작은 소오스/드레인 접합영역이 구비된 트랜지스터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 MRAM 셀 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 MRAM셀을 나타낸 단면도이고, 도 3a 내지 도 3d는 본 발명의 실시 예에 따른 MRAM셀의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 MRAM셀은 도 2에서와 같이, 실리콘 기판(11), 매몰 산화막(13) 및 실리콘층(17)으로 구성된 SOI 기판, 상기 실리콘층(17)에 형성되며 게이트 전극(33)과 일반적인 반도체 기판보다 접합 용량이 작은 소오스/드레인 접합영역(35a,35b)이 구비된 트랜지스터를 포함하여 구성된다.
본 발명의 실시 예에 따른 MRAM셀의 제조 방법은 도 3a에서와 같이, 실리콘 기판(11) 상에 1000 ∼ 4000Å 두께의 매몰 산화막(13)과 제 1 감광막(15)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(15)을 각 셀의 소오스 영역이 연결될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(15)을 마스크로 상기 매몰 산화막(13)을 선택 식각한다.
도 3b에서와 같이, 상기 제 1 감광막(15)을 제거하고, 상기 실리콘 기판(11)을 시드(Seed)로 하는 에피택셜(Epitaxial) 공정에 의해 상기 매몰 산화막(13) 상에 500 ∼ 1000Å 두께의 실리콘층(17)을 형성한다.
여기서, 상기 실리콘 기판(11), 매몰 산화막(13) 및 실리콘층(17)으로 SOI 기판을 구성한다.
도 3c에서와 같이, 상기 SOI 기판 상부에 게이트 전극, 즉 제 1 워드 라인(33)을 형성한다. 이때, 상기 게이트 전극은 상기 SOI 기판과의 계면에 게이트산화막(32)이 구비된다.
그리고, 상기 제 1 워드라인(33)의 양측 실리콘층(17)에 소오스/드레인 접합영역(35a,35b)을 형성한다.
도 3d에서와 같이, 상기 소오스/드레인 접합영역(35a,35b)에 접속되는 기준전압선(37a)과 제 1 도전층(37b)을 형성한다. 이때, 상기 기준전압선(37a)은 상기 제 1 도전층(37b) 형성 공정 시 형성한다.
그 다음, 전체표면 상부를 평탄화시키는 제 1 층간 절연막(39)을 형성하고 상기 제 1 도전층(41)을 노출시키는 제 1 콘택 플러그(41)를 형성한다.
그리고, 상기 제 1 콘택 플러그(41)에 접속되는 하부 리드층(43)인 제 2 도전층을 패터닝한다.
전체표면상부를 평탄화시키는 제 2 층간 절연막(45)을 형성하고 상기 제 2층간 절연막(45) 상부에 라이트 라인인 제 2 워드 라인(47)을 형성한다.
그리고, 상기 제 2 워드 라인(47) 상부를 평탄화시키는 제 3 층간 절연막(48)을 형성한다.
그리고, 상기 제 2 도전층(43)을 노출시키는 제 2 콘택 플러그(49)를 형성한다.
그리고, 상기 제 2 콘택 플러그(49)에 접속되는 시드층(51)을 형성한다. 이때, 상기 시드층(51)은 상기 제 2 콘택 플러그(49) 상측으로부터 상기 제 2 워드 라인(47) 상측에 중첩되도록 형성한다.
그 다음, 상기 시드층(51) 상부에 반강자성층(도시안됨), 고정 강자성층(55), 터널 장벽층(57) 및 자유 강자성층(59)을 적층하여 MTJ 셀(100)을 형성하되, 상기 제 2 워드 라인(47) 만큼의 패턴 크기로 중첩하여 형성한다.
여기서, 상기 반 강자성층은 고정층의 자화 방향이 변하지 않도록 하는 역할을 하며, 이에 따른 상기 고정 강자성층(55)은 자화 방향이 한 방향으로 고정되어 있는 것이다. 그리고, 상기 자유 강자성층(59)은 발생된 자장에 의해 자화 방향이 바뀌어 지며, 상기 자유 강자성층(59)의 자화 방향에 따라 "0" 또는 "1" 의 정보를 기억할 수 있다.
그 다음, 전체표면상부에 제 4 층간 절연막(60)을 형성하여 평탄화식각하여 상기 자유 강자성층(59)을 노출시키고, 상기 자유 강자성층(59)에 접속되는 상부 리드층, 즉 비트 라인(61)을 형성한다.
상술한 본 MRAM 의 구조 및 동작을 설명하면 다음과 같다.
먼저, MRAM 의 단위 셀은 정보를 읽을 때 사용되는 리드 라인인 제 1 워드 라인(33)이 구비되는 전계효과트랜지스터 한 개와 MTJ 셀(100), 전류를 가하여 외부 자기장을 형성하여 MTJ 셀에 자화 방향을 결정하는 라이트 라인인 제 2 워드 라인(47), MTJ 셀에 수직 방향으로 전류를 가하여 자유층의 자화방향을 알 수 있게 하는 상부 리드층인 비트 라인(61)으로 이루어진다.
여기서, 상기 MTJ 셀 내의 정보를 읽는 동작은, 상기 리드 라인인 제 1 워드 라인(33)에 전압을 가해 전계효과 트랜지스터를 동작시키고 상기 비트 라인(61)에 전류를 가할 때 흐르는 전류의 크기를 감지함으로써 MTJ 셀 내의 자유 강유전층의 자화 방향으로 체크하는 것이다.
상기 MTJ 셀 내에 정보를 기억시키는 동작은, 전계효과 트랜지스터를 오프(off) 상태로 유지한 채, 상기 라이트 라인인 제 2 워드 라인(47)과 비트 라인(61)에 전류를 가해 발생되는 자기장으로 자유 강자성층(59)의 자화방향을 제어하는 것이다.
이때, 상기 비트 라인(61)과 제 2 워드 라인(47)에 동시에 전류를 가하는 이유는, 두 금속선이 수직으로 교차하는 지점의 한 셀을 선택할 수 있기 때문이다.또한, 상기 MRAM 내부에서의 MTJ 셀의 동작을 설명하면 다음과 같다.
먼저, 상기 MTJ 셀에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 흐르게 되고,
터널 장벽층(57)과 자유 강자성층(59)의 자화 방향이 같으면 이 터널링 전류가 커지며,
터널 장벽층(57)과 자유 강자성층(59)의 자화 방향이 반대이면 터널링 전류가 작아진다. 이를 TMR (Tunneling magneto resistance) 효과라 한다.
그리고, 상기 TMR 효과에 의한 전류 크기를 감지하여 자유 강자성층(59)의 자화 방향을 감지하고 그에 따라 셀에 저장된 정보를 알 수 있다.
본 발명의 MRAM 셀 및 그의 제조 방법은 SOI 기판에 MRAM 셀을 형성하므로, 종래의 일반 반도체 기판에 형성된 MRAM 셀보다 접합 용량이 작아 전체 회로 속도를 증가시키고 저전압 동작이 가능하며, 전류 구동능력이 향상되고 숏 채널 효과를 방지하는 등 소자의 특성을 향상시키는 효과가 있다.
Claims (3)
- MRAM 셀에 있어서,실리콘 기판, 매몰 산화막 및 실리콘층이 적층된 SOI 기판;상기 실리콘층에 형성되며 게이트 전극과 일반적인 반도체 기판보다 접합 용량이 작은 소오스/드레인 접합영역이 구비된 트랜지스터를 포함하여 구성됨을 특징으로 하는 MRAM 셀.
- MRAM 셀의 제조 방법에 있어서,실리콘 기판 상에 매몰 산화막을 형성하는 단계;상기 매몰 산화막을 각 셀의 소오스 영역이 열결된 부위에만 제거된 마스크를 사용하여 선택 식각하는 단계;상기 실리콘 기판을 시드로 상기 매몰 산화막 상에 실리콘층을 성장시키되, 상기 실리콘 기판, 매몰 산화막 및 실리콘층으로 SOI 기판을 형성하는 단계;상기 실리콘층에 게이트 전극 반도체 기판보다 접합 용량이 작은 소오스/드레인 접합영역이 구비된 트랜지스터를 형성하는 단계를 포함하는 MRAM 셀의 제조 방법.
- 제 2 항에 있어서,상기 매몰 산화막을 1000 ∼ 4000Å의 두께로 형성하고, 상기 실리콘층을500 ∼ 1000Å의 두께로 형성함을 특징으로 하는 MRAM 셀의 제조 방법.
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