KR100601994B1

KR100601994B1 - 외부 자기장 발생수단을 구비하는 메모리 장치와 그 동작및 제조 방법

Info

Publication number: KR100601994B1
Application number: KR1020050017217A
Authority: KR
Inventors: 김태완; 황인준; 정원철
Original assignee: 삼성전자주식회사
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2006-07-18
Also published as: CN1828768A; US20060198182A1; US7639771B2; JP2006245585A

Abstract

외부 자기장 발생수단을 구비하는 메모리 장치와 그 동작 및 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치와, 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 글로벌 자기장(global magnetic field)을 발생하는 자기장 발생수단을 포함하는 메모리 장치와 그 동작 및 제조 방법을 제공한다.

Description

외부 자기장 발생수단을 구비하는 메모리 장치와 그 동작 및 제조 방법{Memory device comprising external magnetic field generating means and methods operating and manufacturing the same}

도 1은 본 발명의 실시예에 의한 외부 자기장 발생 수단을 구비하는 메모리 장치의 단면도이다.

도 2는 본 발명의 실시예에 의한 외부 자기장 발생 수단을 구비하는 메모리 장치의 평면도이다.

도 3 및 도 4는 도 1의 메모리 장치에 구비된 복수의 자기 메모리 소자의 구성을 나타낸 단면도들이다.

도 5는 도 4의 자기 메모리 소자를 포함하는 도 1의 메모리 장치의 특성을 측정하기 위하여 만든 테스트용 복수의 자기 메모리 소자에 로컬 필드(local field)만 인가하여 측정한 저항-바이어스 전압 그래프이다.

도 6 내지 도 8은 도 4의 자기 메모리 소자를 포함하는 도 1의 메모리 장치의 특성을 측정하기 위하여 만든 테스트용 복수의 자기 메모리 소자에 로컬 필드와 디지트 라인으로부터 발생되는 자기장을 함께 인가하여 측정한 저항-바이어스 전압 그래프이다.

도 9 및 도 10은 도 4의 자기 메모리 소자를 포함하는 도 1의 메모리 장치의 특성을 측정하기 위하여 만든 테스트용 복수의 자기 메모리 소자에 로컬 필드와 외부 자기장 발생수단으로부터 발생되는 자기장(글로벌 필드)을 인가하여 측정한 저항-바이어스 전압 그래프이다.

도 11은 도 1의 메모리 장치의 어레이를 이루는 자기 메모리 소자의 구성이 도 3에 도시한 바와 같을 때, 도 1의 메모리 장치의 동작 방법을 설명하는데 사용되는 자기 메모리 소자의 단면도이다.

도 12는 도 1의 메모리 장치의 어레이를 이루는 자기 메모리 소자의 구성이 도 4에 도시한 바와 같을 때, 도 1의 메모리 장치의 동작 방법을 설명하는데 사용되는 자기 메모리 소자의 단면도이다.

도 13 내지 도 18은 도 1의 메모리 장치의 어레이를 이루는 자기 메모리 소자의 구성이 도 4에 도시한 바와 같을 때, 도 1의 메모리 장치의 제조 방법을 단계별로 나타낸 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

40:기판 42:MTJ 셀

44:비트라인 100:자기 메모리 소자 어레이

40a, 40b:제1 및 제2 불순물 도핑 영역

50:층간 절연층 52:도전성 플러그

54:도전성 패드층 56:절연층

60, 64:하부 및 상부전극 62, 66:제1 및 제2 절연층

B:글로벌 자기장(global magnetic field)

D1:어레이를 이루는 복수의 자기 메모리 소자

GL:게이트 라인 h1:콘택홀

h2:비어홀 Iw, I'w:쓰기 전류

M1, M2:제1 및 제2 자성체 PR1, PR2:감광막 패턴

T:전계 효과 트랜지스터

1. 발명의 분야

본 발명은 메모리 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 외부 자기장 발생수단을 구비하는 메모리 장치와 그 동작 및 제조 방법에 관한 것이다.

2. 관련기술의 설명

자기 메모리 소자는 FRAM, PRAM, RRAM 등과 함께 차세대 불휘발성 메모리 소자의 하나로 관심을 모으고 있다. 자기 메모리 소자는 스위칭 역할을 하는 전계 효과 트랜지스터(FET)와 이에 연결된 MTJ 셀로 구성된다. 자기 메모리 소자의 특징은 상기 MTJ 셀에 집약되어 있다. MTJ 셀은 자기 분극 방향이 주어진 방향으로 고정된 하부 자성막과 자기 분극 방향이 외부 자기장의 세기에 따라 임의로 바뀔 수 있는 프리 자성막과 상기 상부 및 하부 자성막사이에 구비된 터널링막으로 구성된다.

현재 널리 알려진 자기 메모리 소자에서 상기 프리 자성막의 자기 분극 방향 은 비트 라인에서 발생되는 이지 축 방향 자기장과 상기 비트라인에 수직한 디지트 라인(digit line)에서 발생되는 하드 축 방향 자기장의 방향의 벡터 합에 의해 결정된다. 프리 자성막은 잔류 분극을 갖고 있으므로, 프리 자성막의 자기 분극 방향이 결정된 후, 자기 메모리 소자의 전원이 오프되더라도 상기 프리 자성막의 자기 분극은 전원이 오프되기 전과 동일한 방향을 유지하게 된다. 곧, 상기 프리 자성막의 자기 분극 방향은 상기 프리 자성막에 기록된 데이터를 의미하는 바, 상기 프리 자성막의 자기 분극 방향이 바뀌지 않는 한, 상기 MTJ 셀에 기록된 데이터는 전원이 오프되더라도 휘발되지 않는다.

이와 같이 자기 메모리 소자는 우수한 불휘발성 메모리 소자이고, 구조적으로 구성이 간단하므로 고집적화에 큰 문제가 없지만, 충분한 센싱 마진을 확보하기 위해 상기 MTJ 셀의 자기 저항비(MR비)가 충분히 커야 하고, 상기 하부 자성막과 상기 프리 자성막의 자기적 커플링을 줄일 필요가 있다. 무엇보다 고집적화에 따라 선택성이 급격이 낮아질 수 있다. 곧, 고집적화에 따라 MTJ 셀들 사이의 간격이 좁아지면서 선택된 MTJ 셀 뿐만 아니라 선택되지 않은 MTJ 셀도 비트라인에서 발생된 자기장의 영향하에 있을 수 있다. 이 결과, 선택되지 않은 MTJ 셀에 원하지 않는 데이터가 기록될 수 있고, 기록된 데이터가 손상되거나 삭제될 수도 있다.

이에 따라 최근에는 로컬 필드(local field)를 이용한 자기 메모리 소자, 곧 자기장을 선택된 MTJ 셀에만 집중시킬 수 있는 구조를 갖는 자기 메모리 소자가 소개되고 있다. 로컬 필드를 이용한 자기 메모리 소자는 선택된 MTJ 셀에만 자기장이 집중되므로, 상기 선택된 MTJ 셀을 액세스하는 과정에서 선택되지 않는 MTJ 셀이 받는 영향은 무시할 수 있다. 곧, 로컬 필드 자기 메모리 소자의 경우, 기존의 자기 메모리 소자에 비해 셀 선택성이 높다.

그러나, 상기 로컬 필드 자기 메모리 소자는 고 집적화에 따라 MTJ 셀 사이즈가 작아지면서 보자력(coercivity)이 급격히 증가한다. 곧, 프리 자성막의 자기 분극 방향을 바꾸는데 필요한 자기장의 세기가 급격히 증가한다. 이것은 곧 선택된 MTJ 셀에 데이터를 기록하거나 소거하는데 큰 전류가 필요함을 의미한다. 그런데 고집적에 따라 트랜지스터의 사이즈도 작아지면서 트랜지스터가 수용할 수 있는 전류의 크기는 낮아진다. 따라서 상기 MTJ 셀에 데이터를 기록하는데 사용할 수 있는 전류는 상기 트랜지스터가 수용할 수 있는 전류로 제한될 수 밖에 없다.

또한, MTJ 셀의 사이즈가 0.4㎛보다 커서 로컬 필드 자기 메모리 소자의 집적도가 4메가 바이트(MB) 이하로 낮아진 경우, 로컬 필드 효과는 급격히 낮아진다. 이에 따라 원하는 정도의 로컬 필드를 얻기 위해서는 큰 전류가 필요하게 된다.

이와 같이 로컬 필드 자기 메모리 소자의 경우, 집적도가 높을 때나 낮을 때나 큰 전류가 필요하므로, 전류를 낮추기 위해서는 디지트 라인이 필요하게 된다.

이와 같이 종래의 자기 메모리 소자는 디지트 라인의 사용이 불가피한 바, 디지트 라인을 형성하기 위한 여러 공정이 추가되어야 한다. 따라서 종래의 자기 메모리 소자의 경우, 생산성이 낮아질 수 있다. 또한, 비트라인과 디지트 라인 모두에 전류를 인가해야 하므로, 구동 전력이 증가할 수 있다.

본 발명이 이루고자 하는 기술적 과제를 상술한 종래의 문제점을 개선하기 위한 것으로써, 전력 소모를 줄일 수 있고, 고집적에 따른 보자력 증가의 문제와 저집적에 따른 스위칭 전류의 증가 문제를 모두 개선할 수 있는 메모리 장치를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 이러한 메모리 장치의 동작 방법을 제공함에 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 메모리 장치의 제조 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치와, 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 글로벌 자기장(global magnetic field)을 발생하는 자기장 발생수단을 포함하는 것을 특징으로 하는 메모리 장치를 제공한다.

상기 자기 메모리 장치는 상기 MTJ 셀과 트랜지스터를 포함하고 상기 비트라인을 통해서 서로 연결된 복수의 자기 메모리 소자로 이루어진 어레이(array)일 수 있다.

상기 어레이를 이루는 상기 자기 메모리 소자는 상기 트랜지스터와 상기 MTJ 셀을 연결하고 상기 MTJ 셀에 국소 자기장을 발생하는 하부전극 및 상기 MTJ 셀과 상기 비트라인을 연결하고 상기 MTJ 셀에 국소 자기장을 발생하며 상기 하부전극과 상하로 마주하는 상부전극을 더 구비하고, 상기 MTJ 셀은 상기 상부 및 하부전극사 이에 구비되어 있고 상기 상부전극은 상기 MTJ 셀에 대한 상기 비트라인에서 발생되는 자기장의 영향을 무시할 수 있을 만큼 상기 비트라인으로부터 이격된 상태에서 상기 비트라인과 연결될 수 있다.

상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써, 상기 자기 메모리 장치를 향하는 면이 N극인 제1 자성체 및 상기 자기 메모리 장치를 향하는 면이 S극이고, 상기 자기 메모리 장치를 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함할 수 있다.

상기 제1 및 제2 자성체는 영구자석일 수 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치 및 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 자기장을 발생하는 자기장 발생수단을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 자기 메모리 장치가 상기 자기장 발생수단으로부터 발생되는 자기장 속에 있을 때, 상기 비트라인에 쓰기 전류를 인가하여 상기 자기 메모리 장치에 데이터를 기록하는 것을 특징으로 하는 메모리 장치의 동작 방법을 제공한다.

이러한 동작 방법에서 상기 트랜지스터를 오프(OFF) 상태로 유지할 수 있다.

상기 자기 메모리 장치는 상기한 바와 같은 어레이일 수 있고,

상기 어레이를 이루는 상기 자기 메모리 소자의 구성은 상술한 바와 같을 수 있고, 이 경우에 상기 트랜지스터는 온(ON) 상태로 유지하는 것이 바람직하다.

상기 외부 자기장 발생수단은 상술한 바와 같을 수 있다.

본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치 및 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 자기장을 발생하는 자기장 발생수단을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 트랜지스터를 온(ON) 상태로 유지하는 단계 및 상기 비트라인에 쓰기 전류보다 작은 읽기 전류를 인가하는 단계를 포함하여 상기 자기 메모리 장치에 기록된 데이터를 읽는 것을 특징으로 하는 메모리 장치의 동작 방법을 제공한다.

상기 자기 메모리 장치는 상술한 바와 같이 어레이일 수 있고, 어레이를 구성하는 자기 메모리 소자의 구성 역시 상술한 바와 같을 수 있다.

상기 외부 자기장 발생수단은 상술한 바와 같을 수 있다.

상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 트랜지스터를 형성하는 제1 단계, 상기 트랜지스터 위에 이에 연결되는 MTJ 셀을 형성하는 제2 단계, 상기 MTJ 셀 위에 이에 연결되는 비트라인을 형성하는 제3 단계 및 상기 MTJ 셀을 사이에 두고 상기 비트라인에 평행한 글로벌 자기장을 발생하는 자기장 발생 수단을 마련하는 제4 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법을 제공한다.

이러한 제조 방법에서 상기 자기장 발생수단은 상기 제1 내지 제3 단계를 거쳐 형성된 복수의 자기 메모리 소자를 포함하는 어레이 양쪽에 마련될 수 있다.

또한, 상기 트랜지스터와 상기 MTJ 셀 사이에 양자를 연결하고 상기 MTJ 셀에 대한 국소 자기장을 발생하는 하부전극을 더 형성할 수 있다. 아울러, 상기 MTJ 셀과 상기 비트라인사이에 양자를 연결하고 상기 MTJ 셀에 대한 국소 자기장을 발생하는 상부전극을 더 형성할 수 있다.

상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써, 상기 MTJ 셀을 향하는 면이 N극인 제1 자성체 및 상기 MTJ 셀을 향하는 면이 S극이고, 상기 MTJ 셀을 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함할 수 있다.

상기 제1 및 제2 자성체는 영구자석으로 형성할 수 있다.

이러한 본 발명을 이용하면, 자기 메모리 장치 및 이와 관련된 센서의 구동 전력을 낮출 수 있다. 또한, 자기 메모리 소자의 고집적에 따른 보자력 증가 문제와 저집적에 따른 전류의 증가 문제를 크게 개선할 수 있다.

이하, 본 발명의 실시예에 의한 메모리 장치와 그 동작 및 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, 본 발명의 실시예에 의한 메모리 장치(이하, 본 발명의 메모리 장치)를 설명한다.

도 1 및 도 2는 각각 본 발명의 메모리 장치를 보여주는 단면도 및 평면도이다. 도 1은 도 2를 1-1'방향으로 절개한 단면을 보여준다. 도 1에는 편의 상 도 2에 도시된 게이트 라인(GL)을 도시하지 않았다. 도 1 및 도2를 참조하면, 반도체 기판(40) 상에 어레이(100)를 이루는 복수의 자기 메모리 소자(D1)가 존재한다. 참조번호 42는 자기 메모리 소자(D1)에 구비된 MTJ 셀을 나타낸다. 각 자기 메모리 소자(D1)의 MTJ 셀(42)은 비트라인(44)을 통해 연결되어 있다. 어레이(100) 바깥에는 어레이(100)를 중심으로 마주하는 제1 및 제2 자성체(M1, M2)가 구비되어 있다. 제1 및 제2 자성체(M1, M2)는 비트라인(44)에 평행한 글로벌 자기장(global magnetic field)(B)을 발생하는 자기장 발생 수단이다. 글로벌 자기장(B)은 MTJ 셀(42)의 하드 축 방향의 자기장일 수 있다. 제1 및 제2 자성체(M1, M2)는 영구자석일 수 있다. 제1 및 제2 자성체(M1, M2)의 위치에 따라 자기장(B)은 제1 자성체(M1)에서 제2 자성체(M2)로 향하던가 그 반대로 향할 수 있다. 따라서 제1 자성체(M1)의 어레이(100)와 마주하는 면(이하, 제1 면)이 N극일 때, 제2 자성체(M2)의 어레이(100)와 마주하는 면(이하, 제2 면)은 S극이고, 상기 제1 면이 S극일 때는 상기 제2 면은 N극인 것이 바람직하다.

도 2에서 제1 및 제2 자성체(M1, M2)는 복수의 비트라인(44)을 사이에 두고 있지만, 비트라인(44) 마다 독립된 형태로 제1 및 제2 자성체(M1, M2)를 구비할 수도 있다. 이 경우, 제1 및 제2 자성체(M1, M2)의 수는 각각 비트라인(44) 수와 동일할 수 있다.

한편, 자기 메모리 소자(D1)는 기본적으로 MTJ 셀(42)과 FET를 포함하고 있으나, 다른 부분의 구성은 도 3 및 도 4에 예시한 바와 같이 약간씩 다를 수 있다.

구체적으로, 도 3을 참조하면, 자기 메모리 소자(D1)는 반도체 기판(40)에 제1 및 제2 불순물 도핑 영역(40a, 40b)과 게이트 라인(GL)을 포함하는 소정 타입의 FET(T)를 구비한다. 제1 및 제2 불순물 도핑 영역(40a, 40b)은 각각 소오스 영역 또는 드레인 영역일 수 있다. 반도체 기판(40) 상에 FET(T)를 덮는 층간 절연층 ((50)이 형성되어 있다. 층간 절연층(50)에 제1 불순물 도핑 영역(40a)이 노출되는 콘택홀(h1)이 형성되어 있고, 콘택홀(h1)은 도전성 플러그(52)로 채워져 있다. 층간 절연층(50) 상에는 도전성 플러그(52)와 연결되는 도전성 패드(54)가 구비되어 있다. 도전성 패드(54)는 게이트 라인(GL) 위쪽으로 확장되어 있다. 도전성 패드(54)의 일부 영역 상에 MTJ 셀(42)이 존재한다. 위치상으로 MTJ 셀(42)은 게이트 라인(GL) 위쪽에 구비되어 있다. 층간 절연층(50)에 도전성 패드(54)와 MTJ 셀(42)을 덮는 절연층(56)이 형성되어 있다. 절연층(56)에 MTJ 셀(42)이 노출되는 비어홀(h2)이 형성되어 있다. 절연층(56) 상으로 비어홀(h2)을 통해 MTJ 셀(42)과 연결되는 비트라인(44)이 존재한다.

다음, 도 4를 참조하면 자기 메모리 소자(D1)는 층간 절연층(50) 상에 하부 전극(60)을 구비할 수 있다. 하부전극(60)은 게이트 라인(GL) 위로 주어진 길이 만큼 확장될 수 있다. 하부전극(60)의 일부 영역 상에 MTJ 셀(42)이 존재한다. MTJ 셀(42)은 도전성 플러그(52)로부터 이격되어 있다. 하부전극(60)에 전류가 흐를 때, 그 둘레에 MTJ 셀(42)에 영향을 주는 국소 자기장이 발생된다. 층간 절연층(50) 상에 하부전극(60)을 덮고 MTJ 셀(42)을 둘러싸는 제1 절연층(62)이 형성되어 있다. 제1 절연층(62) 상에 MTJ 셀(42)의 상부면과 접촉되는 상부전극(64)이 존재한다. 상부전극(64)은 하부전극(60)과 마주하도록 구비된 것이 바람직하다. 상부전극(64)은 하부전극(60)과 마찬가지로 전류가 흐를 때, 둘레에 MTJ 셀(42)에 영향을 주는 국소 자기장이 발생된다. MTJ 셀(42)의 자기 분극은 상부 및 하부 전극(64, 60)으로부터 발생된 상기 국소 자기장과 도 1의 어레이(100) 바깥에 구비된 제1 및 제2 자성체(M1, M2)사이에 발생되는, 상기 국소 자기장과 수직한 방향의 자기장(B)에 의해 주어진 방향으로 정렬된다. 제1 절연층(62) 상에 상부전극(64)을 덮는 제2 절연층(66)이 형성되어 있다. 제1 및 제2 절연층(62, 66)은 동일 물질일 수 있다. 제2 절연층(66)에 MTJ 셀(42)로부터 이격된 위치의 상부전극(64)이 노출되는 비어홀(h2)이 형성되어 있다. 제2 절연층(66) 상으로 비어홀(h2)을 통해서 상부전극(64)에 연결된 비트라인(44)이 존재한다. MTJ 셀(42)에 대한 비트라인(44)으로부터 발생되는 자기장의 영향을 배제하기 위해 비트라인(44)과 상부전극(64) 간의 거리(t)는 적절히 유지한다.

다음, 본 발명자는 본 발명의 메모리 장치의 스위칭 특성을 확인하기 위한 실험을 실시하였다. 본 실험에서 본 발명자는 복수의 테스트용 자기 메모리 소자를 만들었다. 디지트 라인으로부터 발생되는 자기장(이하, 디지트 라인 필드)과 도 1의 제1 및 제2 자성체(M1, M2)로부터 발생되는 자기장(이하, 글로벌 필드(global field))에 의한 효과를 비교하기 위해, 상기 복수의 테스트용 자기 메모리 소자는 디지트 라인을 포함한다. 또한, 상기 복수의 테스트용 자기 메모리 소자는 도 4에 도시한 하부 및 상부 전극(60, 64)과 동일한 형태를 갖는, 로컬 필드를 발생하는 하부 및 상부 전극을 구비한다. 상기 복수의 테스트용 자기 메모리 소자(이하, 복수의 테스트 소자)에서 MTJ 셀 사이즈는 0.3㎛*0.8㎛로 형성하였고, 하부전극의 폭은 상대적으로 넓은 1.12㎛로 형성하였다.

본 발명자는 실험을 세 경우로 구분하여 실시하였다. 첫번째 경우, 상기 복수의 테스트 소자의 MTJ 셀에 로컬 필드만 인가하였다. 두번째 경우, 상기 복수의 테스트 소자의 MTJ 셀에 로컬 필드와 함께 상기 디지트 라인 필드를 함께 인가하였다. 세번째 경우, 상기 복수의 테스트 소자의 MTJ 셀에 로컬 필드와 상기 글로벌 필드를 함께 인가하였다.

이하, 상기 복수의 테스트 소자에 대한 스위칭 특성을 설명한다.

도 5는 상기 첫번째 경우에 대한 상기 복수의 테스트 소자들의 스위칭 특성을 보여준다. 도 5에 도시된 그래프들에서는 저항이 급격히 증감하는 부분을 찾을 수 없다. 이와 같은 도 5의 결과는 상기 복수의 테스트 소자들의 MTJ 셀의 프리 자성막의 자기 분극은 로컬 필드에 의해 스위칭 되지 않는 것을 의미한다. 곧, 하부전극의 폭이 상대적으로 넓은 경우, 로컬 필드만으로는 MTJ 셀의 프리 자성막의 자기 분극 방향을 스위칭 할 수 없다.

도 6 내지 도 8은 상기 두번째 경우에 대한 상기 복수의 테스트 소자들의 스위칭 특성을 보여준다.

구체적으로, 도 6은 디지트 라인에 전류가 흐르지 않을 때(IDL=0)의 스위칭 특성을 보여주고, 도 7은 디지트 라인에 7.5mA의 전류를 인가하였을 때의 스위칭 특성을 보여주며, 도 8은 디지트 라인에 10mA의 전류를 인가하였을 때의 스위칭 특성을 보여준다.

도 6과 도 5를 비교하면, 도 6의 결과는 도 5의 결과와 동일함을 알 수 있다. 디지트 라인에 전류가 흐르지 않을 때는 로컬 필드만 존재하므로, 도 6의 결과가 도 5의 결과와 동일한 것은 당연하다. 도 7과 도 8을 참조하면, 그래프에 바이어스 전압에 따라 저항이 급격히 증감하는 부분(P1, P2, PP1, PP2)(이하, 저항 증 감부분)이 나타나는 것을 볼 수 있다. 도 7 및 도 8에 나타나는 저항 증감부분(P1, P2, PP1, PP2)은 바로 MTJ 셀의 프리 자성막의 자기 분극 방향의 반전에 따른 MTJ 셀의 자기 저항의 급격한 변화를 의미하는 바, 로컬 필드와 디지트 필드가 함께 인가될 경우, MTJ 셀의 프리 자성막의 자기 분극은 스위칭 될 수 있음을 알 수 있다.

도 7의 저항 증감부분(P1, P2)과 도 8의 저항 증감부분(PP1, PP2)을 비교하면, 도 8의 저항 증감부분(PP1, PP2)이 나타나는 바이어스 전압이 도 7의 저항 증감부분(P1, P2)이 나타나는 바이어스 전압보다 낮은 것을 알 수 있는데, 이러한 결과는 디지트 라인에 흐르는 전류에 비례해서 자기장의 세기가 증가하므로 당연한 결과이다. 도 8에서 평행한 두 화살표는 MTJ 셀의 하부전극과 프리 자성막의 자기 분극이 평행하여 MTJ 셀의 자기 저항이 낮음을 나타내고, 위쪽의 반 평행한 두 화살표는 MTJ 셀의 하부전극과 프리 자성막의 자기 분극이 반 평행하여 MTJ 셀의 자기 저항이 높음을 나타낸다.

도 9 및 도 10은 상기 세번째 경우에 대한 상기 복수의 테스트 소자들의 스위칭 특성을 보여준다.

구체적으로, 도 9는 상기 글로벌 필드가 30(Oe)일 때의 스위칭 특성을 나타내고, 도 10은 상기 글로벌 필드가 40(Oe)일 때의 스위칭 특성을 나타낸다.

도 9 및 도 10을 참조하면, 바이어스 전압에 따라 그래프에 저항 증감부분(G1, G2, GG1, GG2)이 나타난다. 도 9 및 도 10의 그래프에 저항 증감부분(G1, G2, GG1, GG2)이 나타난다는 사실은 MTJ 셀의 프리 자성막의 자기 분극이 저항 증감부분(G1, G2, GG1, GG2)에서 스위칭되어 MTJ 셀의 자기 저항이 급격히 변화됨을 의미 한다. 도 9 및 도 10의 결과로부터 상기 디지트 필드 대신 상기 글로벌 필드를 사용해서 상기 디지트 필드를 사용하였을 때와 동등한 결과를 얻을 수 있음을 알 수 있다. 도 9의 저항 증감부분(G1, G2)과 도 10의 저항 증감부분(GG1, GG2)을 비교하면,

도 10의 저항 증감부분(GG1, GG2)이 나타나는 바이어스 전압이 도 9의 저항 증감부분(G1, G2)이 나타나는 바이어스 전압보다 낮다는 것을 알 수 있다. 상기 글로벌 필드가 클수록 로컬 필드를 줄일 수 있으므로 로컬 필드를 발생시키는 바이어스 전압은 당연히 낮아지게 된다.

다음에는 상술한 본 발명의 메모리 장치의 동작에 대해 설명한다.

다음에는 이렇게 형성된 본 발명의 메모리 소자의 동작 방법을 설명한다.

먼저, 도 1의 자기 메모리 소자(D1)가 도 3에 도시한 바와 같은 구성을 가질 때의 동작 방법을 설명한다.

<쓰기>

도 11을 참조하면, 트랜지스터(T)를 오프 상태로 유지한다. 제1 및 제2 자성체(M1, M2)사이에 자기장(B)이 존재하는 상태에서 비트라인(44)에 소정의 쓰기 전류(Iw)를 흐르게 한다. 이에 따라 비트라인(44) 둘레에 이지축 방향의 자기장이 발생된다. MTJ 셀(42)의 프리 자성막(미도시)의 자기 분극 방향은 비트라인(44)에 둘레에 발생된 상기 자기장과 제1 및 제2 자성체(M1, M2)사이에 존재하는 자기장(B)벡터합으로 주어지는 자기장에 의해 반전된다. 이러한 과정을 통해서 상기 프리 자성막의 자기 분극 방향이 MTJ 셀(42)의 하부전극(미도시)의 고정된 자기 분극 방향 과 일치할 경우, 도 11에 도시한 자기 메모리 장치에 데이터 1이 기록된 것으로 간주하고, 상기 프리 자성막의 자기 분극 방향이 상기 하부전극의 자기 분극 방향과 반대일 때는 데이터 0이 기록된 것으로 간주한다.

<읽기>

트랜지스터(T)를 온(ON) 상태로 유지한다. MTJ 셀(42) 양단에 소정의 읽기 전압(Vr)을 인가하여 MTJ 셀(42) 통과하는 전류를 측정하고, 측정된 전류를 기준 MTJ 셀로부터 측정된 전류와 비교하여 MTJ 셀(42)에 기록된 데이터를 읽는다. 측정된 전류가 상기 기준 MTJ 셀로부터 측정된 전류보다 작을 때, MTJ 셀(42)로부터 데이터 0을 읽는 것으로 간주하고, 상기 측정된 전류가 상기 기준 MTJ 셀로부터 측정된 전류보다 클 때, MTJ 셀(42)로부터 데이터 1을 읽은 것으로 간주한다.

다음, 도 1에 도시한 자기 메모리 소자(D1)가 도 4에 도시한 바와 같은 구성을 가질 때의 동작 방법을 설명한다.

<쓰기>

도 12를 참조하면, 제1 및 제2 자성체(M1, M2)사이에 글로벌 필드인 자기장(B)이 하드 축 방향으로 존재하는 상태에서, 트랜지스터(T)를 온(ON) 상태로 유지한다. 이어서, 비트라인(44)과 트랜지스터(T)사이에 소정의 쓰기 전압(Vw)을 인가한다. 쓰기 전압(Vw)에 의해 비트라인(44), 상부 전극(64), MTJ 셀(42), 하부 전극(60), 도전성 플러그(52) 및 트랜지스터(T)를 경유하는 쓰기 전류(I'w)가 흐른다. 쓰기 전류(I'w)의 흐르는 방향은 도 12에 도시한 방향과 반대일 수도 있다. 쓰기 전류(I'w)에 의해 상부 전극(64) 및 하부 전극(60) 둘레에 로컬 필드, 곧 국소 자 기장이 발생된다. 상기 로컬 필드에 의해 MTJ 셀(42)의 프리 자성막의 자기 분극은 상기 로컬 필드의 방향으로 정렬된다. 이러한 정렬에 의해 상기 프리 자성막의 자기 분극이 MTJ 셀(42)의 핀드막(미도시)의 자기 분극 방향과 동일하게 정렬되었을 때, 본 발명의 메모리 소자에 소정의 비트 데이터, 예컨대 1이 기록된 것으로 간주한다. 그리고 상기 정렬 과정을 통해서 상기 프리 자성막의 자기 분극이 MTJ 셀(42)의 상기 핀드막의 자기 분극 방향과 반대로 정렬되었을 때, 본 발명의 메모리 소자에 소정의 비트 데이터, 예컨대 0이 기록된 것으로 간주한다. 비트라인(44)에도 읽기 전류(I'w)가 흐르기 때문에, 비트라인(44) 둘레에도 자기장(미도시)이 생성되지만, 비트라인(44)의 두께가 두껍고, 또한 비트라인(44)과 MTJ 셀(42)사이의 간격(t)이 충분히 넓기 때문에, MTJ 셀(42)에 대한 비트라인(42) 둘레에 생성된 자기장의 영향은 무시할 수 있다.

이와 같은 쓰기 과정에서 MTJ 셀(42)의 상기 프리 자성막의 자기 분극 방향을 반대로 바꾸기 위해서는 비트라인(BL)과 트랜지스터(T)사이에 흐르는 쓰기 전류(Iw)의 흐름 방향을 반대로 한다.

<읽기>

트랜지스터(T)를 온(ON) 상태로 유지하고, 상부 및 하부 전극(64, 60)사이에 소정의 읽기 전압(Vr)을 인가한다. 읽기 과정에서 MTJ 셀(42)에 기록된 비트 데이터가 바뀌거나 소실되는 것을 방지하기 위해, 읽기 전압(Vr)은 쓰기 동작에서 상부 및 하부 전극(64, 60)사이에 인가되는 쓰기 전압(Vw)보다 작은 것이 바람직하다.

이와 같이 읽기 전압(Vr)을 인가한 후, 트랜지스터(T)의 제2 불순물 도핑 영 역(40b)에 연결된 센싱 수단(미도시)을 이용하여 MTJ 셀(42)을 통과한 전류를 측정한다. 측정된 전류는 상기한 바와 같이 기준 셀로부터 측정된 전류와 비교하고, 그 결과로부터 MTJ 셀(42)에 기록된 비트 데이터를 읽는다.

다음에는 본 발명의 자기 메모리 장치에 대한 제조 방법을 설명한다.

다음에는 도 4에 도시한 본 발명의 자기 메모리 소자의 제조 방법에 대해 설명한다.

도 13을 참조하면, 기판(40)의 소정 영역 상에 게이트 라인(GL)을 형성한다. 기판(40)은 반도체 기판, 예컨대 실리콘 p형 또는 n형 실리콘 기판일 수 있다. 게이트 라인(GL)은 기판(40)의 전면에 게이트 절연막, 게이트 전극용 도전층 및 게이트 보호막을 순차적으로 적층하고, 상기 게이트 보호막 상에 게이트 라인(GL)이 형성될 영역을 한정하는 마스크(미도시)를 형성한 다음, 상기 순차적으로 적층된 물질층을 역순으로 식각하여 형성할 수 있다. 상기 식각 후 상기 마스크는 제거한다. 게이트 라인(GL)은 측면에 스페이서를 구비하고 있으나, 도시하지 않았다. 게이트 라인(GL)을 형성한 후, 이온 도핑 공정을 거쳐 게이트 라인(GL) 양측에 제1 및 제2 불순물 도핑 영역(40a, 40b)을 형성한다. 제1 및 제2 불순물 도핑 영역(40a, 40b) 중 하나는 소오스 영역으로, 다른 하나는 드레인 영역으로 사용된다. 이렇게 해서 기판(40)에 전계 효과 트랜지스터(T)가 형성된다. 계속해서 기판(40) 상에 트랜지스터(T)를 덮는 층간 절연층(50)을 형성하고, 그 상부면을 평탄화한다. 이어서 층간 절연층(50) 상에 제1 불순물 도핑 영역(40a) 위쪽에 형성된 층간 절연층(50)이 노출되도록 감광막 패턴(PR1)을 형성한다. 감광막 패턴(PR1)을 식각 마스크로 하여 층간 절연층(50)의 노출된 부분을 식각한다. 식각 후, 감광막 패턴(PR1)을 제거한다. 상기 식각은 제1 불순물 도핑 영역(40a)이 노출될 때까지 실시한다. 상기 식각에 의해 도 14에 도시한 바와 같이, 층간 절연층(50)에 제1 불순물 도핑 영역(40a)이 노출되는 콘택홀(h1)이 형성된다. 콘택홀(h1)은 도전성 플러그(52)로 채운다. 도전성 플러그(52) 형성 전후에 오믹 콘택 공정을 실시할 수 있다.

다음, 도 15를 참조하면, 층간 절연층(50) 상에 하부 전극(60)을 형성한다. 하부전극(60)은 도전성 플러그(52)의 노출된 전면과 접촉되게 형성하고, 또한 게이트 라인(GL) 위로 확장되도록 형성한다. 하부전극(60)은 층간 절연층(50) 상에 하부 전극용 물질층을 형성한 다음, 사진 및 식각 공정을 적용하여 상기 하부 전극용 물질층을 하부전극(60)의 형태로 패터닝하여 형성할 수 있다. 이 과정에서 상기 하부 전극용 물질층은 가능한 얇게 형성하는 것이 바람직하다. 예를 들면, 상기 하부 전극용 물질층은 100nm이하의 두께로 형성할 수 있다. 또한, 상기 하부 전극용 물질층을 패터닝하는 단계에서 하부전극(60)의 폭도 가능한 좁게, 예컨대 100nm이하로 형성한다. 이와 같이 하부전극(60)의 두께와 폭을 좁게 형성함으로써, 하부전극(60)에 전류가 인가되었을 때, 하부전극(60)으로부터 발생되는 자기장은 하부전극(60) 상에 형성되는 MTJ 셀(42)에 집중될 수 있다. 하부전극(60)을 형성한 후, 하부전극(60)의 소정 영역 상에 피닝막(pinning layer), 핀드막(pinned layer), 터널링막(tunneling layer), 프리 자성막(free magnetic layer) 등을 포함하는 MTJ 셀(42)을 형성한다. MTJ 셀(42)의 형성 방법은 널리 알려져 있으므로 그에 대한 상세한 설명은 생략한다. MTJ 셀(42)은 도전성 플러그(52)로부터 이격된, 하부전극(60) 의 끝단에 형성할 수 있다.

다음, 도 16에 도시한 바와 같이, 층간 절연층(50) 상에 하부전극(60) 및 MTJ 셀(42)을 덮는 제1 절연층(62)을 형성한다. 제1 절연층(62)은 층간 절연층(50)과 동일한 물질로 형성할 수 있다. 제1 절연층(62)을 형성한 후, 그 상부면을 MTJ 셀(42)이 노출될 때까지 연마한다. 이어서 제1 절연층(62) 상에 MTJ 셀(42)의 노출된 전면과 접촉되는 상부전극(64)을 형성한다. 상부전극(64)은 하부전극(60)과 동일한 역할을 한다. 그러므로 상부전극(64)은 하부전극(60)과 기하학적 형태가 같도록 그리고 하부전극(60) 바로 위쪽에 형성하는 것이 바람직하다. 또한, 상부전극(64)은 하부전극(60)과 동일한 방식으로 형성할 수 있다.

다음, 도 17을 참조하면, 제1 절연층(62) 상에 상부전극(64)을 덮는 제2 절연층(66)을 형성한다. 제2 절연층(66)은 상부전극(64)의 상부면과 제2 절연층(66)의 상부면사이의 간격(t)이 후속 식각 공정이 진행된 후에도 소정 두께, 예를 들면 300nm정도가 될 수 있는 두께로 형성한다. 간격(t)은 후속 공정에서 형성될 비트라인으로부터 발생되는 자기장이 MTJ 셀(42)에 미치는 영향을 고려하여 달라질 수 있다. 예컨대, 간격(t)에서 비트라인으로부터 발생되는 자기장이 MTJ 셀(42)의 프리 자성막의 자기 분극 정렬에 영향을 줄 수 있다면, 간격(t)은 300nm보다 크게 하고, 반대의 경우, 300nm보다 작게 할 수 있다. 계속해서, 제2 절연층(66) 상에 제2 절연층(66)의 소정 영역을 노출시키는 감광막 패턴(PR2)을 형성한다. 감광막 패턴(PR2)은 상부전극(64) 중에서 도전성 플러그(52) 위쪽에 형성된 부분을 노출시키기 위한 것이다. 따라서 감광막 패턴(PR2)은 상부전극(64) 상에 형성된 제2 절연층 (66)의 일부가 노출되도록 형성한다. 감광막 패턴(PR2)을 식각 마스크로 하여 제2 절연층(66)의 노출된 부분을 식각한다. 상기 식각은 상부전극(64)이 노출될 때까지 실시한다. 식각 후, 감광막 패턴(PR2)을 제거한다. 상기 식각 결과, 도 18에 도시한 바와 같이, 제2 절연층(66)에 도전성 플러그(52)에 대응되는 상부전극(64)의 소정 영역이 노출되는 비어홀(h2)이 형성된다. 비어홀(h2) 형성 후, 제2 절연층(66) 상에 비어홀(h2)을 채우면서 상부전극(64)의 노출된 부분과 접촉되도록 비트라인(44)을 형성한다. 이후, MTJ 셀(42)을 사이에 두고 기판(40)의 양쪽에 제1 및 제2 자성체(M1,M2)를 형성한다. 제1 및 제2 자성체(M1, M2)사이에 발생되는 자기장(B)이 비트라인(44)에 평행하도록 제1 및 제2 자성체(M1, M2)는 서로 평행하게 형성한다. 또한, 제1 및 제2 자성체(M1, M2)는 비트라인(44)과는 수직하게 형성한다. 제1 및 제2 자성체(M1, M2)는 영구자석으로 형성할 수 있다.

한편, 제1 및 제2 자성체(M1, M2)사이에는 도 1 및 도 2에서 볼 수 있듯이, 어레이(100)를 이루는 복수의 자기 메모리 소자(D1)가 존재하므로, 상술한 제조 방법에서 제1 및 제2 자성체(M1, M2)사이에 복수의 자기 메모리 소자(D1)가 형성되는 과정이 설명되어야 하나, 복수의 자기 메모리 소자(D1)는 모두 동일한 구성을 갖는 자기 메모리 소자이고, 모두 동시에 형성되는 바, 편의 상 상술한 제조 방법에서는 한 개의 자기 메모리 소자가 형성되는 과정만 설명하였고, 도 13 내지 도 18에도 제1 및 제2 자성체(M1, M2)사이에 한 개의 자기 메모리 소자만 형성되는 것으로 도시하였다.

상술한 제조 방법은 도 4에 도시한 자기 메모리 장치의 제조 방법에 관한 것 이지만, 상부전극(64)의 형성과 관련된 공정을 생략하고, 비어홀(h2)을 MTJ 셀(42)이 노출되도록 형성할 경우, 상술한 제조 방법은 바로 도 3에 도시한 자기 메모리 장치의 제조 방법이 된다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상부전극(64)과 하부전극(60) 중 어느 하나를 제거할 수 있을 것이다. 또한, 자기 메모리 장치를 제조하는 과정에서 영구자석 물질을 MTJ 셀 둘레에 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명의 메모리 장치는 장치 내부에 자기장 또는 국소 자기장을 발생하는 내부 자기장 발생수단을 구비하고, 장치 외부에 장치를 향해 글로벌 자기장을 발생시키는 외부 자기장 발생수단을 구비한다. 상기 내부의 자기장 발생수단은 비트라인이 될 수 있고, 상기 국소 자기장을 발생할 수 있도록 MTJ 셀 상하에 구비된 전극 패드일 수도 있다. 상기 외부의 자기장 발생수단은 충분한 자기장을 발생하는 영구자석일 수 있다.

이러한 본 발명을 이용하면, 자기 메모리 장치와 센서의 구동 전력을 낮출 수 있다. 또한, 자기 메모리 소자의 고집적에 따른 보자력 증가 문제 및 저집적에 따른 전류의 증가 문제를 모두 해소하거나 크게 개선할 수 있다.

Claims

MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치; 및

상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 글로벌 자기장(global magnetic field)을 발생하는 자기장 발생수단을 포함하는 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 자기 메모리 장치는 상기 MTJ 셀과 트랜지스터를 포함하고 상기 비트라인을 통해서 서로 연결된 복수의 자기 메모리 소자로 이루어진 어레이인 것을 특징으로 하는 메모리 장치.
제 2 항에 있어서, 상기 어레이를 이루는 상기 자기 메모리 소자는,

상기 트랜지스터와 상기 MTJ 셀을 연결하는 하부전극 및

상기 MTJ 셀과 상기 비트라인을 연결하고, 상기 하부전극과 상하로 마주하는 상부전극을 더 구비하고,

상기 MTJ 셀은 상기 상부 및 하부전극사이에 구비되어 있으며,

상기 상부전극은 상기 MTJ 셀에 대한 상기 비트라인에서 발생되는 자기장의 영향을 무시할 수 있을 만큼 상기 비트라인으로부터 이격된 상태에서 상기 비트라인과 연결된 것을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써,

상기 자기 메모리 장치를 향하는 면이 N극인 제1 자성체; 및

상기 자기 메모리 장치를 향하는 면이 S극이고, 상기 자기 메모리 장치를 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함하는 것을 특징으로 하는 메모리 장치.
제 4 항에 있어서, 상기 제1 및 제2 자성체는 영구자석인 것을 특징으로 하는 메모리 장치.
MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치 및 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 자기장을 발생하는 자기장 발생수단을 포함하는 메모리 장치의 동작 방법에 있어서,

상기 자기 메모리 장치가 상기 자기장 발생수단으로부터 발생되는 자기장 속에 있을 때, 상기 비트라인에 쓰기 전류를 인가하여 상기 자기 메모리 장치에 데이터를 기록하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 6 항에 있어서, 상기 트랜지스터를 오프(OFF) 상태로 유지하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 6 항에 있어서, 상기 자기 메모리 장치는 상기 MTJ 셀과 트랜지스터를 포함하고 상기 비트라인을 통해서 서로 연결된 복수의 자기 메모리 소자로 이루어진 어레이인 것을 특징으로 하는 메모리 장치의 동작 방법.
제 8 항에 있어서, 상기 어레이를 이루는 상기 자기 메모리 소자는,

상기 트랜지스터와 상기 MTJ 셀을 연결하는 하부전극 및

상기 MTJ 셀과 상기 비트라인을 연결하고, 상기 하부전극과 상하로 마주하는 상부전극을 더 구비하고,

상기 MTJ 셀은 상기 상부 및 하부전극사이에 구비되어 있으며,

상기 상부전극은 상기 MTJ 셀에 대한 상기 비트라인에서 발생되는 자기장의 영향을 무시할 수 있을 만큼 상기 비트라인으로부터 이격된 상태에서 상기 비트라인과 연결된 것을 특징으로 하는 메모리 장치의 동작 방법.
제 9 항에 있어서, 상기 트랜지스터는 온(ON) 상태로 유지하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 6 항에 있어서, 상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써,

상기 자기 메모리 장치를 향하는 면이 N극인 제1 자성체; 및

상기 자기 메모리 장치를 향하는 면이 S극이고, 상기 자기 메모리 장치를 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 11 항에 있어서, 상기 제1 및 제2 자성체로써 영구자석을 사용하는 것을 특징으로 하는 메모리 장치의 동작 방법.
MTJ 셀과 트랜지스터와 비트라인을 포함하는 자기 메모리 장치 및 상기 자기 메모리 장치 외부에 구비되어 상기 자기 메모리 장치를 향해 상기 비트라인에 평행한 자기장을 발생하는 자기장 발생수단을 포함하는 메모리 장치의 동작 방법에 있어서,

상기 트랜지스터를 온(ON) 상태로 유지하는 단계; 및

상기 비트라인에 쓰기 전류보다 작은 읽기 전류를 인가하는 단계를 포함하여 상기 자기 메모리 장치에 기록된 데이터를 읽는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 13 항에 있어서, 상기 자기 메모리 장치는 상기 MTJ 셀과 트랜지스터를 포함하고 상기 비트라인을 통해서 서로 연결된 복수의 자기 메모리 소자로 이루어진 어레이인 것을 특징으로 하는 메모리 장치의 동작 방법.
제 14 항에 있어서, 상기 어레이를 이루는 상기 자기 메모리 소자는,

상기 트랜지스터와 상기 MTJ 셀을 연결하는 하부전극 및

상기 MTJ 셀과 상기 비트라인을 연결하고, 상기 하부전극과 상하로 마주하는 상부전극을 더 구비하고,

상기 MTJ 셀은 상기 상부 및 하부전극사이에 구비되어 있으며,

상기 상부전극은 상기 MTJ 셀에 대한 상기 비트라인에서 발생되는 자기장의 영향을 무시할 수 있을 만큼 상기 비트라인으로부터 이격된 상태에서 상기 비트라인과 연결된 것을 특징으로 하는 메모리 장치의 동작 방법.
제 13 항에 있어서, 상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써,

상기 자기 메모리 장치를 향하는 면이 N극인 제1 자성체; 및

상기 자기 메모리 장치를 향하는 면이 S극이고, 상기 자기 메모리 장치를 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 16 항에 있어서, 상기 제1 및 제2 자성체로써 영구자석을 사용하는 것을 특징으로 하는 메모리 장치의 동작 방법.
기판에 트랜지스터를 형성하는 제1 단계;

상기 트랜지스터 위에 이에 연결되는 MTJ 셀을 형성하는 제2 단계;

상기 MTJ 셀 위에 이에 연결되는 비트라인을 형성하는 제3 단계; 및

상기 MTJ 셀을 사이에 두고 상기 비트라인에 평행한 글로벌 자기장을 발생하는 자기장 발생 수단을 마련하는 제4 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제 18 항에 있어서, 상기 트랜지스터와 상기 MTJ 셀 사이에 양자를 연결하고 상기 MTJ 셀에 대한 국소 자기장을 발생하는 하부전극을 더 형성하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제 18 항 또는 제 19 항에 있어서, 상기 MTJ 셀과 상기 비트라인사이에 양자를 연결하고 상기 MTJ 셀에 대한 국소 자기장을 발생하는 상부전극을 더 형성하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제 18 항에 있어서, 상기 외부 자기장 발생수단은 상기 비트라인에 수직하게 구비된 것으로써,

상기 MTJ 셀을 향하는 면이 N극인 제1 자성체; 및

상기 MTJ 셀을 향하는 면이 S극이고, 상기 MTJ 셀을 사이에 두고 상기 제1 자성체와 마주하는 제2 자성체를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제 21 항에 있어서, 상기 제1 및 제2 자성체는 영구자석으로 형성하는 것을 특징으로 하는 메모리 장치의 제조 방법.