CN103283028B - 可控硅整流器（scr）、制造方法和设计结构 - Google Patents

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Abstract

此处公开了可控硅整流器（SCR）、制造方法和设计结构。所述方法包括在绝缘体上硅（SOI）晶片（28）的掩埋绝缘体层（28b）上形成公共P阱（2）。所述方法进一步包括在所述公共P阱中形成多个可控硅整流器（SCR）10，以便所述多个SCR中的每个的N+扩散阴极（20）通过所述公共P阱耦合在一起。

Description

可控硅整流器（SCR）、制造方法和设计结构
技术领域
本发明涉及半导体结构及其制造方法，更具体而言，涉及可控硅整流器（SCR）、制造方法以及设计结构。
背景技术
半导体器件，更具体地说为集成电路（IC）对于静电放电（ESD）事件产生的高电压非常敏感。例如，ESD事件可能导致在IC内出现短时间的高电流（数安培）脉冲，而这能导致IC失效。为此，需要放置ESD保护电路以确保IC不在ESD事件期间遭到破坏。
已知体硅技术中的可控硅整流器（SCR）用于防止IC发生过电压条件（例如，ESD事件）。在已知的实现中，SCR保护器件并入到电路内以为高静电势放电产生的高电流提供放电路径。例如，一旦检测到ESD事件，SCR便变为导电状态以将电流分流到接地，该导电状态将一直保持，直到电压被释放到安全水平。
SCR技术已在体技术中得到非常成功的实现，但是，绝缘体上硅（SOI）技术中需要实现新的集成方案。例如，在SOI技术中，直接在绝缘体层上形成SCR，这样可以有效地隔离SCR P阱，其中当存在平行的指时，阴极相互在其中形成。这样导致未耦合的钳位（clamp）（P阱），从而在发生高电流ESD事件时，仅打开有限数量（例如，一个）的N+扩散阴极，而其余的N+扩散阴极保持关闭状态。这导致显示出弱ESD性能的不稳定器件。
因此，本领域需要克服上述缺陷和限制。
发明内容
在本发明的第一方面，一种方法包括在绝缘体上硅（SOI）晶片的掩埋绝缘体层上形成公共P阱。所述方法进一步包括在所述公共P阱中形成多个可控硅整流器（SCR），以便所述多个SCR中的每个的N+扩散阴极通过所述公共P阱耦合在一起。
在本发明的另一方面，一种方法包括在绝缘体上硅（SOI）晶片的掩埋氧化物层上的硅膜中形成公共P阱。所述方法进一步包括在所述硅膜中形成多个N阱。所述方法进一步包括在所述多个N阱中的每个中形成N阱接触。所述方法进一步包括在所述多个N阱中的每个中形成多个阳极。所述方法进一步包括在所述公共P阱中形成P阱接触。所述方法进一步包括在所述P阱中形成多个阴极，每个所述阴极位于每个所述N阱的相对侧，以便所述多个阴极通过所述P阱耦合在一起。
在本发明的又一实施例中，一种结构包括绝缘体上硅晶片，其包括衬底、掩埋绝缘层和硅膜。所述结构进一步包括位于所述掩埋绝缘体层上的所述硅膜中的公共P阱。所述结构进一步包括位于所述公共P阱中的多个可控硅整流器（SCR）。所述SCR均包括：被所述公共P阱围绕的N阱，所述N阱包括多个阳极和N阱接触；以及在所述公共P阱中形成的多个阴极，以便每个SCR的所述多个阴极中的每个所述阴极通过所述P阱耦合在一起。所述结构进一步包括在所述公共P阱中形成的多个P阱接触。
在本发明的又一方面，一种方法包括在出现静电放电触发事件时触发位于N阱的相对侧上并形成在绝缘体上硅晶片的公共P阱中的多个P+扩散阴极。
在本发明的另一方面，提供一种有形地包含在机器可读数据存储介质中，用以设计、制造或测试集成电路的设计结构。所述设计结构包括本发明的所述结构。在进一步的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括当在计算机辅助设计系统中处理时，产生包括本发明的所述结构的可控硅整流器（SCR）的计算机可执行表示的元件。在更进一步的实施例中，提供一种在计算机辅助设计系统中用于产生SCR的功能设计模型的方法。所述方法包括产生所述SCR的所述结构元件的功能表示。
附图说明
将借助本发明的示例性实施例的非限制性实例，在下面的详细描述中参考所提出的多个附图来描述本发明。
图1示出根据本发明的各方面的结构的俯视图；
图2示出根据本发明的各方面的另一结构的俯视图；
图3示出根据本发明的各方面图2中的结构沿直线A-A的横截面图；
图4-8示出根据本发明的各方面的处理步骤和各结构。
图9示出在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
本发明涉及半导体结构和制造方法，更具体地说，本发明涉及可控硅整流器（SCR）、制造方法和设计结构。更具体地说，本发明包括在绝缘体上厚体硅（SOI）晶片中用于静电放电（ESD）保护的击穿SCR结构，所述结构具有的均匀多指触发。击穿SCR结构通过为SCR的N+扩散阴极（例如，多指）提供公共P阱，提高了ESD性能。在实施例中，公共P阱使N+扩散阴极相互有效地实现电耦合，从而允许在发生低电流触发电流时，打开或触发所有N+扩散阴极（例如，传导电流）。有利地，通过实现本发明的SCR结构，可获得用于高性能应用的高击穿电压、低保持电压和低电容。另外，SCR结构可用于借助更快的电路切换的增强ESD保护以及衬底上的减小的面积。
通过比较，传统保护器件包括在SOI的氧化物顶上相互隔离的N+扩散阴极。由于阴极相互隔离，仅触发一个N+结阴极（例如，打开）。也就是，在出现ESD事件时，仅打开有限个（例如，一个）N+扩散阴极，而其余的N+扩散阴极保持关闭。这是因为钳位未耦合，从而导致表现出弱ESD性能的不稳定器件。
图1示出根据本发明的各方面的结构的俯视图。具体而言，结构5包括在公共P阱12中形成的多个SCR 10。更具体地说，结构5在SOI晶片上提供，所述晶片具有在氧化物或绝缘体层（未示出）上形成的公共P阱12。在实施例中，P阱12可通过在硅膜中掺杂P型掺杂剂（例如，硼或BF2）形成。多个N阱14通过掺杂硅膜形成，其中每个N阱具有多个P+扩散阳极16（例如，阳极16短路到N阱14）和N型阱接触18。N阱14可以通过在硅膜（或已形成的P阱12）中掺杂N型掺杂剂（例如，磷或砷）形成。
结构5进一步包括在公共P阱12中形成的多个N+扩散阴极20（例如，被P阱12围绕）。N+扩散阴极20在公共P阱12中相互耦合，例如，在P阱12中短路，该短路进而允许在ESD事件期间执行均匀触发。也就是，通过将N+扩散阴极20设置在P阱12中，可以提供显示出强ESD性能的稳定器件，其中在ESD事件期间执行多指触发。因此，本发明的结构5提供具有均匀多指触发和均匀电流密度的击穿SCR结构。
仍参考图1，结构5还包括在P阱12中形成的多个P阱接触22。P阱接触22包括布线和接触24，这些布线和接触并联连接每个P阱接触22。在实施例中，N+扩散阴极20、P+扩散阳极16和N阱接触18还包括接触24，这些接触可将各N+扩散阴极20、P+扩散阳极16和N阱接触18中的每个并联连接。
图2示出根据本发明的各方面的结构的俯视图。具体而言，结构5'包括在P阱12中形成并被P+掺杂结构26围绕的多个SCR 10。更具体地说，结构5'在SOI晶片上提供，所述晶片具有在氧化物或绝缘体层（未示出）上形成的公共P阱12。在实施例中，公共P阱12可以通过用P型掺杂剂（例如，硼或BF2）掺杂硅膜而形成。多个N阱14在P阱12中形成，其中每个N阱具有多个P+扩散阳极16和N型阱接触18。N阱14可以通过用N型掺杂剂（例如，磷或砷）掺杂P阱12而形成。
结构5'进一步包括在P阱12中形成的多个N+扩散阴极20（例如，被P阱12围绕）。N+扩散阴极20在公共P阱12中相互耦合，P阱12进而允许在ESD事件期间执行均匀触发，如上所述。结构5'还包括在公共P阱12中形成的P阱接触22。重掺杂P+扩散结构26将公共P阱12中的P阱接触22相互连接。掺杂P+扩散结构26和P阱接触22形成至少围绕N阱14的环形结构。重掺杂P+扩散结构26降低结构5'的电阻。在实施例中，N+扩散阴极20、P+扩散阳极16和N阱接触18还包括接触24，如上所述。
图3示出沿直线A-A的图2的横截面图。图3还可以表示沿同一横截面图的图1的横截面图。如图3所示，结构5'包括SOI晶片28。SOI晶片28包括衬底28a和掩埋绝缘体层28b，例如氧化物。衬底28a和掩埋绝缘体层28b可以基于半导体器件的所需终端使用应用进行选择。公共P阱12在直接在绝缘体层28b顶上的上硅膜或其它适当的半导体材料中形成。如代表性横截面图所示，N+扩散阴极20、P+扩散阳极16、N阱14、N阱接触18和P阱接触22全部被公共P阱12围绕（例如在P阱12中形成）并且位于绝缘体层28b之上。因此，公共P阱12提供N+扩散阴极20的电耦合。
图4-8示出根据本发明的各方面的各种处理步骤和各结构。更具体地说，图4示出包括SOI晶片28的开始结构。SOI晶片28包括衬底28a、掩埋绝缘体层28b，例如氧化物以及基于硅的上膜28c。衬底28a可以由任何适当的材料构成，所述材料可以包括——但不限于——Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体。掩埋绝缘层28b可以由氧化物构成，例如SiO2，并且可以被称为掩埋氧化物（BOX）层。
在图5中，可以使用传统光刻、蚀刻和沉积工艺在膜28c中形成浅沟槽隔离结构30。例如，可以在膜28c上形成抗蚀剂并使其曝光以形成图形（开口）。然后可以使用诸如反应离子蚀刻（RIE）之类的传统蚀刻工艺在膜28c中形成沟槽。可以使用诸如氧化物之类的绝缘体材料填充沟槽以形成浅沟槽隔离结构30。P阱12和N阱14可以在膜28c中形成，位于掩埋绝缘体层28b之上。在实施例中，P阱12可以在N阱14之前形成；但是，本发明可以构想N阱14在P阱12之前形成。
在非限制示例性实例中，P阱12通过在膜28c中掺杂P型材料（例如，硼或BF2）形成；而N阱14通过在膜28c中掺杂N型材料（例如，磷或砷）形成。在实施例中，掺杂剂的掺杂密度例如可以是1E16cm-3到1E18cm-3；但是本发明可以构想其它掺杂密度。然后在1000°C上对P阱12和N阱14执行五秒钟退火工艺，例如快速热退火。
在实施例中，可以使用传统栅极形成工艺，在阱上形成栅极结构。例如，栅极绝缘体材料和栅极体材料可以沉积在阱上，然后通过蚀刻或构图形成栅极结构。然后例如使用传统沉积工艺在栅极结构上形成侧壁和/或间隔物。栅极绝缘体材料可以是任何栅极绝缘体材料，例如氧化物或基于氧化物的材料（例如，氧化铪、氮氧化物或其它高k电介质）。栅极体可以是掺杂的多晶硅、金属，或多晶硅和金属的组合或金属合金。侧壁和/或间隔物例如可以是氮化物或氧化物。
如图6所示，P+扩散阳极16、N阱接触18、N+扩散阴极20和P阱接触22可以使用传统掺杂工艺或注入工艺形成。例如，P+扩散阳极16、N阱接触18、N+扩散阴极20和P阱接触22可以在栅极结构的N+和P+源极区和漏极区的形成过程中形成。在实施例中，P+扩散阳极16和P+接触22与P+源极区和漏极区的处理步骤相同；而N+扩散阴极20和N阱接触18与N+源极区和漏极区的处理步骤相同。在实施例中，掺杂剂的掺杂密度例如可以是是1e20cm-3到1e21cm-3；但是本发明可以构想其它掺杂密度。然后对结构执行激光或闪速（flash）热退火以激活器件的有源区域。
在图7中，在不被硅化的区域上沉积并构图诸如氮化物之类的遮挡材料32。例如，遮挡材料32在P阱12和N阱14上形成，位于扩散之间。诸如钴、镍或钛之类的金属沉积在有源区域上并被执行热退火处理以形成硅化物区域34。在实施例中，遮挡材料32可以使用传统剥离或平坦化工艺去除。
在图8中，使用传统光刻、蚀刻和沉积工艺形成接触36。例如，在图7的结构上形成介电层38（例如，使用传统化学气相沉积（CVD）工艺进行沉积）。将抗蚀剂涂在介电层38上并进行曝光以形成图形（开口）。然后蚀刻介电层38以形成延伸到有源区域上的硅化物区域34的沟槽。然后在沟槽中沉积金属以形成接触38。在实施例中，所述金属可以是钨。
图9是在半导体设计、制造和/或测试中使用的设计过程的流程图。图9示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1至图8中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：光刻机、用于产生掩模的机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由Inc.或Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图9示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1至图8中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1至图8中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分立组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。
设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1至图8中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1至图8中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1至图8中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
在此使用的术语只是为了描述特定的实施例并且并非旨在作为本发明的限制。如在此所使用的，单数形式“一”、“一个”和“该”旨在同样包括复数形式，除非上下文明确地另有所指。还将理解，当在此说明书中使用时，术语“包括”和/或“包含”指定了声明的特性、整体（intefer）、步骤、操作、元素和/或部件的存在，但是并不排除一个或多个其它特性、整体、步骤、操作、元素、部件和/或其组的存在或增加。
权利要求中的对应结构、材料、操作以及所有装置或步骤和功能元件的等同替换（如果适用），旨在包括任何用于与在权利要求中具体指出的其它元件相组合地执行该功能的结构、材料或操作。出于示例和说明目的给出了对本发明的描述，但所述描述并非旨在是穷举的或是将本发明限于所公开的形式。在不偏离本发明的范围和精神的情况下，对于所属技术领域的普通技术人员来说许多修改和变化都将是显而易见的。实施例的选择和描述是为了最佳地解释本发明的原理和实际应用，并且当适合于所构想的特定使用时，使得所属技术领域的其它普通技术人员能够理解本发明的具有各种修改的各种实施例。因此，虽然根据实施例描述了本发明，但所属技术领域的技术人员将意识到，可以通过修改以及在所附权利要求的精神和范围内实现本发明。

Claims (18)

1.一种制造半导体结构的方法，包括：
在绝缘体上硅晶片的掩埋绝缘体层上形成公共P阱；
在所述公共P阱中形成多个可控硅整流器，以便所述多个可控硅整流器中的每个的N+扩散阴极通过所述公共P阱耦合在一起，其中形成所述多个可控硅整流器包括在所述绝缘体上硅晶片的上硅膜中形成N阱，每个所述N+扩散阴极位于每个所述N阱的相对侧；
在所述公共P阱中形成P阱接触；以及
在所述公共P阱中围绕所述多个可控硅整流器中的每个提供连接每个所述P阱接触的P+扩散。
2.根据权利要求1的方法，其中所述N阱具有多个P+扩散阳极和N阱接触。
3.根据权利要求2的方法，其中通过用N型掺杂剂掺杂所述公共P阱而形成所述N阱。
4.根据权利要求2的方法，其中在形成所述公共P阱之前形成所述N阱。
5.根据权利要求3的方法，进一步包括在被所述公共P阱围绕的所述N阱中形成阳极和N阱接触。
6.根据权利要求5的方法，其中：
所述P阱接触和所述P+扩散阳极在同一处理步骤中形成；以及
所述公共P阱中的所述N+扩散阴极以及所述N阱中的所述N阱接触在同一处理步骤中形成。
7.根据权利要求1的方法，其中所述N+扩散阴极通过所述公共P阱中的所述耦合而均匀触发。
8.根据权利要求1的方法，进一步包括使用快速热退火方法对所述公共P阱进行退火。
9.一种制造半导体结构的方法，包括：
在绝缘体上硅晶片的掩埋氧化物层上的硅膜中形成公共P阱；
在所述硅膜中形成多个N阱；
在所述多个N阱中的每个中形成N阱接触；
在所述多个N阱中的每个中形成多个阳极；
在所述公共P阱中形成P阱接触；
在所述P阱中形成多个阴极，每个所述阴极位于每个所述N阱的相对侧，以便所述多个阴极通过所述P阱耦合在一起；以及
在所述公共P阱中形成的所述N阱的每一侧上形成围绕每个N阱以及关联的阴极并连接每个所述P阱接触的P+扩散。
10.根据权利要求9的方法，其中：
所述多个阳极和所述P阱接触在同一处理步骤中形成；以及
所述阴极和所述N阱接触在同一处理步骤中形成。
11.根据权利要求9的方法，其中在所述多个N阱之后形成所述公共P阱。
12.根据权利要求9的方法，其中所述公共P阱围绕所述多个N阱中的每个。
13.根据权利要求9的方法，进一步包括硅化所述多个阳极和所述多个阴极。
14.根据权利要求13的方法，进一步包括对所述多个阳极和所述多个阴极执行激光或闪速退火。
15.根据权利要求9的方法，其中所述多个阳极在与P+源极区和漏极区相同的处理步骤期间形成，以及所述多个阴极在与N+源极区和漏极区相同的处理步骤期间形成。
16.一种半导体结构，包括：
绝缘体上硅晶片，其包括衬底、掩埋绝缘体层和硅膜；
位于所述掩埋绝缘层上的所述硅膜中的公共P阱；
位于所述公共P阱中的多个可控硅整流器，所述可控硅整流器均包括：
被所述公共P阱围绕的N阱，所述N阱包括多个阳极和N阱接触；以及
在所述公共P阱中形成的多个阴极，每个所述阴极位于每个所述N阱的相对侧，以便每个可控硅整流器的所述多个阴极中的每个所述阴极通过所述P阱耦合在一起；
在所述公共P阱中形成的多个P阱接触；以及
连接每个所述P阱接触的P+扩散，其中所述P+扩散围绕所述多个可控硅整流器的每个N阱以及位于所述N阱的相对侧上的阴极对。
17.根据权利要求16的结构，其中多个阴极包括位于所述多个可控硅整流器中的每个的每一侧上的阴极。
18.根据权利要求16的结构，包括在出现静电放电触发事件时触发位于所述N阱的相对侧上并形成在所述绝缘体上硅晶片的所述公共P阱中的所述多个阴极。
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