CN107833882B - Soi工艺的静电保护结构 - Google Patents
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Abstract
本发明公开了一种SOI工艺的静电保护结构，形成于SOI衬底的顶层硅的有源区中；包括：不相交叠的P型阱和N型阱，第一扩散区形成于PN型阱之间；多个形成于P型阱中且沿着第一扩散区的第一侧面排列的第二N+扩散区，多个形成于P型阱中且沿着第一扩散区的第一侧面排列的第三P+扩散区，第三P+扩散区更加远离第一扩散区的第一侧面；多个形成于N型阱中且沿着第一扩散区的第二侧面排列的第二P+扩散区，多个形成于N型阱中且沿着第一扩散区的第二侧面排列的第三N+扩散区，第三N+扩散区更加远离第一扩散区的第二侧面。本发明能提高SOI工艺中器件的泄放电流能力。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种绝缘衬底上的硅(SOI)工艺的静电保护结构。
背景技术
静电保护结构通常采用可控硅整流器即硅控整流器(SCR)实现，一般常见的SCR器件都形成于体硅衬底上，本领域技术人员都知道，体硅衬底表示整块衬底都是由硅组成，在体硅衬底中没有埋氧化层，也即器件的底部没有氧化层来隔离。现有的SCR为纵向结构，仅能适用于体硅衬底结构中。
而现有技术中，往往需要采用到SOI衬底，SOI为Silicon-On-Insulator的简称，Silicon表示顶层硅；Insulator表示埋介质层，通常为埋氧化层；埋介质层通常形成于背衬底或称为支撑衬底上，背衬底通常采用由硅材料组成的背硅衬底。SOI工艺中，由于顶层硅的厚度较薄，故采用现有纵向结构的SCR时其能力和泄放静电的效果都会大大降低。故现有的SCR的结构不能直接套用到SOI工艺中来作为电路的静电保护结构。
发明内容
本发明所要解决的技术问题是提供一种SOI工艺的静电保护结构，能提高SOI工艺中器件的泄放电流能力。
为解决上述技术问题，本发明提供的SOI工艺的静电保护结构包括：SOI衬底，静电保护结构形成于所述SOI衬底的顶层硅的有源区中。所述静电保护结构包括：
形成于所述有源区中的P型阱和N型阱，所述P型阱和所述N型阱不相交叠。
第一扩散区形成于所述P型阱和所述N型阱之间，且所述第一扩散区的第一侧面和所述P型阱接触，所述第一扩散区的第二侧面和所述N型阱接触；所述第一扩散区由N+区组成或者所述第一扩散区由P+区组成。
多个形成于所述P型阱中第二N+扩散区，各所述第二N+扩散区沿着所述第一扩散区的第一侧面排列。
多个形成于所述P型阱中第三P+扩散区，各所述第三P+扩散区沿着所述第一扩散区的第一侧面排列，且各所述第三P+扩散区和所述第一扩散区的第一侧面的间距大于各所述第二N+扩散区和所述第一扩散区的第一侧面的间距。
多个形成于所述N型阱中第二P+扩散区，各所述第二P+扩散区沿着所述第一扩散区的第二侧面排列。
多个形成于所述N型阱中第三N+扩散区，各所述第三N+扩散区沿着所述第一扩散区的第二侧面排列，且各所述第三N+扩散区和所述第一扩散区的第二侧面的间距大于各所述第二P+扩散区和所述第一扩散区的第二侧面的间距。
所述P型阱、所述N型阱、所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的结深都等于所述顶层硅的厚度。
所述第二P+扩散区和所述第三N+扩散区都连接到静电进入端，所述第二N+扩散区和所述第三P+扩散区都接地；由所述第二P+扩散区、所述N型阱、所述第一扩散区、所述P型阱和所述第二N+扩散区组成具有PNPN结构的硅控整流器，由所述第三N+扩散区和所述第一扩散区之间的所述N型阱形成寄生N阱电阻，由所述第三P+扩散区和所述第一扩散区之间的所述P型阱形成寄生P阱电阻。
进一步的改进是，所述P型阱和所述N型阱的侧面相切。
进一步的改进是，所述有源区的俯视面结构呈一矩形。
进一步的改进是，所述第一扩散区的俯视面结构呈一矩形。
进一步的改进是，各所述第二N+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第一侧面平行排列；各所述第二P+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第二侧面平行排列。
进一步的改进是，各所述第三P+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第一侧面平行排列；所述第三N+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第二侧面平行排列。
进一步的改进是，沿所述第一扩散区的第一侧面的长度方向上，所述第三P+扩散区和所述第二N+扩散区交错排列，所述第三P+扩散区和所述第一扩散区的第一侧面之间具有直接间隔所述P型阱的区域。
进一步的改进是，通过调节所述第三P+扩散区和所述第一扩散区的第一侧面之间的间距调节所述寄生P阱电阻的大小，从而调节所述硅控整流器的触发电压大小。
进一步的改进是，沿所述第一扩散区的第二侧面的长度方向上，所述第三N+扩散区和所述第二P+扩散区交错排列；所述第三N+扩散区和所述第一扩散区的第二侧面之间具有直接间隔所述N型阱的区域。
进一步的改进是，通过调节所述第三N+扩散区和所述第一扩散区的第二侧面之间的间距调节所述寄生N阱电阻的大小，从而调节所述硅控整流器的触发电压大小。
进一步的改进是，在所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的表面形成有金属硅化物，在所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的外部的所述有源区表面形成有金属硅化物阻挡层。
进一步的改进是，所述金属硅化物阻挡层采用多晶硅栅替代。
进一步的改进是，所述SOI衬底包括依次叠加的背衬底、埋介质层和所述顶层硅。
进一步的改进是，背衬底的材料为硅。
进一步的改进是，所述埋介质层为埋氧化层。
本发明的静电保护结构根据SOI工艺的特点进行设计，硅控整流器完全由形成于有源区中的横向排列的第二P+扩散区、N型阱、第一扩散区、P型阱和第二N+扩散区组成，很容易通过调整器件的横向尺寸来调节器件的骤回电压和泄流能力，从而能器件的防栓锁和放静电的能力。例如，本发明通过调节第二N+扩散区或者第二P+扩散区的面积大小，能够调节硅控整流器的骤回电压，从而提升器件的防栓锁能力。本发明通过调节第二N+扩散区到第一扩散区的距离或者第二P+扩散区到第一扩散区的距离，也能够调节硅控整流器的骤回电压，从而提升器件的防栓锁能力。
本发明通过调节第三N+扩散区和第一扩散区之间的间距或第三P+扩散区和第一扩散区之间的间距，能够调节硅控整流器的触发电压大小。
通过在第一扩散区、第二N+扩散区和第二P+扩散区之间的有源区表面形成有多晶硅栅，能够进一步调节硅控整流器的触发电压大小，同时还能采用多晶硅栅作为金属硅化物阻挡层，这样能省去金属硅化物阻挡的光刻版，从而能节约成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例SOI工艺的静电保护结构的平面结构图；
图2是沿图1的AA线的截面图；
图3是图1所示结构的等效电路图；
图4是本发明第一实施例实际应用的电路图；
图5是本发明第一实施例和现有SOI工艺的静电保护结构的TLP曲线对比图；
图6是本发明第二实施例SOI工艺的静电保护结构的平面结构图；
图7是本发明第三实施例SOI工艺的静电保护结构的平面结构图；
图8是本发明第四实施例SOI工艺的静电保护结构的平面结构图。
具体实施方式
本发明第一实施例SOI工艺的静电保护结构：
如图1所示，是本发明第一实施例SOI工艺的静电保护结构201的平面结构图；图2是沿图1的AA线的截面图；图3是图1所示结构的等效电路图；本发明第一实施例SOI工艺的静电保护结构201包括：
SOI衬底，所述SOI衬底包括依次叠加的背衬底101、埋介质层102和顶层硅103。较佳为，背衬底101的材料为硅。所述埋介质层102为埋氧化层。
静电保护结构201形成于所述SOI衬底的顶层硅103的有源区中。所述静电保护结构201包括：
形成于所述有源区中的P型阱1和N型阱2，所述P型阱1和所述N型阱2不相交叠。本发明第一实施例中，所述P型阱1和所述N型阱2的侧面相切。所述有源区的俯视面结构呈一矩形。
第一扩散区3形成于所述P型阱1和所述N型阱2之间，且所述第一扩散区3的第一侧面和所述P型阱1接触，所述第一扩散区3的第二侧面和所述N型阱2接触；所述第一扩散区3由N+区组成。
多个形成于所述P型阱1中第二N+扩散区4，各所述第二N+扩散区4沿着所述第一扩散区3的第一侧面排列。
多个形成于所述P型阱1中第三P+扩散区6，各所述第三P+扩散区6沿着所述第一扩散区3的第一侧面排列，且各所述第三P+扩散区6和所述第一扩散区3的第一侧面的间距大于各所述第二N+扩散区4和所述第一扩散区3的第一侧面的间距。
多个形成于所述N型阱2中第二P+扩散区5，各所述第二P+扩散区5沿着所述第一扩散区3的第二侧面排列。
多个形成于所述N型阱2中第三N+扩散区7，各所述第三N+扩散区7沿着所述第一扩散区3的第二侧面排列，且各所述第三N+扩散区7和所述第一扩散区3的第二侧面的间距大于各所述第二P+扩散区5和所述第一扩散区3的第二侧面的间距。
本发明第一实施例中，所述第一扩散区3的俯视面结构呈一矩形。
各所述第二N+扩散区4的俯视面结构为方形，也能为其它多边形或圆形；且各所述第二N+扩散区4沿着所述第一扩散区3的第一侧面平行排列。
各所述第二P+扩散区5的俯视面结构为方形，也能为其它多边形或圆形；且各所述第二P+扩散区5沿着所述第一扩散区3的第二侧面平行排列。
各所述第三P+扩散区6的俯视面结构为方形，也能为其它多边形或圆形；且各所述第三P+扩散区6沿着所述第一扩散区3的第一侧面平行排列。
所述第三N+扩散区7的俯视面结构为方形，也能为其它多边形或圆形；且所述第三N+扩散区7沿着所述第一扩散区3的第二侧面平行排列。
沿所述第一扩散区3的第一侧面的长度方向上，所述第三P+扩散区6和所述第二N+扩散区4交错排列，所述第三P+扩散区6和所述第一扩散区3的第一侧面之间具有直接间隔所述P型阱1的区域。通过调节所述第三P+扩散区6和所述第一扩散区3的第一侧面之间的间距即图1中的间距S1调节所述寄生P阱电阻Rpw的大小，从而调节所述硅控整流器的触发电压大小。
沿所述第一扩散区3的第二侧面的长度方向上，所述第三N+扩散区7和所述第二P+扩散区5交错排列；所述第三N+扩散区7和所述第一扩散区3的第二侧面之间具有直接间隔所述N型阱2的区域。通过调节所述第三N+扩散区7和所述第一扩散区3的第二侧面之间的间距即图2中的间距S2调节所述寄生N阱电阻Rnw的大小，从而调节所述硅控整流器的触发电压大小。
在所述第一扩散区3、所述第二N+扩散区4、所述第二P+扩散区5、所述第三N+扩散区7和所述第三P+扩散区6的表面形成有金属硅化物，在所述第一扩散区3、所述第二N+扩散区4、所述第二P+扩散区5、所述第三N+扩散区7和所述第三P+扩散区6的外部的所述有源区表面形成有金属硅化物阻挡层。
所述P型阱1、所述N型阱2、所述第一扩散区3、所述第二N+扩散区4、所述第二P+扩散区5、所述第三N+扩散区7和所述第三P+扩散区6的结深都等于所述顶层硅103的厚度。
所述第二P+扩散区5和所述第三N+扩散区7都连接到静电进入端，所述第二N+扩散区4和所述第三P+扩散区6都接地即连接接地端；由所述第二P+扩散区5、所述N型阱2、所述第一扩散区3、所述P型阱1和所述第二N+扩散区4组成具有PNPN结构的硅控整流器，由所述第三N+扩散区7和所述第一扩散区3之间的所述N型阱2形成寄生N阱电阻Rnw，由所述第三P+扩散区6和所述第一扩散区3之间的所述P型阱1形成寄生P阱电阻Rpw。
由图3所示可知，具有PNPN结构的硅控整流器包括：
由所述第二P+扩散区5、所述N型阱2、所述第一扩散区3和所述P型阱1组成的PNP管104。
由所述N型阱2、所述第一扩散区3、所述P型阱1和所述第二N+扩散区4组成的NPN管105。
寄生N阱电阻Rnw连接在所述PNP管104的基区和发射区之间；寄生P阱电阻Rpw连接在所述NPN管105的基区和发射区之间。
本发明第一实施例的静电保护结构201根据SOI工艺的特点进行设计，硅控整流器完全由形成于有源区中的横向排列的第二P+扩散区5、N型阱2、第一扩散区3、P型阱1和第二N+扩散区4组成，很容易通过调整器件的横向尺寸来调节器件的骤回电压和泄流能力，从而能器件的防栓锁和放静电的能力。例如，本发明实施例通过调节第二N+扩散区4或者第二P+扩散区5的面积大小，能够调节硅控整流器的骤回电压，从而提升器件的防栓锁能力。本发明实施例通过调节第二N+扩散区4到第一扩散区3的距离或者第二P+扩散区5到第一扩散区3的距离，也能够调节硅控整流器的骤回电压，从而提升器件的防栓锁能力。
本发明第一实施例通过调节第三N+扩散区7和第一扩散区3之间的间距或第三P+扩散区6和第一扩散区3之间的间距，能够调节硅控整流器的触发电压大小。
如图4所示，是本发明第一实施例实际应用的电路图；静电保护结构201连接在输入输出焊垫203和地之间，内部电路202也并联在输入输出焊垫203和地之间。输入输出焊垫203作为静电输入端，当产生静电时，静电保护结构201会导通从而将静电泄放到地，防止静电对内部电路202的破坏。
如图5所示，是本发明第一实施例和现有SOI工艺的静电保护结构的TLP曲线对比图；现有SOI工艺的静电保护结构通常采用NMOS管实现。曲线301是现有SOI工艺的静电保护结构的TLP曲线，曲线302是本发明第一实施例SOI工艺的静电保护结构的TLP曲线。TLP曲线包括两次击穿，曲线301中的第一次击穿点为A1点，第二击穿点为A2点；曲线302中的第一次击穿点为B1点，第二击穿点为B2点。
第一次击穿对应的电压为触发电压，可以看出，B1点的电压小于A1的电压，所以本发明第一实施例能降低触发电压，而且本发明第一实施例还能方便触发电压的调节。
第二次击穿对应于静电保护结构能承受的最大静电释放(ESD)电流，可以看出，B2点的电流大于A2点的电流，故本发明第一实施例最大静电释放(ESD)电流更大，静电释放能力更强。
本发明第二实施例SOI工艺的静电保护结构：
如图6所示，是本发明第二实施例SOI工艺的静电保护结构的平面结构图；本发明第二实施例SOI工艺的静电保护结构201a和本发明第一实施例SOI工艺的静电保护结构201的区别之处为：
本发明第二实施例SOI工艺的静电保护结构201a中的所述第一扩散区3a由P+区组成。
本发明第三实施例SOI工艺的静电保护结构：
如图7所示，是本发明第三实施例SOI工艺的静电保护结构的平面结构图；本发明第三实施例SOI工艺的静电保护结构201b和本发明第一实施例SOI工艺的静电保护结构201的区别之处为：
所述金属硅化物阻挡层采用多晶硅栅106替代。本发明第三实施例通过在第一扩散区3、第二N+扩散区4和第二P+扩散区5之间的有源区表面形成多晶硅栅106，能够进一步调节硅控整流器的触发电压大小，同时还能采用多晶硅栅106作为金属硅化物阻挡层，这样能省去金属硅化物阻挡的光刻版，从而能节约成本。
本发明第四实施例SOI工艺的静电保护结构：
如图8所示，是本发明第四实施例SOI工艺的静电保护结构的平面结构图；本发明第四实施例SOI工艺的静电保护结构201c和本发明第三实施例SOI工艺的静电保护结构201b的区别之处为：
本发明第四实施例SOI工艺的静电保护结构201c中的所述第一扩散区3a由P+区组成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种SOI工艺的静电保护结构，其特征在于，包括：SOI衬底，静电保护结构形成于所述SOI衬底的顶层硅的有源区中；所述静电保护结构包括：
形成于所述有源区中的P型阱和N型阱，所述P型阱和所述N型阱不相交叠；
第一扩散区形成于所述P型阱和所述N型阱之间，且所述第一扩散区的第一侧面和所述P型阱接触，所述第一扩散区的第二侧面和所述N型阱接触；所述第一扩散区由N+区组成或者所述第一扩散区由P+区组成；
多个形成于所述P型阱中第二N+扩散区，各所述第二N+扩散区沿着所述第一扩散区的第一侧面排列；
多个形成于所述P型阱中第三P+扩散区，各所述第三P+扩散区沿着所述第一扩散区的第一侧面排列，且各所述第三P+扩散区和所述第一扩散区的第一侧面的间距大于各所述第二N+扩散区和所述第一扩散区的第一侧面的间距；
多个形成于所述N型阱中第二P+扩散区，各所述第二P+扩散区沿着所述第一扩散区的第二侧面排列；
多个形成于所述N型阱中第三N+扩散区，各所述第三N+扩散区沿着所述第一扩散区的第二侧面排列，且各所述第三N+扩散区和所述第一扩散区的第二侧面的间距大于各所述第二P+扩散区和所述第一扩散区的第二侧面的间距；
所述P型阱、所述N型阱、所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的结深都等于所述顶层硅的厚度；
所述第二P+扩散区和所述第三N+扩散区都连接到静电进入端，所述第二N+扩散区和所述第三P+扩散区都接地；由所述第二P+扩散区、所述N型阱、所述第一扩散区、所述P型阱和所述第二N+扩散区组成具有PNPN结构的硅控整流器，由所述第三N+扩散区和所述第一扩散区之间的所述N型阱形成寄生N阱电阻，由所述第三P+扩散区和所述第一扩散区之间的所述P型阱形成寄生P阱电阻；
所述P型阱和所述N型阱的侧面相切；
所述有源区的俯视面结构呈一矩形；
所述第一扩散区的俯视面结构呈一矩形；
各所述第二N+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第一侧面平行排列；各所述第二P+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第二侧面平行排列；
各所述第三P+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第一侧面平行排列；所述第三N+扩散区的俯视面结构为多边形或圆形且沿着所述第一扩散区的第二侧面平行排列；
沿所述第一扩散区的第一侧面的长度方向上，所述第三P+扩散区和所述第二N+扩散区交错排列，所述第三P+扩散区和所述第一扩散区的第一侧面之间具有直接间隔所述P型阱的区域；
沿所述第一扩散区的第二侧面的长度方向上，所述第三N+扩散区和所述第二P+扩散区交错排列；所述第三N+扩散区和所述第一扩散区的第二侧面之间具有直接间隔所述N型阱的区域。
2.如权利要求1所述的SOI工艺的静电保护结构，其特征在于：通过调节所述第三P+扩散区和所述第一扩散区的第一侧面之间的间距调节所述寄生P阱电阻的大小，从而调节所述硅控整流器的触发电压大小。
3.如权利要求1所述的SOI工艺的静电保护结构，其特征在于：通过调节所述第三N+扩散区和所述第一扩散区的第二侧面之间的间距调节所述寄生N阱电阻的大小，从而调节所述硅控整流器的触发电压大小。
4.如权利要求1所述的SOI工艺的静电保护结构，其特征在于：在所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的表面形成有金属硅化物，在所述第一扩散区、所述第二N+扩散区、所述第二P+扩散区、所述第三N+扩散区和所述第三P+扩散区的外部的所述有源区表面形成有金属硅化物阻挡层。
5.如权利要求4所述的SOI工艺的静电保护结构，其特征在于：所述金属硅化物阻挡层采用多晶硅栅替代。
6.如权利要求4所述的SOI工艺的静电保护结构，其特征在于：所述SOI衬底包括依次叠加的背衬底、埋介质层和所述顶层硅。
7.如权利要求6所述的SOI工艺的静电保护结构，其特征在于：背衬底的材料为硅。
8.如权利要求6所述的SOI工艺的静电保护结构，其特征在于：所述埋介质层为埋氧化层。
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