DE112012000233B4 - Gesteuerte Silicium-Gleichrichter, Herstellungsverfahren und Entwicklungsstrukturen - Google Patents

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Abstract

Verfahren, aufweisend: Bilden einer gemeinsamen P-Wanne (12) auf einer vergrabenen Isolatorschicht (28b) eines Silicium-auf-Isolator-Wafers (28) in einer oberen Silicium-Dünnschicht des Silicium-auf-Isolator-Wafers (28c); und Bilden einer Vielzahl von gesteuerten Silicium-Gleichrichtern (10) in der gemeinsamen P-Wanne, so dass N+-Diffusionskathoden (20) von jedem aus der Vielzahl der gesteuerten Silicium-Gleichrichter durch die gemeinsame P-Wanne zusammengekoppelt werden, wobei das Bilden der Vielzahl der gesteuerten Silicium-Gleichrichter Folgendes enthält: Bilden von von der gemeinsamen P-Wanne umgebenen N-Wannen (14) in der oberen Silicium-Dünnschicht, so dass sich ein entsprechendes Paar der entsprechenden N+-Diffusionskathoden an gegenüberliegenden Seiten jeder N-Wanne befindet, wobei jede N-Wanne eine Vielzahl von P+-Diffusionsanoden (16) der jeden N-Wanne und einen N-Wannen-Kontakt (18) der jeden N-Wanne aufweist, Bilden von P-Wannen-Kontakten (22) in der gemeinsamen P-Wanne; und Bilden einer P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne und das entsprechende Paar der N+-Diffusionskathoden an den gegenüberliegenden Seiten der jeden N-Wanne umgibt.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Halbleiterstrukturen und Herstellungsverfahren, insbesondere gesteuerte Silicium-Gleichrichter („silicon controlled rectifiers”, SCR), Herstellungsverfahren und Entwicklungsstrukturen.
  • HINTERGRUND
  • Halbleitereinheiten und insbesondere integrierte Schaltkreise (IC) sind sehr empfindlich gegen hohe Spannungen, die durch ein Ereignis elektrostatischer Entladung („electrostatic discharge”, ESD) entstehen können. Beispielsweise kann ein ESD-Ereignis Impulse mit hohem Strom (mehrere Ampere) und kurzer Dauer in einem IC verursachen, die zum Ausfallen des IC führen können. Aus diesem Grund ist ein ESD-Schutz-Schaltkreis wichtig, um sicher zu stellen, dass ICs bei einem ESD-Ereignis nicht zerstört werden.
  • Gesteuerte Silicium-Gleichrichter (SCR) in BULK-Siliciumtechnologie sind zum Schutz von ICs gegen Überspannungsbedingungen, beispielsweise ESD-Ereignisse, bekannt. Bei bekannten Ausführungen wurden die SCR-Schutzeinheiten in Schaltkreise einverleibt, um einen Entladungsweg für den durch die Entladung eines hohen elektrostatischen Potentials erzeugten hohen Strom bereitzustellen. Beispielsweise ändert sich der SCR in einem leitenden Zustand, sobald das ESD-Ereignis erfasst wird, um den Strom an Erde zu leiten, wobei der leitfähige Zustand erhalten bleibt, bis die Spannung auf ein sicheres Niveau entladen ist.
  • Die SCR-Technologie ist sehr erfolgreich in BULK-Technologien ausgeführt worden; für die Ausführung in Silicium-auf-Isolator(„silicon on insulator”, SOI)-Technologien werden aber neue Integrationsschemen benötigt. So werden bei SOI-Technologien die SCRs direkt auf einer Isolatorschicht gebildet, die die SCR-Pwells, die die Kathoden bei Vorliegen paralleler Finger ineinander bilden, wirksam isolieren. Dies ergibt ungekoppelte Klemmungen („clamps”) (Pwells), so dass bei einem Hochstrom-ESD-Ereignis nur eine beschränkte Zahl (beispielsweise einzelne) N+-Diffusionskathoden einschalten, während die restlichen N+-Diffusionskathoden ausgeschaltet bleiben. Dies ergibt eine instabilen Einheit, die ein schwaches ESD-Verhalten zeigt.
  • Somit besteht im Fachgebiet Bedarf, die vorstehend beschriebenen Mängel und Beschränkungen zu überwinden.
  • Die US 7 291 887 B2 offenbart einen Schutz-Schaltkreis zum Schützen eines Schaltkreises vor Spitzspannungen. Der Schutz-Schaltkreis aufweist einen Spannungsteiler und einen gesteuerten Silicium-Gleichrichter.
  • Die US 2005/0 083 619 A1 offenbart ein Gerät zum Schutz vor elektrostatischen Entladungen, das ein einen gesteuerten Silicium-Gleichrichter und einen externen elektrischen Pumpen-Schaltkreis zum Vorspannen einer Übergang des gesteuerten Silicium-Gleichrichters in Vorwärtsrichtung aufwiest.
  • Die DE 10 2009 013 331 A1 offenbart ein Halbleiterbauelement enthaltend ein SCR-ESD-Bauelementgebiet, das innerhalb eines Halbleiterkörpers angeordnet ist, und mehrere erste Bauelementgebiete vom ersten Leitfähigkeitstyp, auf einem zweiten Bauelementgebiet vorn zweiten Leitfähigkeitstyp angeordnet, wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist. Ebenfalls enthalten sind mehrere auf dem zweiten Bauelementgebiet angeordnete dritte Bauelementgebiete mit einem Subgebiet vom ersten Leitfähigkeitstyp und einem Subgebiet vom zweiten Leitfähigkeitstyp, Die ersten Gebiete und zweiten Gebiete sind derart verteilt, dass die dritten Gebiete nicht direkt beieinanderliegen. Ein viertes Bauelementgebiet vom ersten Leitfähigkeitstyp bei dem zweiten Bauelementgebiet und ein fünftes Bauelementgebiet vom zweiten Leitfähigkeitstyp, innerhalb des vierten Bauelementgebiets angeordnet, sind ebenfalls enthalten.
  • Die US 2009/0 206 367 A1 offenbart eine Entwicklungsstruktur und ein Verfahren zur Herstellung einer gesteuerten Silicium-Gleichrichter-Struktur auf Basis einer Silicium-auf-Isolator Technologie.
  • KURZDARSTELLUNG
  • Bei einer ersten Erscheinungsform der Erfindung weist ein Verfahren des Folgendes auf: Bilden einer gemeinsamen P-Wanne auf einer vergrabenen Isolatorschicht eines Silicium-auf-Isolator(SOI)-Wafers in einer oberen Silicium-Dünnschicht des SOI-Wafers; und Bilden einer Vielzahl von gesteuerten Silicium-Gleichrichtern in der gemeinsamen P-Wanne, so dass N+-Diffusionskathoden von jedem aus der Vielzahl der gesteuerten Silicium-Gleichrichterdurch die gemeinsame P-Wanne zusammengekoppelt werden.
  • Das Bilden der Vielzahl der gesteuerten Silicium-Gleichrichter enthält das Folgendes: Bilden von der gemeinsamen P-Wanne umgebenen N-Wannen in der oberen Silicium-Dünnschicht, so dass sich ein entsprechendes Paar der entsprechenden N+-Diffusionskathoden an gegenüberliegenden Seiten jeder N-Wanne befindet, wobei jede N-Wanne eine Vielzahl von P+-Diffusionsanoden der jeden N-Wanne und einen N-Wannen-Kontakt der jeden N-Wanne aufweist, Bilden von P-Wannen-Kontakten (22) in der gemeinsamen P-Wanne; und Bilden einer P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne und das entsprechende Paar der N+-Diffusionskathoden an den gegenüberliegenden Seiten der jeden N-Wanne umgibt.
  • Bei einer weiteren Erscheinungsform der Erfindung weist eine Struktur auf. Die Struktur weist das Folgendes auf: einen Silicium-auf-Isolator-Wafer, aufweisend ein Substrat, eine vergrabene Isolatorschicht und eine Silicium-Dünnschicht auf der vergrabenen Isolatorschicht; eine gemeinsame P-Wanne in der Silicium-Dünnschicht, wobei die gemeinsame P-Wanne an die vergrabene Isolatorschicht angrenzt; und eine Vielzahl von gesteuerten Silicium-Gleichrichtern in der gemeinsamen P-Wanne.
  • Jeder gesteuerten Silicium-Gleichrichter weist das Folgendes auf: eine Vielzahl von der gemeinsamen P-Wanne umgebenen N-Wannen, wobei jede N-Wanne eine Vielzahl von Anoden und einen N-Wannen-Kontakt aufweist; und eine Vicizahl von in der gemeinsamen P-Wanne gebildeten Kathoden, so dass alle Kathoden aus der Vielzahl der Kathoden für jeden gesteuerten Silicium-Gleichrichter durch die P-Wanne zusammengekoppelt sind; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten P-Wannen-Kontakten, wobei die Struktur ferner eine P+-Diffusionsstruktur in der gemeinsamen P-Wanne aufweist, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne der Vielzahl der N-Wannen und ein Paar der Kathoden an gegenüberliegenden Seiten jeder N-Wanne umgibt.
  • Bei einer weiteren Erscheinungsform der Erfindung wird eine Hardware-Description-Language(HDL)-Entwicklungsstruktur bereitgestellt, die auf einem maschinenlesbaren Datenspeichermedium codiert ist, wobei die HDL-Entwicklungsstruktur Elemente aufweist, die bei Verarbeitung in einem Computer-Aided-Design-System eine maschinenausführbare Darstellung einer Struktur erzeugt, wobei die Struktur aufweist: einen Silicium-auf-Isolator-Wafer, aufweisend ein Substrat, eine vergrabene Isolatorschicht und eine Silicium-Dünnschicht auf der vergrabenen Isolatorschicht; eine gemeinsame P-Wanne in der Silicium-Dünnschicht, wobei die gemeinsame P-Wanne an die vergrabene Isolatorschicht angrenzt; und eine Vielzahl von gesteuerten Silicium-Gleichrichtern in der gemeinsamen P-Wanne, wobei die gesteuerte Silicium-Gleichrichter jeweils aufweisen: eine Vielzahl von der gemeinsamen P-Wanne umgebenen N-Wannen, wobei jede N-Wanne eine Vielzahl von Anoden und einen N-Wannen-Kontakt aufweist; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten Kathoden, so dass alle Kathoden aus der Vielzahl der Kathoden für jeden gesteuerten Silicium-Gleichrichter durch die P-Wanne zusammengekoppelt sind; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten P-Wannen-Kontakten, wobei die Struktur ferner eine P+-Diffusionsstruktur in der gemeinsamen P-Wanne aufweist, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne der Vielzahl der N-Wannen und ein Paar der Kathoden an gegenüberliegenden Seiten jeder N-Wanne umgibt.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • In der nachstehenden ausführlichen Beschreibung wird die vorliegende Erfindung mit Bezug auf die erwähnte Vielzahl von Zeichnungen anhand von nichtbeschränkenden Beispielen von veranschaulichenden Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 zeigt eine Ansicht von oben einer Struktur gemäß Erscheinungsformen der vorliegenden Erfindung;
  • 2 zeigt eine Ansicht von oben einer weiteren Struktur gemäß Erscheinungsformen der vorliegenden Erfindung;
  • 3 zeigt eine Querschnittansicht der Struktur von 2 gemäß Erscheinungsformen der vorliegenden Erfindung entlang der Linie A-A;
  • 4 bis 8 zeigen Verarbeitungsschritte und entsprechende Strukturen gemäß Erscheinungsformen der vorliegenden Erfindung; und
  • 9 ist ein Flussdiagramm eines bei der Halbleiterentwicklung, -herstellung und/oder -prüfung verwendeten Entwicklungsverfahrens.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung betrifft Halbleiterstrukturen und Herstellungsverfahren, insbesondere gesteuerte Silicium-Gleichrichter (SCR), Herstellungsverfahren und Entwicklungsstrukturen. Insbesondere betrifft die vorliegende Erfindung Durchbruch-SCR-Strukturen mit einheitlicher Mehrfinger-Auslösung zum Schutz vor elektrostatischen Entladungen (ESD) in einem dicken Silicium-auf-Isolator(SOI)-Wafer. Die Durchbruch-SCR-Strukturen erzielen verbesserte ESD-Leistungsmerkmale durch Bereitstellen einer gemeinsamen P-Wanne für die N+-Diffusionskathoden (beispielsweise Mehrfinger) des SCR. Bei Ausführungsformen wird die gemeinsame P-Wanne die N+-Diffusionskathoden wirksam elektrisch aneinanderkoppeln, um das Einschalten oder Auslösen aller N+-Diffusionskathoden, d. h. Leiten von Strom, bei Auftreten eines Niederstrom-Auslösestroms zu ermöglichen. Vorteilhafterweise können durch Ausführen der SCR-Struktur gemäß der vorliegenden Erfindung ein Durchbruch bei hoher Spannung, eine niedrige Haltespannung und eine niedrige Kapazität für Hochleistungsanwendungen erzielt werden. Ferner kann die SCR-Struktur für einen verbesserten ESD-Schutz mit schnellerem Schalten der Schaltkreise und verringerter Fläche auf dem Substrat verwendet werden.
  • Zum Vergleich weisen herkömmliche Schutzeinheiten voneinander isolierte N+-Diffusionskathoden an der Oberseite eines Oxids des SOI auf. Da die Kathoden voneinander isoliert sind, löst nur eine N+-Übergangs-Kathode aus (d. h. schaltet ein). Das heißt, dass bei einem ESD-Ereignis nur eine beschränkte Zahl (z. B. eine einzelne) von N+-Diffusionskathoden einschaltet, während die restlichen N+-Diffusionskathoden abgeschaltet bleiben. Dies liegt an dem Umstand, dass die Klemmungen nicht gekoppelt sind, mit der Folge einer instabilen Einheit, die ein schwaches ESD-Verhalten zeigt.
  • 1 zeigt eine Ansicht von oben einer Struktur gemäß Erscheinungsformen der vorliegenden Erfindung. Insbesondere weist die Struktur 5 eine Vielzahl von SCRs 10 auf, die in einer gemeinsamen P-Wanne 12 gebildet sind. Insbesondere ist die Struktur 12 auf einem SOI-Wafer mit einer gemeinsamen P-Wanne 12 bereitgestellt, die auf einer Oxid- oder Isolator-Schicht (nicht gezeigt) gebildet ist. Bei Ausführungsformen kann die P-Wanne 12 durch Dotieren einer Silicium-Dünnschicht mit einem P-Typ-Dotierstoff, wie z. B. Bor oder BF2, gebildet werden. Eine Vielzahl von N-Wannen 14 ist durch Dotieren der Silicium-Dünnschicht gebildet, wovon jede eine Vielzahl von P+-Diffusionsanoden 16 (die Anoden 16 sind beispielsweise zu der N-Wanne 14 hin kurzgeschlossen) und einen N-Typ-Wannen-Kontakt 18 aufweist. Die N-Wannen 14 können durch Dotieren der Silicium-Dünnschicht (oder einer bereits gebildeten P-Wanne 12) mit einem N-Typ-Dotierstoff, wie z. B. Phosphor oder Arsen, gebildet werden.
  • Die Struktur 5 enthält ferner eine Vielzahl von N+-Diffusionskathoden 20, die in der gemeinsamen P-Wanne 12 gebildet sind (z. B. von der P-Wanne 12 umgeben). Die N+-Diffusionskathoden 20 sind in der gemeinsamen P-Wanne 12 aneinander gekoppelt, z. B. in der P-Wanne 12 kurzgeschlossen, was wiederum ein einheitliches Auslösen bei ESD-Ereignissen erlaubt. Das bedeutet, dass durch Anordnen der N+-Diffusionskathoden 20 in der P-Wanne 12 eine stabile Einheit bereitgestellt werden kann, die starkes ESD-Verhalten mit Mehrfinger-Auslösung bei ESD-Ereignissen zeigt. Somit stellt die Struktur 5 gemäß der vorliegenden Erfindung eine Durchbruch-SCR-Struktur mit einheitlicher Mehrfinger-Auslösung und einheitlicher Stromdichte bereit.
  • Weiterhin mit Bezug auf 1 enthält die Struktur 5 eine Vielzahl von P-Wannen-Kontakten 22, die in der P-Wanne 12 gebildet sind. Die P-Wannen-Kontakte 22 enthalten eine Verdrahtung und Kontakte 24, die alle P-Wannen-Kontakte 22 parallel verbinden. Bei Ausführungsformen weisen die N+-Diffusionskathoden 20, P+-Diffusionsanoden 16 und N-Wannen-Kontakte 18 auch Kontakte 24 auf, die alle entsprechenden N+-Diffusionskathoden 20, P+-Diffusionsanoden 16 und N-Wannen-Kontakte 18 parallel verbinden
  • 2 zeigt eine Ansicht von oben einer Struktur gemäß Erscheinungsformen der vorliegenden Erfindung. Insbesondere enthält die Struktur 5' eine Vielzahl von SCRs 10, die in einer von einer P+-dotierten Struktur 26 umgebenen P-Wanne 12 gebildet sind. Insbesondere ist die Struktur 5' auf einem SOI-Wafer mit einer gemeinsamen P-Wanne 12 bereitgestellt, die auf der Oxid- oder Isolatorschicht (nicht gezeigt) gebildet ist. Bei Ausführungsformen kann die P-Wanne 12 durch Dotieren einer Silicium-Dünnschicht mit einem P-Typ-Dotierstoff, wie z. B. Bor oder BF2, gebildet werden. In der P-Wanne 12 ist eine Vielzahl von N-Wannen 14 gebildet, die jeweils eine Vielzahl von P+-Diffusionsanoden 16 und einen N-Typ-Wannen-Kontakt 18 aufweisen. Die N-Wannen 14 können durch Dotieren der P-Wanne 12 mit einem N-Typ-Dotierstoff, wie z. B. Phosphor oder Arsen, gebildet werden.
  • Die Struktur 5' enthält ferner eine Vielzahl von N+-Diffusionskathoden 20, die in der P-Wanne 12 gebildet sind (z. B. umgeben von der P-Wanne 12). Die N+-Diffusionskathoden 20 sind in der P-Wanne 12 aneinander gekoppelt, was wiederum wie vorstehend beschrieben ein einheitliches Auslösen bei ESD-Ereignissen ermöglicht, Die Struktur 5' enthält auch P-Wannen-Kontakte 22, die in der gemeinsamen P-Wanne 12 gebildet sind. Eine stark dotierte P+-Diffusionsstruktur 26 verbindet die P-Wannen-Kontakte 22 in der gemeinsamen P-Wanne 12 miteinander. Die dotierte P+-Diffusionsstruktur und die P-Wannen-Kontakte 22 bilden eine Ringstruktur wenigstens um die N-Wannen 14. Die stark dotierte P+-Diffusionsstruktur 26 verringert den Widerstand der Struktur 5'. Bei Ausführungsformen weisen die N+-Diffusionskathoden 20, P+Diffusionsanoden 16 und N-Wannen-Kontakte 18 wie vorstehend beschrieben auch Kontakte 24 auf.
  • 3 zeigt eine Querschnittansicht von 2 entlang der Linie A-A. 3 kann auch eine Querschnittansicht von 1 in der gleichen Querschnittansicht darstellen. Wie in 3 gezeigt, enthält die Struktur 5' einen SOI-Wafer 28. Der SOI-Wafer 28 enthält ein Substrat 28a und eine vergrabene Isolatorschicht 28b, beispielsweise Oxid. Das Substrat 28a und die vergrabene Isolatorschicht 28b können auf der Grundlage der gewünschten Endanwendung der Halbleitereinheit ausgewählt werden. Die gemeinsame P-Wanne 12 ist in einer oberen Silicium-Dünnschicht oder einem anderen geeigneten Halbleitermaterial direkt auf der Isolatorschicht 28b gebildet. Wie in der reprasentativen Querschnittansicht gezeigt, sind die N+-Diffusionskathoden 20, P+-Diffusionsanoden 16, N-Wannen 14, N-Wannen-Kontakte 18 und P-Wannen-Kontakte 22 alle von der gemeinsamen P-Wanne 12 umgeben, d. h. in der P-Wanne 12 und über der Isolatorschicht 28b gebildet. Die gemeinsame P-Wanne stellt also eine elektrische Kopplung der N+-Diffusionskathoden 20 bereit.
  • 4 bis 8 zeigen verschiedene Verarbeitungsschritte und entsprechende Strukturen gemäß Erscheinungsformen der vorliegenden Erfindung. Insbesondere zeigt 4 eine Anfangsstruktur, die einen SOI-Wafer 28 aufweist. Der SOI-Wafer enthält ein Substrat 28a, eine vergrabene Isolatorschicht 28b, beispielsweise Oxid, und eine obere Dünnschicht 28c auf der Grundlage von Si. Das Substrat 28a kann aus jedem geeigneten Material bestehen, einschließlich, aber nicht darauf beschränkt, Si, SiGe, SiGeC, SiC, Ge-Legierungen, GaAs, InAs, InP und andere III/V- oder II/VI-Verbindung-Halbleiter. Die vergrabene Isolatorschicht 28b kann aus Oxid bestehen, wie z. B. SiO2, und kann als vergrabene Oxidschicht (BOX-Schicht) bezeichnet werden.
  • In 5 können in der Dünnschicht 28c unter Verwendung herkömmlicher Lithographie-, Ätz- und Abscheideverfahren flache Graben-Isolationsstrukturen 30 gebildet werden. Beispielsweise kann auf der Dünnschicht 28c ein Resist gebildet und gegenüber Licht exponiert werden, um Strukturen (Öffnungen) zu bilden. Anschließend können in der Dünnschicht 28c unter Verwendung herkömmlicher Ätzverfahren, wie z. B. reaktivem Ionenätzen („reactive ion etching”, RIE), Gräben gebildet werden. Die Gräben können mit einem Isolatormaterial, wie z. B. Oxid, gefüllt werden, um die flachen Graben-Isolationsstrukturen 30 zu bilden. Über der vergrabenen Isolatorschicht 28b können die P-Wanne 12 und die N-Wannen 14 gebildet werden. Bei Ausführungsformen kann die P-Wanne 12 vor den N-Wannen 14 gebildet werden; allerdings zieht die vorlegende Erfindung auch in Betracht, dass die N-Wannen 14 vor der P-Wanne 12 gebildet werden.
  • Bei einem veranschaulichenden nichtbeschränkenden Beispiel wird die P-Wanne 12 durch Dotieren von p-Typ-Material, wie z. B. Bor oder BF2, in die Dünnschicht 28c gebildet; während die N-Wannen 14 durch Dotieren von n-Typ-Material, wie z. B. Phosphor oder Arsen, in die Dünnschicht 28c gebildet werden. Bei Ausführungsformen kann die Dotierdichte der Dotierstoffe beispielsweise 1·1016 cm–3 bis 1·1018 cm–3 betragen; obwohl bei der vorliegenden Erfindung auch andere Dotierdichten in Betracht gezogen werden. Anschließend werden die P-Wanne 12 und die N-Wannen 14 einem Temperverfahren unterzogen, wie z. B. schnellem Wärmetempern bei 1.000°C über einen Zeitraum von fünf Sekunden.
  • Bei Ausführungsformen können unter Verwendung herkömmlicher Gate-Herstellungsverfahren Gate-Strukturen auf den Wannen gebildet werden. Beispielsweise kann ein Gate-Isolatormaterial und Gate-Körpermaterial auf die Gräben aufgebracht und geätzt oder strukturiert werden, um Gate-Strukturen zu bilden. Ferner können unter Verwendung von, beispielsweise, herkömmlichen Abscheideverfahren Seitenwände und/oder Spacer an der Gate-Struktur gebildet werden. Das Gate-Isolatormaterial kann ein beliebiges Gate-Isolatormaterial sein, wie z. B. Oxid oder ein Material auf Oxidbasis, wie z. B. Hafniumoxid, Oxynitrid oder andere High-k-Dielektrika. Der Gatekörper kann ein dotiertes Polysilicium, Metall oder eine Kombination von Polysilicium und Metall oder Metalllegierung sein. Die Seitenwände und/oder Spacer können beispielsweise aus Nitrid oder Oxid bestehen.
  • Wie in 6 gezeigt, können die P+-Diffusionsanoden 16, N-Wannen-Kontakte 18, N+-Diffusionskathoden 20 und P-Wannen-Kontakte 22 unter Verwendung herkömmlicher Dotier- oder Implantationsverfahren gebildet werden. Beispielsweise können die P+-Diffusionsanoden 16, N-Wannen-Kontakte 18, N+-Diffusionskathoden 20 und P-Wannen-Kontakte 22 während der Herstellungsverfahren der N+- und P+-Source- und Drain-Bereiche der Gate-Strukturen gebildet werden. Bei Ausführungsformen werden die P+-Diffusionsanoden 16 und P+-Kontakte 22 bei den gleichen Verfahrensschritten wie die P+-Source- und Drain-Bereiche gebildet; während die N+-Diffusionskathoden 20 und N-Wannen-Kontakte 18 bei den gleichen Verfahrensschritten wie die N+-Source- und Drain-Bereiche gebildet werden. Bei Ausführungsformen kann die Dotierdichte der Dotierstoffe beispielsweise 1·1020 cm–3 bis 1·1021 cm–3 betragen; obwohl bei der vorliegenden Erfindung auch andere Dotierdichten in Betracht gezogen werden. Anschließend kann die Struktur Laser- oder Flash-Tempern durchlaufen, um die aktiven Bereiche der Einheit zu aktivieren.
  • In 7 wird Blockiermaterial 32, wie z. B. Nitrid, aufgebracht und auf Bereichen, die nicht silicidiert werden sollen, strukturiert. Beispielsweise wird das Blockiermaterial 32 auf der P-Wanne 12 und den N-Wannen 14 zwischen den Diffusionen gebildet. Auf den aktiven Bereichen wird ein Metall aufgebracht, wie z. B. Kobalt, Nickel oder Titan, und Wärmetempern unterzogen, um Silicidbereiche 34 zu bilden. Bei Ausführungsformen kann das Blockiermaterial 32 unter Verwendung herkömmlicher Abstreif- oder Planarisierungsverfahren entfernt werden.
  • In 8 werden unter Verwendung herkömmlicher Lithographie-, Ätz- und Abscheideverfahren Kontakte 36 gebildet. Beispielsweise wird auf der Struktur von 7 eine dielektrische Schicht 38 gebildet (z. B. unter Verwendung einer herkömmlichen chemischen Gasphasenabscheidung (CVD) aufgebracht). Auf der dielektrischen Schicht 38 wird ein Resist aufgebracht und gegenüber Licht exponiert, um Strukturen (Öffnungen) zu bilden. Anschließend wird die dielektrische Schicht 38 geätzt, um Gräben zu bilden, die sich zu den Silicidbereichen 34 auf den aktiven Bereichen erstrecken. Anschließend wird ein Metall in den Gräben abgeschieden, um die Kontakte 38 zu bilden. Bei Ausführungsformen kann das Metall Wolfram sein.
  • 9 ist ein Flussschaubild eines Entwicklungsverfahrens, das bei der Halbleiterentwicklung, -herstellung und/oder -prüfung verwendet wird. 9 zeigt ein Blockschaubild eines beispielhaften Entwicklungsablaufs 900, der beispielsweise bei der Logikentwicklung, Simulation, Prüfung, dem Entwerfen und der Herstellung von Halbleiter-ICs verwendet wird. Der Entwicklungsablauf 900 enthält Verfahren, Maschinen und/oder Mechanismen zum Verarbeiten von Entwicklungsstrukturen oder -einheiten zum Erzeugen von logisch oder anderweitig funktionell äquivalenten Darstellungen der vorstehend beschriebenen und in 1 bis 8 gezeigten Entwicklungsstrukturen und/oder -einheiten. Die Entwicklungsstrukturen, die über den Entwicklungsablauf 900 bearbeitet und/oder erzeugt werden, können auf maschinenlesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen einzuschließen, die bei Ausführung oder anderweitiger Verarbeitung auf einem Datenverarbeitungssystem eine logisch, strukturell, mechanisch oder anderweitig funktionell äquivalente Darstellung von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Maschinen schließen jede Maschine ein, die bei einem IC-Entwicklungsverfahren, wie z. B. Entwickeln, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, verwendet wird, sind aber nicht darauf beschränkt. Beispielsweise können Maschinen einschließen: Lithographiemaschinen, Maschinen und/oder Ausrüstung für die Herstellung von Masken (beispielsweise Elektronenstrahlschreiber), Computer oder Ausrüstung zum Simulieren von Entwicklungsstrukturen, jede Vorrichtung, die bei dem Herstellungs- oder Prüfungsverfahren verwendet wird, und jede Maschine zum Programmieren von funktionell äquivalenten Darstellungen der Entwicklungsstrukturen in ein beliebiges Medium (beispielsweise eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwicklungsablauf 900 kann abhängig von dem Typ der Darstellung, die entwickelt wird, variieren. Beispielsweise kann sich ein Entwicklungsablauf 900 für die Herstellung eines anwendungsspezifischen IC („application specific IC”, ASIC) von einem Entwicklungsablauf 900 für die Entwicklung einer Standardkomponente oder von dem Entwicklungsablauf 900 zum Instanziieren der Entwicklung in ein programmierbares Array, beispielsweise ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), angeboten von Altera® Inc. oder Xilinx® Inc., unterscheiden.
  • 9 zeigt mehrere derartige Entwicklungsstrukturen, einschließlich einer Eingabe-Entwicklungsstruktur 920, die vorzugsweise von einem Entwicklungsverfahren 910 bearbeitet wird. Die Entwicklungsstruktur 920 kann eine logische Simulations-Entwicklungsstruktur sein, die von dem Entwicklungsverfahren 910 erzeugt und bearbeitet worden ist, um eine logisch äquivalente funktionelle Darstellung einer Hardware-Einheit zu erzeugen. Die Entwicklungsstruktur 920 kann auch oder alternativ dazu Daten und/oder Programmbefehle enthalten, die bei Verarbeitung durch das Entwicklungsverfahren 910 eine funktionelle Darstellung der physischen Struktur einer Hardware-Einheit erzeugt. Ob sie nun funktionelle und/oder strukturelle Entwicklungseinrichtungen darstellt, kann die Entwicklungsstruktur 920 unter Verwendung computerunterstützter Entwicklung („Electronic Computer-Aided Design”, ECAD) erzeugt werden, wie von einem Kernentwickler/Designer implementiert. Wenn auf einem maschinenlesbaren Datenübertragungsmedium, einem Gate-Array oder Speichermedium codiert, kann die Entwicklungsstruktur 920 von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwicklungsablaufs 910 abgerufen und bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System, wie z. B. die in 1 bis 8 dargestellten, zu simulieren oder anderweitig funktionell darzustellen. Als solche kann die Entwicklungsstruktur 920 Dateien oder andere Datenstrukturen aufweisen, einschließlich von Menschen und/oder Maschinen lesbaren Quellcode, kompilierte Strukturen und computerausführbare Codestrukturen, die bei Verarbeitung durch ein Entwicklungs- oder Simulations-Datenverarbeitungssystem Schaltkreise oder andere Ebenen von logischer Hardwareentwicklung funktionell simulieren oder auf andere Weise darstellen. Derartige Datenstrukturen können Hardware-Description-Language(HDL)-Entwicklungseinheiten oder andere Datenstrukturen enthalten, die mit HDL-Entwicklungssprachen niedrigerer Ebene, wie z. B. Verilog und VHDL, und/oder Entwicklungssprachen höherer Ebene, wie z. B. C oder C++, konform und/oder kompatibel sind.
  • Das Entwicklungsverfahren 910 setzt vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übersetzen oder anderweitigen Bearbeiten eines funktionellen Entwicklungs-/Simulationsäquivalents der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in 1 bis 8 gezeigt werden, ein oder inkorporiert sie, um eine Netzliste 980 zu erzeugen, die Entwicklungsstrukturen, wie z. B. die Entwicklungsstruktur 920, enthalten kann. Die Netzliste 980 kann beispielsweise kompilierte oder anderweitig bearbeitete Datenstrukturen enthalten, die eine Liste Von Drähten, diskreten Komponenten, logischen Gattern, Steuerkreisen, E/A-Einheiten, Modellen usw. darstellen, die die Verbindungen zu anderen Elementen und Schaltkreisen bei der Entwicklung eines integrierten Schaltkreises beschreiben. Die Netzliste 980 kann unter Verwendung eines iterativen Verfahrens synthetisiert werden, wobei die Netzliste 980 einmal oder mehrmals neu synthetisiert wird, abhängig von Entwicklungsspezifikationen und -parametern für die Einheit. Wie bei anderen hierin beschriebenen Entwicklungsstrukturtypen kann die Netzliste 980 auf einem maschinenlesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nichtflüchtiges Speichermedium sein, wie z. B. eine magnetische oder optische Speicherplatte, ein programmierbares Gate-Array, ein Kompakt-Flash- oder ein anderer Flash-Speicher. Zusätzlich oder alternativ dazu kann das Medium ein System- oder Cachespeicher, Pufferraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere netzwerkgeeignete Mittel übertragen oder zwischengespeichert werden können.
  • Das Entwicklungsverfahren 910 kann Hardware- und Softwaremodule zum Verarbeiten verschiedener Typen von Eingabe-Datenstrukturen, einschließlich der Netzstruktur 980, enthalten. Derartige Typen von Datenstrukturen können sich beispielsweise in Bibliothekelementen 930 befinden und enthalten einen Satz von gewöhnlich verwendeten Elementen, Schaltkreisen und Einheiten, einschließlich Modelle, Entwürfe und symbolische Darstellungen, für eine gegebene Herstellungstechnologie (beispielsweise verschiedene Technologieknoten, 32 nm, 45 nm, 90 nm usw.). Die Typen von Datenstrukturen können ferner Entwicklungsspezifikationen 940, Charakterisierungsdaten 950, Verifizierungsdaten 960, Entwicklungsregeln 970 und Prüfdaten-Dateien 985, die eingegebene Prüfmuster, ausgegebene Prüfergebnisse und andere Prüfinformationen enthalten können, enthalten. Das Entwicklungsverfahren 910 kann ferner beispielsweise mechanische Standard-Entwicklungsverfahren enthalten, wie z. B. Spannungsanalyse, Wärmeanalyse, Simulation mechanischer Ereignisse, Verfahrenssimulation für Vorgänge wie Gießen, Formen und Formpressen und so weiter. Der Fachmann auf dem Gebiet der Mechanikentwicklung kennt den Umfang von möglichen Mechanikentwicklungs-Werkzeugen und -Anwendungen, die bei dem Entwicklungsverfahren 910 verwendet werden, ohne Umfang und Geist der Erfindung zu verlassen. Das Entwicklungsverfahren 910 kann ferner Module zur Durchführung von Standard-Schaltkreisentwicklungsverfahren enthalten, wie z. B. Analyse von Zeitabläufen, Verifikation, Prüfung von Entwicklungsregeln, Platzierungs- und Verbindungsvorgänge und so weiter.
  • Das Entwicklungsverfahren 910 verwendet und enthält logische und physische Entwicklungswerkzeuge, wie z. B. HDL-Compiler und Simulationsmodell-Bauwerkzeuge zum Verarbeiten der Entwicklungsstruktur 920 zusammen mit manchen oder allen der dargestellten unterstützenden Datenstrukturen gemeinsam mit etwaigen zusätzlichen mechanischen Entwicklungen oder Daten (falls zutreffend), um eine zweite Entwicklungsstruktur 990 zu erzeugen.
  • Die Entwicklungsstruktur 990 befindet sich auf einem Speichermedium oder programmierbaren Gate-Array in einem Datenformat, das zum Austauschen von Daten von mechanischen Einheiten und Strukturen verwendet wird (z. B. in einem IGES-, DXF-, Parasolid-XT-, JT-, DRG- oder jedem anderen geeigneten Format zum Speichern oder Wiedergeben derartiger mechanischer Entwicklungsstrukturen gespeicherte Informationen). Ähnlich wie die Entwicklungsstruktur 920 weist die Entwicklungsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere computercodierte Daten oder Anweisungen auf, die sich auf Übertragungs- oder Datenspeichermedien befinden und die bei Verarbeitung durch ein ECAD-System eine logisch oder anderweitig funktionell äquivalente Form von einer oder mehreren der in 1 bis 8 gezeigten Ausführungsformen gemäß der Erfindung erzeugen. Bei einer Ausführungsform kann die Entwicklungsstruktur 990 ein kompiliertes ausführbares HDL-Simulationsmodell aufweisen, das die in 1 bis 8 gezeigten Einheiten funktionell simuliert.
  • Die Entwicklungsstruktur 990 kann auch ein Datenformat verwenden, das zum Austauschen von Entwurfsdaten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat (beispielsweise Informationen, die in einem GDSII-(GDS2), GL1-, OASIS- oder einem anderen geeigneten Format zum Speichern derartiger Entwicklungsdatenstrukturen gespeichert sind). Die Entwicklungsstruktur 990 kann Informationen wie z. B. symbolische Daten, Map-Dateien, Prüfdatendateien, Entwicklungsinhaltdateien, Herstellungsdaten, Entwurfsparameter, Drähte, Metallebenen, Durchkontaktierungen, Formen, Daten zum Führen durch die Herstellungsanlage und beliebige andere Daten enthalten, die von einem Hersteller oder einem anderen Designer/Entwickler benötigt werden, um eine wie vorstehend beschriebene und in 1 bis 8 gezeigte Einheit oder Struktur herzustellen. Die Entwicklungsstruktur 990 kann dann zu einer Stufe 995 fortschreiten, bei der beispielsweise die Entwicklungsstruktur 990: mit dem Tape-out fortschreitet, für die Herstellung freigegeben wird, für eine Maskenanlage freigegeben wird, zu einem anderen Entwicklungshaus geschickt wird, an den Kunden zurückgeschickt wird und so weiter.
  • Das vorstehend beschriebene Verfahren wird bei der Herstellung von Chips mit integrierten Schaltkreisen verwendet. Die erhaltenen Chips mit integrierten Schaltkreisen können von dem Hersteller in der rohen Wafer-Form ausgegeben werden (d. h. als einzelner Wafer mit mehreren nichtgehäusten Chips), als bloßer Chip oder in gehäuster Form. Im letztgenannten Fall ist der Chip in einem einzelnen Chipgehäuse (wie z. B. einem Kunststoffträger mit Drähten, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (wie z. B. ein keramischer Träger, der Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist) untergebracht. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltkreiselementen und/oder Signalverarbeitungseinheiten als Teil (a) eines Zwischenprodukts, wie z. B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das Chips mit integrierten Schaltkreisen enthält, von Spielzeugen und anderen einfachen Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabeeinheit und einem Zentralprozessor.
  • Die hierin verwendete Terminologie dient nur dem Zweck der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularfomen „ein”, „eine” und „der/die/das” auch die Pluralformen enthalten, wenn es der Zusammenhang nicht eindeutig anders besagt. Ferner ist zu beachten, dass die Begriffe „aufweisen” und/oder „aufweisend” bei Verwendung in der vorliegenden Beschreibung das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten bezeichnen, nicht aber das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.

Claims (13)

  1. Verfahren, aufweisend: Bilden einer gemeinsamen P-Wanne (12) auf einer vergrabenen Isolatorschicht (28b) eines Silicium-auf-Isolator-Wafers (28) in einer oberen Silicium-Dünnschicht des Silicium-auf-Isolator-Wafers (28c); und Bilden einer Vielzahl von gesteuerten Silicium-Gleichrichtern (10) in der gemeinsamen P-Wanne, so dass N+-Diffusionskathoden (20) von jedem aus der Vielzahl der gesteuerten Silicium-Gleichrichter durch die gemeinsame P-Wanne zusammengekoppelt werden, wobei das Bilden der Vielzahl der gesteuerten Silicium-Gleichrichter Folgendes enthält: Bilden von von der gemeinsamen P-Wanne umgebenen N-Wannen (14) in der oberen Silicium-Dünnschicht, so dass sich ein entsprechendes Paar der entsprechenden N+-Diffusionskathoden an gegenüberliegenden Seiten jeder N-Wanne befindet, wobei jede N-Wanne eine Vielzahl von P+-Diffusionsanoden (16) der jeden N-Wanne und einen N-Wannen-Kontakt (18) der jeden N-Wanne aufweist, Bilden von P-Wannen-Kontakten (22) in der gemeinsamen P-Wanne; und Bilden einer P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne und das entsprechende Paar der N+-Diffusionskathoden an den gegenüberliegenden Seiten der jeden N-Wanne umgibt.
  2. Verfahren nach Anspruch 1, wobei die N-Wannen durch Dotieren der gemeinsamen P-Wanne mit N-Typ-Dotierstoffen gebildet werden.
  3. Verfahren nach Anspruch 2, wobei die N-Wannen vor dem Bilden der gemeinsamen P-Wanne gebildet werden.
  4. Verfahren nach Anspruch 2, ferner aufweisend Bilden der jeder N-Wanne entsprechenden P+-Diffusionsanoden und eines der jeder N-Wanne entsprechenden N-Wannen-Kontakts in den N-Wannen, die von der gemeinsamen P-Wanne umgeben sind.
  5. Verfahren nach Anspruch 4, ferner aufweisend Bilden von P-Wannen-Kontakten in der gemeinsamen P-Wanne, wobei: die P-Wannen-Kontakte und die P+-Diffusionsanoden im gleichen Verarbeitungsschritt gebildet werden; und die N+-Diffusionskathoden in der gemeinsamen P-Wanne und der N-Wannen-Kontakt in den N-Wannen im gleichen Verarbeitungsschritt gebildet werden.
  6. Verfahren nach Anspruch 1, ferner aufweisend ein Tempern der gemeinsamen P-Wanne mit einem schnellen Wärmetemperverfahren.
  7. Struktur (5'), aufweisend: einen Silicium-auf-Isolator-Wafer (28), aufweisend ein Substrat (28a), eine vergrabene Isolatorschicht (28b) und eine Silicium-Dünnschicht (28c) auf der vergrabenen Isolatorschicht; eine gemeinsame P-Wanne (12) in der Silicium-Dünnschicht, wobei die gemeinsame P-Wanne an die vergrabene Isolatorschicht angrenzt; und eine Vielzahl von gesteuerten Silicium-Gleichrichtern (10) in der gemeinsamen P-Wanne, wobei die gesteuerten Silicium-Gleichrichter jeweils aufweisen: eine von der gemeinsamen P-Wanne umgebenen N-Wanne (14), wobei die N-Wanne eine Vielzahl von Anoden (16) und einen N-Wannen-Kontakt (18) aufweist; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten Kathoden (20), so dass alle Kathoden aus der Vielzahl der Kathoden für jeden gesteuerten Silicium-Gleichrichter durch die gemeinsame P-Wanne zusammengekoppelt sind; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten P-Wannen-Kontakten (22), wobei die Struktur ferner eine P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne aufweist, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne der Vielzahl der N-Wannen und ein Paar der Kathoden an gegenüberliegenden Seiten jeder N-Wanne umgibt.
  8. Struktur nach Anspruch 7, wobei jedes Paar der Kathoden die Kathoden eines entsprechenden Paars der an einander angrenzenden entsprechenden gesteuerten Silicium-Gleichrichter sind, deren Anoden zu der entsprechenden Vielzahl der Anoden zugehören.
  9. Struktur nach Anspruch 8, wobei jedes Paar der an einander angrenzenden gesteuerten Silizium-Gleichrichter den entsprechenden gemeinsamen N-Wannen-Kontakt aufweist.
  10. Struktur nach einem der Ansprüche 7–9, wobei die Kathoden durch das Koppeln in der gemeinsamen P-Wanne funktionsfähig zum einheitlichen Auslösen sind.
  11. Struktur nach einem der Ansprüche 7–10, wobei jede N-Wanne an die vergrabene Isolatorschicht angrenzt.
  12. Struktur nach einem der Ansprüche 7–11, wobei die Vielzahl der Kathoden eine Kathode an jeder Seite von jedem aus der Vielzahl der gesteuerten Silicium-Gleichrichter aufweist.
  13. Hardware-Description-Language(HDL)-Entwicklungsstruktur, codiert auf einem maschinenlesbaren Datenspeichermedium, wobei die HDL-Entwicklungsstruktur Elemente aufweist, die bei Verarbeitung in einem Computer-Aided-Design-System eine maschinenausführbare Darstellung einer Struktur (5') erzeugt, wobei die Struktur aufweist: einen Silicium-auf-Isolator-Wafer (28), aufweisend ein Substrat (28a), eine vergrabene Isolatorschicht (28b) und eine Silicium-Dünnschicht (28c) auf der vergrabenen Isolatorschicht; eine gemeinsame P-Wanne (12) in der Silicium-Dünnschicht, wobei die gemeinsame P-Wanne an die vergrabene Isolatorschicht angrenzt; und eine Vielzahl von gesteuerten Silicium-Gleichrichtern (10) in der gemeinsamen P-Wanne, wobei die gesteuerte Silicium-Gleichrichter jeweils aufweisen: eine von der gemeinsamen P-Wanne umgebene n-Wanne (14), wobei die N-Wanne eine Vielzahl von Anoden (16) und einen N-Wannen-Kontakt (18) aufweist; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten Kathoden (20), so dass alle Kathoden aus der Vielzahl der Kathoden für jeden gesteuerten Silicium-Gleichrichter durch die gemeinsame P-Wanne zusammengekoppelt sind; und eine Vielzahl von in der gemeinsamen P-Wanne gebildeten P-Wannen-Kontakten (22), wobei die Struktur ferner eine P+-Diffusionsstruktur (26) in der gemeinsamen P-Wanne aufweist, wobei die P+-Diffusionsstruktur jeden der P-Wannen-Kontakte verbindet, wobei die P+-Diffusionsstruktur jede N-Wanne aus einer Vielzahl von N-Wannen und ein Paar der Kathoden an gegenüberliegenden Seiten jeder N-Wanne umgibt.
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