CN104795418B - 感光成像装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种感光成像装置，及其制造方法包括；第一半导体基板，其包括由光探测管阵列构成的感光半导体层；和第一半导体基板层叠排列的第二半导体基板，其包括由像素原位放大电路阵列构成的像素元电路半导体层，所述像素原位放大电路包括至少一个第一像素MOS晶体管；所述第一像素MOS晶体管的有源区位于其栅极层和第一半导体基板之间，本发明的感光成像装置不仅有效地降低了原位放大电路感光造成的噪声，同时也增大了光探测管的使用面积，从而提高了光的利用率，并且通过将像素元电路半导体层和感光半导体层分离，使得工艺兼容性更好，有利于相对独立地对像素原位放大电路阵和探测管阵列进行工艺和设计优化。

Description

感光成像装置及其制造方法
技术领域
本发明涉及感光成像技术领域，特别是涉及一种感光成像装置及其制造方法。
背景技术
传统的CMOS图像传感芯片，通常是将像素单元感光器件如光电二极管，与像素原位信号放大电路的MOS器件同置于的一个半导体层内，这样就使得像素单元整体面积增大而降低了感光效率，同时优化感光器件和信号放大电路的MOS晶体管的工艺难度增大。
索尼公司的EXMOR，参考美国专利US8946798采用基于硅基板键合和硅通孔的立体叠层系统芯片集成技术，虽然将部分外围处理电路与感光器件分离并置于其底部，通过硅通孔实现互连，以对感光信号进行处理，从而有效地缩小系统芯片的面积，也有助于对感光器件外围信号处理电路的MOS器件，分别进行工艺和器件优化处理。
但是，像传统的前照式或背照式图像传感技术一样，由于索尼的EXMOR仍然是将像素单元的原位放大电路和光电二极管置放于同一半导体层内，因此该感光成像装置仍然存在着下列明显的缺陷：
1.位于一个像素单元内的光电二极管的光学填充因子被像素内的有源MOS晶体管器件所限制，MOS晶体管占用的面积成为提高和维持感光成像光电效率的一个瓶颈；
2.进入像素单元内的直接或残余光辐射，对有源MOS器件及其多个PN结的工作不利，比如其信号噪声的抑制；
3.受到光电二极管占用面积的限制，原位放大电路的版图优化受到制约，从而约束感光成像装置整体性能的提高；
4.置放于同一半导体层内的原位放大电路MOS器件和光电二极管相互制约，从而难以独立地对两个不同功能的半导体器件分别进行优化设计和加工处理。
发明内容
鉴于目前的技术状况，迫切的需要一种垂直结构的感光成像装置，其中像素单元的光电二极管需要最高效率地接收、吸收光辐射，同时像素单元的原位放大电路中的有源MOS管，应该垂直设置在光电二极管的下方，也就是接收辐射光的背面，并与光电二极管形成路劲最短、材料相容的电学连接。
然而，目前上述垂直结构的感光成像装置中，低泄露、硅兼容以及垂直互连都是有待解决的问题，其中光电二极管的输出端和放大电路的输入端的互连以及怎样有效的减小光辐射的损失，均是尤为重要、亟待解决的问题。
本发明的目的在于，提供一种高性能的感光成像装置及其制造方法。
首先，为解决上述CMOS图像传感存在的技术问题，本发明提供一种感光成像装置，包括；
第一半导体基板，其包括由光探测管阵列构成的感光半导体层；
和第一半导体基板层叠排列的第二半导体基板，其包括由像素原位放大电路阵列构成的像素元电路半导体层，所述像素原位放大电路包括至少一个第一像素MOS晶体管；
所述第一像素MOS晶体管的有源区位于其栅极层和第一半导体基板之间。
可选的，在第一半导体基板和第二半导体基板之间还包括用于键合第一半导体基板和第二半导体基板的键合介质层，所述键合介质层对经感光半导体层入射的光具有反射作用。
一种上述感光成像装置的制作方法，包括：
提供第一半导体衬底；
提供第二半导体衬底；
将第二半导体衬底与第一半导体衬底键合；
基于第二半导体衬底制作像素原位放大电路阵列；
基于第二半导体衬底制作感光半导体层；
基于感光半导体层完成光探测管阵列的制作。
可选的，在制作像素原位放大电路之前包括步骤：从背面对第二半导体衬底减薄以形成部分像素元电路半导体层；所述像素原位放大电路是基于所述像素元电路半导体层形成。
与现有技术相比，本发明提供的具有以下优点：本发明的感光成像装置通过创新的工艺将两块衬底进行键合，之后分别利用两块衬底形成感光的像素层和放大电路层，从而使得像素层和放大电路层分别位于不同的层，利用中间的键合介质层进行隔离，不仅有效地降低了原位放大电路感光造成的噪声，同时也增大了光探测管的使用面积，从而提高了光的利用率，并且通过将像素元电路半导体层和感光半导体层分离，使得工艺兼容性更好，有利于相对独立地对像素原位放大电路阵和探测管阵列进行工艺和设计优化。
在优选方案中，还利用键合介质层形成对透过像素层入射的光的反射，进一步提高了光的利用率，提高了探测管器件的光电性能。
在优选方案中，还利用通孔互连件实现像素层的光电二极管和放大电路之间的互连，为放大电路层和像素层分开提供了可行性，并且工艺兼容性好。
附图说明
图1为本发明的感光成像装置的一实施例的结构示意图；
图2为本发明的感光成像装置的一实施例的电路示意图；
图3为本发明的感光成像装置另一实施例的电路示意图。
图4至图16为本发明的感光成像装置第一实施例的制作方法示意图；
图17至图19为本发明的感光成像装置第二实施例的制作方法示意图；
图20为本发明的感光成像装置一实施例的制作方法示意图；
图21为本发明的感光成像装置第三实施例的制作方法示意图；
图22为本发明的感光成像装置第四实施例的制作方法示意图。
具体实施方式
下面将结合示意图对本发明的感光成像装置及其制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。在实施例的描述中，根据具体选择的工艺的不同，PMOS和NMOS可以互换，源极和漏极可以互换，P型和N型可以互换，在此仅是举例说明，不作为限定。
实施例一
如图1所示，本发明提供了一种新型的感光成像装置10，包括：第一半导体基板100，其包括由光探测管160阵列构成的感光半导体层110；和第一半导体基板100层叠排列的第二半导体基板200，其包括由像素原位放大电路250阵列构成的像素元电路半导体层210，所述像素原位放大电路250包括至少一个第一像素MOS晶体管；所述第一像素MOS晶体管的有源区位于其栅极层和第一半导体基板100之间。
由于像素原位放大电路250和光探测管160位于不同的两层，并且所述第一像素MOS晶体管的有源区位于其栅极层和第一半导体基板100之间，也就是栅极相对于光探测管160位于像素元电路半导体层210的背面这样使得第一像素MOS晶体管可以从像素元电路半导体层210的背面实现互连布线，从而使得光探测管所在层上不进行布线，这样大大的提高了光探测管的光利用率，并且简化了互连，减小了寄生效应。
由于上述感光成像装置的制作方法，导致所述位于第二半导体基板200内的第一像素MOS晶体管的有源区，位于其栅极层和与第二半导体基板200分离的第一半导体基板100之间。因此，在像素器件的空间构型上，本发明所提供的感光成像装置10，与传统的MOS图像传感装置、索尼公司的EXMOR以及先前的披露技术截然相异。
在本实施例中，在第一半导体基板100和第二半导体基板200之间还包括用于键合第一半导体基板100和第二半导体基板200的键合介质层50，所述键合介质层50对经感光半导体层110入射的光具有反射作用。
由于位于光探测管160下方的键合介质层50可以将漏出的光辐射反射回感光半导体层110提高了光的利用率，并且防止光进入放大电路内的晶体管带来的寄生效应。上述叠层结构的感光成像装置的制造工艺和现有的半导体制造工艺所兼容，并且优化了尺寸，便于集成。
优选的，所述键合介质层50构成对入射光的布拉克镜面。所述键合介质层为氧化硅-氮化硅-氧化硅的叠层结构，其和感光半导体层110以及像素元电路半导体层210对经感光半导体层110入射的光构成布拉克镜面反射。
在本实施例中，优选的利用半导体材料的氧化硅或者氮化硅作为键合介质层，由于该材料比起金属来可以耐高温，因此保证了在后续的工艺中，键合介质层不被损伤。并且通过“硅-氧化硅-氮化硅-氧化硅-硅”这一不同折射率多层膜组合，构成了对入射至键合介质层的残余光辐射的布拉格反射界面，利用简便的工艺、简化的结构，进一步有效地提高了光探测管160的光利用率。
优选的，还包括至少一个垂直穿透键合介质层50的通孔互连件70，实现光探测管160输出端与像素原位放大电路250的输入端间的物理电学互连。该互连方式简化了三维感光成像装置的互连，在实现三维互连的基础上，有效的减少了寄生效应，使得三维感光成像装置的实现成为可行。所述穿过键合介质层50的通孔互连件70由以单一或复合半导体材料构成。在本实施例中，优选的所述通孔互连件70的材料为多晶硅，从而可以和现有的半导体工艺兼容，简化了工艺，除此之外，所述的像素原位通孔互连件70也可以由固态半导体单一元素或合金构成，硅或锗、镓、砷、石墨烯和金刚石中的一种或其组合构成。由于上述半导体材料比起金属来可以耐高温，因此保证了在后续的工艺中，该通孔互连件不被损伤。并且半导体材料的通孔互连件70和半导体材料的光探测管160以及MOS晶体管之间的接触电阻更小，兼容性更好。
所述光探测管160为光电二极管，具有感光半导体层表面，所述通孔互连件70物理连接光电二极管的P区或者N区，例如本实施例中N区166。N区166为利用形成通孔互连件70前的互连通孔进行离子注入形成，P区167为半导体衬底掺杂形成。所述光电二极管用于接受光辐射，并将其转变为电信号。
所述感光半导体层110包含一个网格结构的绝缘边墙120网络，该绝缘边墙120网络将每个光探测管160与之邻近的其他光探测管160电学隔绝，在本实施例中具体为四角网格或者六角网格。所述绝缘边墙120对其所包围着的光探测管中的残余光辐射具有反射作用，其协助构成键合介质层50，将其向侧面泄露的光进行反射回收。在传统的感光成像装置中，泄露的光不能被有效的回收，因此在本发明中优选了利用网格结构绝缘侧墙既实现不同像素的绝缘，又提高了光的利用率，使得器件的精确性提高。
在本实施例中，优选的所述绝缘边墙120由氧化硅和氮化硅中的单一或复合材料构成。由于硅-氧化硅-氮化硅-氧化硅-硅，可以对进入到感光半导体层的硅衬底中的光线构成布拉格镜面反射，因此这种材料的应用使得绝缘边墙120起到了很好的反射作用。
在本实施例中，优选的，所述感光成像装置10进一步包含一个导电覆盖层400覆盖在感光半导体层110之上，该导电覆盖层400先于感光半导体层110接受光辐射，并对光探测管160阵列中的光探测管的同一端，例如N极，实现物理电学连接，例如该导电覆盖层可以为金属层，即导电覆盖层可以降低光探测管的电阻，增强器导线性能。
优选的，所述感光成像装置10进一步包含一个抗反射增透层500，覆盖在感光半导体层110之上，从而提高光的利用率。
图2为图1的像素原位放大电路的电路原理图。参考图2，所述像素元电路半导体层210包括硅衬底及位于硅衬底上的半导体材料，所述像素原位放大电路250为一个互补金属氧化物半导体晶体管(CMOS)电路。所述第一像素MOS晶体管为一个电荷转运开关晶体管264；该电荷转运开关晶体管264的源极264S作为像素原位放大电路250的输入端250i与通孔互连件70电学相连，其栅极264g与一个电荷转运控制互连线275电学相连。
所述像素原位放大电路250进一步包括一个源跟踪放大晶体管261，该源跟踪放大晶体管261的栅极261g与电荷转运开关晶体管264的漏极264d电学相连，其源跟踪放大晶体管261的源极264s与一个常压负载互连线271电学相连。还包括一个选择开关晶体管262，该选择开关晶体管262的栅极262g与一个输出选择控制互连线276，其源极262s与源跟踪放大晶体管261的漏极261d电学相连，其漏极262d作为像素原位放大电路250的输出端250o与一个列输出互连线272电学相连。所述像素原位放大电路250进一步包括一个重置开关晶体管263，该重置开关晶体管263的源端263s与一个重置电压负载互连线273电学相连，其栅极263g与一个重置控制互连线274电学相连，其漏极263d与电荷转运开关晶体管264的源极264s、通孔互连件70以及光电二极管160的输出端电学相连。上述晶体管的栅极相对于光探测管均为倒置。在上述实施例中，由于采用制造工艺的不同，可以为PMOS或者NMOS工艺，如采用NMOS那么源极为输入，漏极为输出，如采用PMOS源极为输出，漏极为输入，因此上述实施例中对于源极和漏极的接法由于采用工艺的不同可以互换，上述实施例均是以NMOS进行说明，不作为限定，本领域技术人员所熟知的电路的连接方法不再赘述。
在其他实施例中，所述第一像素MOS晶体管也可以为一个源跟踪放大晶体管，其栅极与通孔互连件70电学相连，其源端与一个常压负载互连线电学相连。
实施例二
如图3所示，所述像素元电路半导体层210由硅衬底及位于硅衬底上的半导体材料构成，所述像素原位放大电路250为一个互补金属氧化物半导体晶体管(CMOS)电路。所述第一像素MOS晶体管为一个电荷转运开关晶体管264；该电荷转运开关晶体管264的源极264s作为像素原位放大电路250的输入端与通孔互连件70电学相连，其栅极264g与一个电荷转运控制互连线275电学相连。
所述像素原位放大电路250进一步包括一个源跟踪放大晶体管261，该源跟踪放大晶体管261的栅极261g与电荷转运开关晶体管264的漏极264d电学相连，其源跟踪放大晶体管261的源极264s与一个常压负载互连线271电学相连。还包括一个选择开关晶体管262，该选择开关晶体管262的栅极262g与一个输出选择控制互连线276，其源极262s与源跟踪放大晶体管261的漏极261d电学相连，其漏极262d作为像素原位放大电路250的输出端250o与一个列输出互连线272电学相连。所述像素原位放大电路250进一步包括一个重置开关晶体管263，该重置开关晶体管263的源端263s与一个重置电压负载互连线273电学相连，其栅极263g与一个重置控制互连线274电学相连，其漏极263d与电荷转运开关晶体管264的源极264s、通孔互连件70以及光电二极管160的输出端160o电学相连。像素开关晶体管265的源极265s/漏极265d与通孔互连件70电学相连，其栅极264g与一个像素控制互连线278电学相连，其漏极265d/源极265s连接互连线277。上述晶体管的栅极相对于光探测管均为倒置。
在传统的感光成像装置中，由于光探测管和原位放大电路位于同一层，这样为了提高管探测光的光利用率不得不牺牲放大电路的性能，而将最小的面积作为首选考虑的条件，因此通常用的是3T，4T工艺，这样又限制了光成像的效果，在本发明中通过制造工艺的改变，进而使得互连方式得到大大优化，这样使得器件的布局方式可以得到革命性的改变，使得光探测管，原位放大电路甚至处理电路的性能可以互不影响的发挥到极致。
在本实施例中的像素开关晶体管可以将光电二极管在一次采样中未被读出的光信号释放，从而使其会将第一次的光信号携带给第二次采样，从而避免了影响第二次采样的结果，提高了精确性。
下面结合感光成像装置的制造方法的具体实施例对本发明的感光成像装置及其制造方法进行更详细的描述。
实施例三
该感光成像装置的制造方法为包括下列步骤：
步骤S10：提供第一半导体衬底15。
如图4所示，具体的，所述第一半导体衬底15优选为P掺杂单晶硅衬底。在本实施例中，优选的，所述第一半导体衬底15包括感光半导体层110，在第一半导体衬底15的表面下，即感光半导体层110下方形成有第一预埋裂解激活层190，在本实施例中是通过向第一半导体衬底15中离子注入氢，然后进行高温退火的方法形成，离子注入氢的深度在0.02μm～0.2μm，例如0.05μm、0.1μm、0.15μm，在退火腔室中可以充入氢气或者氮气和氢气的混合气体，也可以不充入气体，该第一预埋裂解激活层190用于后续减薄第一半导体衬底15，使得减薄的过程更加简便，损伤更小。当然，在其他实施例中也可以不预先形成所述第一预埋裂解激活层190，而是采用传统研磨的方法进行减薄。除此之外，在其它实施例中，所述第一半导体衬底15也可以是N型掺杂的单晶硅。
接着参考图5，在第一半导体衬底15的表面形成第一子键合介质层16，在本实施例中第一子键合介质层16为氧化硅和氮化硅的叠层结构，具体的，生长第一氧化硅层101，优选用热氧化的方法，形成第一氧化硅层的厚度为5nm～200nm。在本实施例中，具体参数为：在800℃～1200℃，例如900℃、1000℃、1100℃，干法或者湿法氧化的方法。然后，在第一氧化硅层101表面形成第一氮化硅层102，厚度为5nm～500nm，例如50nm、100nm、200nm、300nm，具体形成方法为：在400℃～1000℃，例如500℃、600℃、700℃、800℃下进行化学气相淀积。
在本实施例中，如图5所示，优选的还包括步骤S15：光刻和刻蚀第一氮化硅层102和第一氧化硅层101，形成第一硬掩膜层103，所述硬掩膜层103为网格结构，可以为四角网格或者六角网格，在本实施例中为例如类似于蜂窝结构的六角网格。在蜂窝结构内刻蚀第一半导体衬底15，在其内形成网格的沟槽125。在本实施例中，沟槽125在第一半导体衬底15内的深度为0.2μm～5μm，例如1μm、2μm、3μm、4μm，在蜂巢结构内的水平尺寸为5nm～500nm，100nm、200nm、300nm、400nm，在刻蚀形成沟槽125之后优选的还包括，在300℃～1200℃，例如400℃、700℃、900℃退火对刻蚀表面和深沟槽进行修复，修复刻蚀损伤。
如图6所示，接着，在沟槽125的侧壁上形成氧化硅侧墙104来填充沟槽125，优选用热氧化的方法，在本实施例中具体参数为：在800℃～1200℃，例如900℃、1000℃、1100℃的高温下氧化形成，厚度为5nm～200nm，50nm、100nm、150nm。然后在氧化硅侧墙104表面和硬掩膜层103表面形成氮化硅填充层105，优选的，氮化硅填充层105利用高温化学气相淀积的方法，氮化硅填充层105填充沟槽125的部分构成网格结构的绝缘边墙120。网格结构的绝缘边墙120分隔的每一个网格对应一个像素单元，绝缘边墙120将感光半导体层110分隔为光探测管阵列。
接着，如图7所示，利用化学机械研磨的方法平坦化第一半导体衬底15表面的氮化硅层105。如图8所示，在保留的氮化硅填充层105上形成第二氧化硅层106。在本实施例中，第一氧化硅层101、氮化硅填充层105以及第二氧化硅层106构成第一子键合介质层16。
步骤S20：提供第二半导体衬底20。
具体的，如图9，所述第二半导体衬底20优选为P型掺杂单晶硅衬底。在本实施例中，优选的，在第二半导体衬底20的表面下形成第二预埋裂解激活层290，在本实施例中是通过向第二半导体衬底20中离子注入氢，然后进行高温退火的办法形成，离子注入氢的深度在0.02μm～0.2μm，例如0.05μm、0.1μm、0.15μm，在退火腔室中可以充入氢气或者氮气和氢气的混合气体，也可以不充入气体，该第二预埋裂解激活层290用于后续减薄第二半导体衬底，使得减薄的过程更加简便，损伤更小，当然在其他实施例中也可以不预先形成所述第二预埋裂解激活层，而是采用传统研磨的方法进行减薄。除此之外，在其它实施例中，所述第二半导体衬底也可以是N型掺杂的单晶硅。
接着，参考图9，在第二半导体衬底20的表面形成第二子键合介质层21，在本实施例中第二子键合介质层21为氧化硅，具体的，生长键合氧化硅层201，优选用热氧化的方法，在800℃～1200℃，900℃、1000℃、1100℃干法或者湿法氧化的方法，形成键合氧化硅层的厚度为5nm～200nm，50nm、100nm、150nm。
步骤S30：将第一半导体衬底15和第二半导体衬底20键合。
具体的，参考图10将第二半导体衬底20通过键合氧化硅层201与第一半导体衬底15上的第二氧化硅层106键合。键合后的键合氧化硅层201和第二氧化硅层106，氮化硅填充层105构成一个键合介质层，用于配合第一半导体衬底和第二半导体衬底，对外界入射到第一半导体衬底的下表面的可见光起到布拉格镜面反射的作用，同时蜂窝结构的绝缘边墙也构成键合介质层50的一部分，也配合第一半导体衬底和第二半导体衬底构成布拉格反射，可以通过布拉格镜面反射将残余的光线反射回去。
在本实施例中，键合是利用在200℃～400℃，例如250℃、300℃、350℃的温度下，利用高压将第二半导体衬底20上的第二子键合介质层21，即键合氧化硅层201的表面和第一半导体衬底15上的第一子键合介质层16，即第二氧化硅层106的表面进行黏结，参考图11，构成键合介质层50。然后进行退火，温度在350℃～1150℃，例如550℃、750℃、950℃，例如消除黏结面物理应力。
在本实施例中，如图11所示，优选的，还包括步骤S31：从其背面对第二半导体衬底20减薄以形成像素元电路半导体层210。该步骤为一个可选步骤，通过该步骤使得后续的形成通孔互连件的刻蚀通孔步骤更易于操作，精确性更高，并形成的感光成像装置更薄。
具体的，在该步骤中，利用第一半导体衬底15作为支撑，通过裂解第二预埋裂解激活层290来从背面减薄第二半导体衬底20，其作为后续形成像素电路的像素电路半导体层，其厚度为50nm～5μm，例如200nm、800nm。除此之外也可以采用其他的方法减薄第二半导体衬底20，或者不减薄。
在本实施例中，如图12所示，优选的还包括步骤S32：在减薄第二半导体衬底20之后，刻蚀形成暴露第一半导体衬底的互连通孔75。
具体的方法为：在第二半导体衬底20表面形成第一牺牲氧化硅层202和第一牺牲氮化硅层203，并进行光刻和刻蚀形成硬掩膜层204，然后刻蚀形成互连通孔75，所述互连通孔75垂直穿透第二半导体衬底20，键合介质层50以及部分深部的第一半导体衬底15，从而使得第一半导体衬底15被充分打开，然后进行退火，修复互连通孔75侧壁的损伤。
优选的，参考图12和图13，还包括步骤S33：通过该互连通孔75对第一半导体衬底15就行掺杂，优选进行离子注入，在第一半导体衬底15内形成PN结，如图示的N区161，N区161和掺杂的第一半导体衬底15形成PN结，该PN结即为后续感光的光电二极管，由于本实施例中第一半导体衬底为P型衬底，因此该步骤离子注入N型离子，该离子注入的步骤为可选步骤，也可以在其他的步骤中离子注入形成PN结，然后进行退火。在本实施例中，在该步骤进行离子注入，借用了互连通孔75，节省了工艺程序，并且该步骤的注入精确性更高。
接着参考图13，用硅填充互连通孔75，形成通孔互连件70，优选的用N型多晶硅通过低压化学气相淀积的方法，温度为550℃～700℃，例如600℃、650℃，然后进行退火。然后，再去除硬掩膜，并对凸起的通孔互连件70进行刻蚀，形成平坦的表面。所述硬掩膜也可以在后续形成沟槽隔离区(STI)之后再去除。
接着，参考图14，在像素元电路半导体层210内形成晶体管沟槽隔离区205。具体的可以利用刻蚀互连通孔75的硬掩膜204作为其刻蚀的硬掩膜，以及传统技术中的形成CMOS浅沟隔离的形成步骤，不再赘述。
接着，去除第一牺牲氧化硅层202和第一牺牲氮化硅层203，利用传统的CMOS氧化硅、氮化硅去除方法。
步骤S40：基于第二半导体衬底20制作像素原位放大电路250阵列，所述像素原位放大电路的输入端物理连接所述通孔互连件70的一端，通孔互连件70的另一端连接第一半导体衬底15中的PN结。
具体的，继续参考图14，可以利用现有技术中形成CMOS器件的方法在第二半导体衬底20上形成原位放大电路250，例如在本实施例中，先在第二半导体衬底表面生长栅氧207，优选热氧化的方法。在栅氧207上形成栅极207G，在栅极两侧进行掺杂形成源极和漏极，在栅极、源极和漏极上形成物理互连的互连层208，中间填充介电层209，形成像素放大电路250的互连层208是利用传统的CMOS半导体工艺。在本实施例中，每一个像素单位对应的所述像素放大电路250包括4个MOS晶体管，包括电荷转运开关晶体管264，源跟踪放大晶体管261，选择开关晶体管262和重置开关晶体管263。具体连接方式可参考实施例一，不再赘述。
上述放大电路的结构为可选，在其它实施例中，也可以不包括重置开关晶体管263，或者仅包括源跟踪放大晶体管，其栅极与通孔互连件70电学相连，其源端与一个常压负载互连线271电学相连。
在一个优选的实施例中，参考图3，还包括一个像素开关晶体管265。具体连接方式参考实施例二，不再赘述。
接着，参考图14，淀积和平坦化键合钝化介电层281，使其覆盖所有的像素放大电路250的互连层208，优选的利用化学气相淀积氧化硅或其化合物，钝化介电层281厚度为0.1μm～2μm，例如0.5μm、1μm、1.5μm。
优选的，在本实施例中还包括步骤S60：对第一半导体衬底15减薄以形成感光半导体层110。
在本实施例中，优选的，参考图15，提供第三衬底300，在第三衬底300上形成第三子键合介质层301，其可以为氧化硅层，键合第三衬底300上的第三子键合介质层301和第二衬底上的钝化介电层281；优选的，利用高压高温的方式使熔融的氧化硅键合，并且退火修复键合表面的压力。然后，从背面减薄第一半导体衬底15，例如对于可见光来讲减薄到10μm，形成感光半导体层110，具体利用第三衬底300作支撑，通过裂解第一预埋裂解激活层190形成感光半导体层表面109。当然，在其它实施例中，也可以不利用键合第三衬底的方法来减薄第一半导体衬底，例如直接研磨第一半导体衬底。
参考图16，优选的，在本实施例中还包括步骤S70：基于感光半导体层110完成光探测管160阵列的制作。
在感光半导体层110中通过其表面形成图像探测器，通过传统的背面步骤形成背面接收辐射光的CMOS图像传感器。
上述制作方法的具体参数如下：
通常每一个像素单元的平面尺寸为0.5μm～5μm，例如2μm、3μm、4μm，除此之外也可以达到1100μm，从而应用于更低光照度要求的感光成像装置。感光半导体层110的厚度为0.5μm～6μm，例如2μm、4μm，从而可以将绝大部分入射可见光吸收。
也可以在先前的步骤中不对第一半导体衬底15进行N型掺杂，而在该步骤中从第一半导体衬底15的上表面，对第一半导体衬底15与所述通孔互连件70接触的位置进行掺杂，形成PN结，制作光电二极管；然后形成导电覆盖层400，10nm～100nm，例如30nm、60nm、80nm，通过低压物理或者化学气相淀积硅、锗硅化合物或锗的方法。
接着，在导电覆盖层400上形成抗反射增透层500，通常为介电质薄膜，厚度为10nm～500nm，例如100nm、300nm。
其中，所述感光半导体层110及其上的导电覆盖层、抗反射增透层构成第一半导体基板100；所述像素元电路半导体层210，基于所述像素元电路半导体层形成的像素原位放大电路阵列以及其上的互连层构成第二半导体基板200。
实施例四
本实施例中与实施例三相同的部分请参考前面实施例，不再赘述，在本实施例中与实施例三的不同之处主要在于：
在将第二半导体衬底与第一半导体衬底15键合之前，进一步包括：形成第一通孔互连件。在键合第二半导体衬底之后，制作像素原位放大电路250之前再形成第二通孔互连件，第一通孔互连件和第二通孔互连件垂直互连，构成像素原位通孔互连件70，其一端连接第一半导体衬底中的PN结，另一端连接原位放大电路250中的MOS晶体管。
具体的：
步骤S10：提供第一半导体衬底15。
在本实施例中，与第一实施例相同的部分不再赘述，不同在于，在步骤S10中还包括步骤S11：刻蚀形成暴露第一半导体衬底的第一子互连通孔。
参考图17，具体的方法为：在第一子键合介质层16表面，即第二氧化硅层106表面形成硬掩膜，然后刻蚀形成第一子互连通孔111，所述第一子互连通孔111垂直穿透第一子键合介质层16以及部分深度的第一半导体衬底15，从而使得第一半导体衬底15被充分打开，然后进行退火。
优选的，参考图17，还包括步骤S12：通过该通孔对第一半导体衬底15就行掺杂，优选进行离子注入，在第一半导体衬底15内形成PN结，该PN结即为后续感光的光电二极管，由于本实施例中第一半导体衬底为P型衬底，因此该步骤离子注入N型离子，该离子注入的步骤为可选步骤，也可以在其他的步骤中离子注入形成PN结，然后进行退火。接着，参考图18，用硅填充第一子互连通孔111，形成第一子通孔互连件113，优选的用N型多晶硅通过低压化学气相淀积的方法550℃～700℃，例如600℃、650℃，然后进行退火。
步骤S20：提供第二半导体衬底200。
与第一实施例相同不再赘述。
步骤S30：将第一半导体衬底15和第二半导体衬底200键合。
与第一实施例相同部分不再赘述，不同在于，在本实施例中，步骤S30不包括步骤S31和步骤S32，S33。
步骤S40：在第二半导体衬底中制作像素原位放大电路250，所述像素原位放大电路的输入端物理连接所述通孔互连件70的一端，通孔互连件70的另一端连接第一半导体衬底15。
参考图19与第一实施例相同部分不再赘述，不同在于，在该步骤中形成像素原位放大电路250中的MOS晶体管之后，形成互连层之前还包括步骤S41：刻蚀第二半导体衬底，在第一子通孔互连件113的对应位置形成第二子互连通孔112，并且填充和第一子通孔互连件113内相同的材料，例如多晶硅，形成第二子通孔互连件114。在其它实施例中，也可以如图20所示，在形成原位放大电路之后，在形成其顶部的互连层的同时刻蚀形成第二子互连通孔112，并填充形成第二子通孔互连件，第一子通孔互连件113和第二子通孔互连件114构成像素原位通孔互连件70，从而使得像素原位通孔互连件穿透原位放大电路250和互连层连接。
实施例五
本实施例中与实施例三相同的部分请参考前面实施例，不再赘述，在本实施例中与实施例三的不同之处主要在于：
在填充第一半导体衬底15上的网格结构沟槽125后，研磨去除第一半导体衬底15表面的氮化硅填充层105，剩余第一半导体衬底表面的第一氧化硅层101，其作为第一子键合介质层。在提供第二半导体衬底20之后，在第二半导体衬底20表面形成第二子键合介质层，其为氧化硅-氮化硅-氧化硅的叠层结构，即键合氧化硅层201，在键合氧化硅层201表面再形成一层键合氮化硅层204，在键合氮化硅层204表面再形成一层氧化硅层205，利用高温键合使得第二半导体衬底100表面氧化硅层和第一半导体衬底表现的氧化硅层以及第一半导体衬底上沟槽内的氮化硅层键合。
具体的：
步骤S10：提供第一半导体衬底15。
与第一实施例相同不再赘述，不同在于，在本实施例中还包括步骤S16：参考图21，去除第一半导体衬底表面的氮化硅填充层105和部分氧化硅层101。
步骤S20：提供第二半导体衬底200。
与第一实施例相同不再赘述，不同在于，包括步骤S21：参考图21，第二半导体衬底20表面形成第二子键合介质层21，其为氧化硅-氮化硅-氧化硅的叠层结构，即键合氧化硅层201，在键合氧化硅层201表面再形成一层键合氮化硅层204，在键合氮化硅层204表面再形成一层氧化硅层205。
步骤S30：将第一半导体衬底15和第二半导体衬底200键合。
与第一实施例相同部分不再赘述，不同在于，在本实施例中，是利用高温键合第一子键合介质层16和第二子键合介质层21，即将第二半导体衬底100表面氧化硅层和第一半导体衬底表现的氧化硅层以及第一半导体衬底上沟槽内的氮化硅层键合。
实施例六
本实施例中与实施例三相同的部分请参考前面实施例，不再赘述，在本实施例中与实施例三的不同之处主要在于：
在将第二半导体衬底20与第一半导体衬底15键合之后进一步包括：
形成垂直穿透键合介质层50和第二半导体衬底100的通孔互连件70；所述形成网格结构的绝缘边墙的步骤在将第二半导体衬底200与第一半导体衬底15键合之后，所述网格结构为蜂窝造型。
具体的：
步骤S10：提供第一半导体衬底15。
在本实施例中，与第一实施例相同的部分不再赘述，不同在于，在步骤S10中不包括步骤S15。
步骤S20：提供第二半导体衬底20。
与第一实施例相同不再赘述。
步骤S30：将第一半导体衬底15和第二半导体衬底20键合。
与第一实施例相同部分不再赘述，不同在于，在本实施例中，在步骤S33之后，去除硬掩膜204之前还包括步骤S35：如图22所示，光刻和刻蚀第一牺牲氮化硅层203和第一牺牲氧化硅层202，形成硬掩膜，所述硬掩膜类似于蜂窝结构。在蜂窝结构内刻蚀第二半导体衬底20的像素元电路半导体层210，键合氧化硅层201，第二氧化硅层106，氮化硅填充层105、第一氧化硅层101以及第一半导体衬底15，在其内形成网格的沟槽125。在本实施例中，沟槽125在第一半导体衬底内的深度为0.2μm～5μm，例如2μm、3μm、4μm，在蜂巢结构内的水平尺寸为5nm～500nm，例如100nm、300nm，在刻蚀形成沟槽125之后优选的还包括，在300℃～1200℃，例如500℃、700℃、900℃退火对刻蚀表面和深沟槽进行修复，修复刻蚀损伤。
接着，在沟槽125的侧壁上形成氧化硅侧墙104来填充沟槽125，优选用热氧化的方法，在本实施例中具体参数为：在800℃～1200℃，例如900℃、1000℃、1100℃的高温下氧化形成，厚度为5nm～200nm，例如100nm、150nm。然后在氧化硅侧墙104表面和硬掩膜层103表面形成氮化硅填充层105，优选的，氮化硅层105利用高温化学气相淀积的方法，氮化硅层105填充沟槽125的部分构成网格结构的绝缘边墙120。网格结构的绝缘边墙分隔的每一个网格对应一个像素单元。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (37)

1.一种感光成像装置，其特征在于，包括:
第一半导体基板，其包括由光探测管阵列构成的感光半导体层；
和第一半导体基板层叠排列的第二半导体基板，其包括由像素原位放大电路阵列构成的像素元电路半导体层，所述像素原位放大电路包括至少一个第一像素MOS晶体管，以使感光半导体层和像素元电路半导体层分别形成在两个不同的半导体基板上；
所述第一像素MOS晶体管的有源区位于其栅极层和第一半导体基板之间；
在第一半导体基板和第二半导体基板之间还包括用于键合第一半导体基板和第二半导体基板的键合介质层,所述键合介质层对经感光半导体层入射的光具有反射作用。
2.如权利要求1所述的感光成像装置，其特征在于，所述键合介质层为氧化硅-氮化硅-氧化硅的叠层结构，其和感光半导体层以及像素元电路半导体层对经感光半导体层入射的光构成布拉克镜面反射。
3.如权利要求1所述的感光成像装置，其特征在于，包括:
至少一个垂直穿透键合介质层的通孔互连件，其实现光探测管的输出端与像素原位放大电路的输入端间的物理电学互连。
4.如权利要求3所述的感光成像装置，其特征在于，所述穿过键合介质层的通孔互连件由以单一或复合半导体材料构成。
5.如权利要求4所述的感光成像装置，其特征在于，所述穿过键合介质层的通孔互连件由硅或锗、镓、砷、石墨烯和金刚石中的一种或其组合构成。
6.如权利要求3所述的感光成像装置，其特征在于，所述光探测管为光电二极管，所述通孔互连件的一端物理连接光电二极管的P区或者N区。
7.如权利要求1所述的感光成像装置，其特征在于，所述感光半导体层包含一个网格结构的绝缘边墙，该绝缘边墙将每个光探测管与之邻近的其它光探测管电学隔绝。
8.如权利要求7所述的感光成像装置，其特征在于，所述网格结构为四角网格或者六角网格，所述绝缘边墙对其所包围着的光探测管中的残余光辐射具有反射作用。
9.如权利要求8所述的感光成像装置，其特征在于，所述绝缘边墙由氧化硅和氮化硅中的单一或复合材料构成。
10.如权利要求1所述的感光成像装置，其特征在于，所述第一半导体基板进一步包含一个导电覆盖层，其覆盖在感光半导体层之上，该导电覆盖层先于感光半导体层接受光辐射，并对光探测管阵列中的光探测管的同一端实现物理电学互连。
11.如权利要求10所述的感光成像装置，其特征在于，所述第一半导体基板进一步包含一个抗反射增透层，覆盖在感光半导体层之上。
12.如权利要求1所述的感光成像装置，其特征在于，还包括第三基板，所述第三基板和第一半导体基板分别位于第二半导体基板的两侧。
13.如权利要求1所述的感光成像装置，其特征在于，所述第一像素MOS晶体管为一个源跟踪放大晶体管，其栅极与通孔互连件的一端物理电学互连，其源端与一个常压负载互连线电学相连。
14.如权利要求1所述的感光成像装置，其特征在于，所述第一像素MOS晶体管为一个电荷转运开关晶体管；该电荷转运开关晶体管的源极作为像素原位放大电路的输入端与通孔互连件的一端物理电学互连，其栅极与一个电荷转运控制互连线电学相连。
15.如权利要求14所述的感光成像装置，其特征在于，所述像素原位放大电路进一步包括一个源跟踪放大晶体管，所述源跟踪放大晶体管的栅极与电荷转运开关晶体管的漏极电学相连，所述源跟踪放大晶体管的源极与一个常压负载互连线电学相连。
16.如权利要求15所述的感光成像装置，其特征在于，所述像素原位放大电路进一步包括一个选择开关晶体管，该选择开关晶体管的栅极与一个输出选择控制互连线电学相连，其源极与源跟踪放大晶体管的漏极电学相连，其漏极作为像素原位放大电路的输出端与一个列输出互连线电学相连。
17.如权利要求16所述的感光成像装置，其特征在于，所述像素原位放大电路进一步包括一个重置开关晶体管，该重置开关晶体管的源端与一个重置电压负载互连线电学相连，其栅极与一个重置控制互连线电学相连，其漏极与电荷转运开关晶体管的漏极电学相连。
18.如权利要求13至17中任意一项所述的感光成像装置，其特征在于，所述像素原位放大电路进一步包括一个像素开关晶体管，该像素开关晶体管的源极/漏极与通孔互连件的一端电学相连，其栅极与一个像素控制互连线电学相连，漏极/源极与一个复位电压负载互连线电学相连。
19.如权利要求13至17中任意一项所述的感光成像装置，所述像素原位放大电路包括的晶体管都为MOS晶体管，其有源区均位于栅极层和第一半导体基板之间。
20.一种如权利要求1所述的感光成像装置的制作方法，其特征在于，包括：
提供第一半导体衬底；
提供第二半导体衬底；
将第二半导体衬底与第一半导体衬底键合；
基于第二半导体衬底制作像素元电路半导体层，像素元电路半导体层由像素原位放大电路阵列构成；
基于第一半导体衬底制作感光半导体层，以使感光半导体层和像素元电路半导体层分别形成在两个不同的半导体基板上；
基于感光半导体层完成光探测管阵列的制作；
利用一键合介质层键合第二半导体衬底和第一半导体衬底，所述键合介质层对经感光半导体层入射的光具有反射作用。
21.如权利要求20所述的感光成像装置的制作方法，其特征在于，
在制作像素原位放大电路阵列之前包括步骤：从背面对第二半导体衬底减薄以形成部分像素元电路半导体层；所述像素原位放大电路阵列是基于所述像素元电路半导体层形成。
22.如权利要求21所述的感光成像装置的制作方法，其特征在于，对第二半导体衬底减薄之前，进一步包括：
在第二半导体衬底的表面下形成第二预埋裂解激活层；
其中，从其背面对第二半导体衬底减薄以形成像素元电路半导体层的过程，启用基于第二预埋裂解激活层的裂解。
23.如权利要求20所述的感光成像装置的制作方法，其特征在于，在基于第一半导体衬底制作感光半导体层之前还包括步骤：从背面对第一半导体衬底减薄以形成感光半导体层。
24.如权利要求21所述的感光成像装置的制作方法，其特征在于，在将第一半导体衬底减薄之前，进一步包括：
在第一半导体衬底的表面下形成第一预埋裂解激活层；
其中，从其背面对第一半导体衬底减薄以形成感光半导体层的过程，启用基于第一预埋裂解激活层的裂解。
25.如权利要求20所述的感光成像装置的制作方法，其特征在于，在键合第一半导体衬底和第二半导体衬底之前还包括步骤：在第一半导体衬底上形成第一子键合介质层；在第二半导体衬底上形成第二子键合介质层；所述键合第一半导体衬底和第二半导体衬底是利用将第一子键合介质层和第二子键合介质层进行键合，并形成键合介质层。
26.如权利要求25所述的感光成像装置的制作方法，其特征在于，进一步包括：
形成垂直穿透键合介质层和第二半导体衬底的通孔互连件。
27.如权利要求26所述的感光成像装置的制作方法，其特征在于，
所述形成垂直穿透键合介质层和第二半导体衬底的通孔互连件的步骤位于将第二半导体衬底与第一半导体衬底键合之后，在第二半导体衬底中制作像素原位放大电路之前。
28.如权利要求27所述的感光成像装置的制作方法，其特征在于，
所述形成垂直穿透键合介质层和第二半导体衬底的通孔互连件的步骤包括：
在键合第一半导体衬底和第二半导体衬底之前，刻蚀第一子键合介质层形成第一子通孔互连件；
在键合第二半导体衬底之后，在第二半导体衬底中制作像素原位放大电路之前再刻蚀第二子键合介质层形成第二子通孔互连件；
所述第一子通孔互连件和第二子通孔互连件垂直互连，构成像素原位通孔互连件。
29.如权利要求26所述的感光成像装置的制作方法，其特征在于，
所述形成垂直穿透键合介质层和第二半导体衬底的通孔互连件的步骤包括：
在键合第一半导体衬底和第二半导体衬底之前，刻蚀第一子键合介质层形成第一子通孔互连件；
在键合第二半导体衬底之后，在第二半导体衬底中制作像素原位放大电路之后，形成互连层时，刻蚀中间填充介电层、第二子键合介质层和第二半导体衬底形成第二子通孔互连件；
所述第一子通孔互连件和第二子通孔互连件垂直互连，构成像素原位通孔互连件。
30.如权利要求26所述的感光成像装置的制作方法，其特征在于，
所述形成垂直穿透键合介质层和第二半导体衬底的通孔互连件的步骤还包括：
在刻蚀至少部分键合介质层暴露第一半导体衬底后对第一半导体衬底进行离子注入，形成PN结。
31.如权利要求20所述的感光成像装置的制作方法，其特征在于，进一步包括：
在感光半导体层内形成网格结构的绝缘边墙，所述绝缘边墙将所述感光半导体层分隔为光探测管阵列。
32.如权利要求31所述的感光成像装置的制作方法，其特征在于，所述形成网格结构的绝缘边墙的步骤位于将第二半导体衬底与第一半导体衬底键合之前，所述网格结构为四角网格或者六角网格。
33.如权利要求31所述的感光成像装置的制作方法，其特征在于，
所述形成网格结构的绝缘边墙的步骤位于将第二半导体衬底与第一半导体衬底键合之后，所述网格结构为四角网格或者六角网格。
34.如权利要求21所述的感光成像装置的制作方法，其特征在于，对第一半导体衬底减薄以形成感光半导体层之前包括：
提供第三衬底；
将第三衬底键合于像素原位放大电路的表面；
在减薄所述第一半导体衬底过程中，利用第三衬底作为支撑。
35.如权利要求31所述的感光成像装置的制作方法，其特征在于，所述绝缘边墙由氧化硅和氮化硅中的单一或复合材料构成。
36.如权利要求25所述的感光成像装置的制作方法，其特征在于，所述第一子键合介质层为氧化硅-氮化硅-氧化硅的叠层结构，第二子键合介质层为氧化硅，键合介质层和感光半导体层对经感光半导体层入射的光构成布拉克镜面反射。
37.如权利要求25所述的感光成像装置的制作方法，其特征在于，所述第一子键合介质层为氧化硅，第二子键合介质层为氧化硅-氮化硅-氧化硅的叠层结构，键合介质层和感光半导体层对经感光半导体层以及像素元电路半导体层入射的光构成布拉克镜面反射。
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