CN102037518B - 包括非易失性存储单元的电路及电子器件和电子器件形成工艺 - Google Patents

Abstract

用于非易失性存储单元(10、20、30、40、50、60、70、80、90、100)的电路可以包括电荷改变端子(102、202、302、402、502、602、702、802、902、1002)和输出端子(108、208、308、408、508、608、708、808、908、1008)。电路还可以包括含有电浮动的栅电极以及含有载流电极的有源区的第一晶体管(11、21、31、41、51、61、71、81、91、1021)，其中载流电极被耦接至输出端子。电路还可以包括具有第一电极和第二电极的第二晶体管(12、22、32、42、52、62、72、82、92、1002)，其中第一电极被耦接至第一晶体管的栅电极，以及第二电极被耦接至电荷改变端子。当改变存储单元的状态时，第二晶体管可以是活动的并且没有显著数量的电荷载流子在第一晶体管的栅电极与第一晶体管的有源区之间转移。其他实施例可以包括电子器件本身以及形成电子器件的工艺。

Description

包括非易失性存储单元的电路及电子器件和电子器件形成工艺

技术领域

本公开内容涉及非易失性存储单元的电路、包括非易失性存储单元的电子器件，以及形成电子器件的工艺。 

背景技术

许多非易失性存储单元使用热载流子注入(包括常规的热电子注入和源极侧注入)、福勒-诺德海姆(Fowler-Nordheim)隧穿或这两者(例如，使用热电子注入来编程以及使用福勒-诺德海姆(Fowler-Nordheim)隧穿来擦除)来编程或擦除。非易失性存储单元可以具有与在晶体管-晶体管逻辑中所使用的晶体管结构显著不同的晶体管结构，其中所述晶体管-晶体管逻辑被典型地设计成工作于相对高的频率。例如，非易失性存储单元可以具有分级(graded)源区以降低分级源区与基板之间的结击穿的可能性，具有晕区(halo region)以增加在漏区附近的电场来提高编程效率，具有另一适合的特征，以及具有它们的任意结合。 

这些特征可能导致其他结果，特别是对于读取操作。与逻辑晶体管的源区相比，分级源区典型地占用较大的面积并导致了在分级源区和基板之间的较高电容。较高的电容能够减慢读取操作。与使用轻掺杂漏区或扩展区来代替晕区的情形相比，晕区可以更可能引起非易失性存储单元的读干扰问题。 

附图说明

实施例通过实例的方式来说明而且并不限定于附图。 

图1包括非易失性存储单元的电路图，根据实施例在该非易失性存储单元中当该非易失性存储单元被编程或被擦除时有源区被使用以 及当读非易失性存储单元的时候另一有源区被使用。 

图2到10包括根据其他实施例的其他非易失性存储单元的电路图。 

图11包括形成阱区之后的工件的一部分的顶视图的图示。 

图12包括图11的工件在形成场隔离区之后的顶视图的图示。 

图13包括图12的工件在形成栅极电介质及电极层之后的横断面视图的图示。 

图14包括图13的工件在形成栅电极之后的顶视图的图示。 

图15包括图14的工件在形成N⁺源/漏区之后的顶视图的图示。 

图16包括图15的工件在形成P⁺源/漏区之后的顶视图的图示。 

图17包括图16的工件在形成互连之后的顶视图的图示。 

本领域技术人员应意识到在附图中的元件为了简单和清晰起见来示出而并不一定按比例绘制。例如，在附图中的某些元件的尺寸可以相对于其他元件放大以有助于提高对本发明的实施例的理解。 

具体实施方式

电子器件可以包括非易失性存储单元。非易失性存储单元的电路能够被设计使得当存储单元的状态改变(例如，编程或擦除)时，则使用晶体管的有源区来引入或去除电荷，以及当读取存储单元时，使用不同晶体管的不同有源区。以这种方式，能够在不牺牲存储单元的读取性能的情况下获得非易失性存储单元好的编程或擦除性能。读取性能能够在不显著影响编程和擦除性能的情况下提高，反之亦然。在特别的实施例中，晶体管的栅电极能够由单个栅电极层制成。 

在特别的实施例中，非易失性存储单元的电路可以包括电荷改变端子，为提供在读取非易失性存储单元时与存储单元的状态对应的信号而配置的输出端子，包含电浮动的栅电极以及含有载流电极的有源区的第一晶体管，其中载流电极被耦接至输出端子，以及包含第一电极和第二电极的第二晶体管，其中第一电极被耦接至第一晶体管的栅电极，以及第二电极被耦接至电荷改变端子。电路能够被设计使得在 改变存储单元的状态时，第二晶体管将是活动的并且没有显著数量的电荷载流子在第一晶体管的栅电极与第一晶体管的有源区之间转移。其他实施例可以包括电子器件本身以及形成电子器件的工艺。 

在阅读本说明书之后，本领域技术人员应当意识到，在此公开了示例性实施例以说明所描述的概念。在没有脱离本发明的范围的情况下能够使用许多其他电路、电子器件和工艺。 

在处理下文所描述的实施例的细节之前，定义或阐明某些词语。词语“耦接”意指信号从导电部件或元件传输到另一导电部件或元件。耦接可以包括电容耦接、导电耦接、电感耦接等。导电耦接可以包括其中载流子(电子或空穴)能够在两个不同导电部件、两个不同元件或者相互电连接(即，没有中间开关或其他元件)的导电部件和元件的结合之间流过的耦接。作为选择，导电耦接还可以包括在两个不同导电部件、两个不同元件或者导电部件和元件的结合之间的一个或多个开关，使得当开关闭合(例如，晶体管导通)时，载流子能够流过。电容耦接不是导电耦接，因为电介质层基本上阻止了载流子在正常操作条件之下流过。 

除非另有规定，在此所使用的所有技术和科学术语都具有本发明所属领域的技术人员所通常理解的那样的意义。本发明的其他特征和优点可从以下的详细描述及权利要求中看出。关于这里没有描述的内容，有关具体材料、处理办法及电路的许多细节是常规的并且可以在半导体和微电子领域的教材及其他来源中找到。 

在图1到10中，能够将不同的电路使用于非易失性存储单元。非易失性存储单元可以是独立的存储单元，例如寄存器，或者可以是存储阵列的一部分。非易失性存储单元可以包括每个都包括一对载流电极和控制电极的晶体管。对于场效应晶体管，载流电极能够是源区、漏区、源/漏区，或者它们的任意结合。如同以下所使用的，术语“S/D区”将被用来指的是场效应晶体管的载流电极，不考虑载流电极在电路的正常操作期间是否只是源区，只是漏区，或者源区或漏区(取决于偏压条件)。虽然附图示出了特别的实施例，在阅读了本说 明书之后，本领域技术人员应当理解许多其他电路能够被设计以获得在此所描述的非易失性存储单元的功能。 

图1包括根据实施例的非易失性存储单元10的电路图。非易失性存储单元10包括具有耦接至端子106的载流电极的晶体管11。非易失性存储单元10还包括具有与晶体管11的栅电极耦接的栅电极的晶体管12。晶体管12的载流电极被耦接至端子104。非易失性存储单元10还包括晶体管13，其中该晶体管13具有耦接至端子110的载流电极、在浮动节点19耦接至晶体管12和11的栅电极的栅电极、以及与晶体管11的另一载流电极和输出电极108耦接的另一载流电极。非易失性存储器单元10此外还包括晶体管14，其中该晶体管14具有耦接至端子102的载流电极以及耦接至晶体管12的另一载流电极的另一载流电极。晶体管14的栅电极被耦接至选择线路114。非易失性存储单元10还包括晶体管15，其中晶体管15的载流电极被耦接至输出端子108以及另一载流电极被耦接至晶体管11和13的其他载流电极。晶体管15的栅电极被耦接至通行线路115。在特别的实施例中，晶体管11、12和14是p沟道晶体管，而晶体管13和15是n沟道晶体管。 

非易失性存储单元10能够具有通过隧穿或热载流子注入来改变浮动节点19处的电荷。电荷改变操作可以包括编程或擦除。当改变浮动电极19处的电荷时，电子或空穴经由晶体管12内的有源区隧穿或引入浮动节点19内或者从浮动节点19中去除。因而，端子102、端子104或两者都是电荷改变端子，因为影响浮动节点19处的电荷的电子或空穴可以通过端子102、104或两者。在特别的实施例中，可以将端子102和104设置于适当的电位，以及在选择线路114上的信号能够使晶体管14导通以允许电流在端子102和104之间通过。当使用热电子注入来编程时，端子102能够处于比端子104更高的电位。电流在端子102和104之间流动，以及热电子能够产生于晶体管12的沟道区域之内以及被注入穿过栅极电介质层并且进入晶体管12的栅电极。作为选择，若要将电子从晶体管12的栅电极去除则能够将晶体管12的沟道区位于其中的基板或阱区设置于显著高的电压或者若要将空穴从晶体管12的栅电极去除则设置于显著低的电压。在该可选的实施例中，使用了福勒-诺德海姆(Fowler-Nordheim)隧穿。如图1所示，晶体管11、12和13的栅电极导电耦接，并且更特别地，相互电连接。因而，当在晶体管12的栅电极上的电荷被改变时，在晶体管11和13的栅电极上的电荷同样被改变。当改变晶体管12的栅电极的电荷时，晶体管15可以是截止的。

当从非易失性存储单元10中读取数据时，在通行线路115上的信号使晶体管15导通并且允许在晶体管11和13的其他载流电极上的信号传递到输出端子108。在特别的实施例中，端子106能够处于比端子110更高的电压。在更特别的实施例中，端子106能够是V_DD端子，以及端子110能够是V_SS端子。因而，晶体管11和13的结合能够作为反相器来操作，其中浮动节点19的电压是到反相器的输入，以及反相器的输出被耦接至晶体管15。 

在该特别的实施例中，能够在不一定要在晶体管11和13之内形成晕区、分级结等的情况下设计晶体管11和13使其用于逻辑数字应用。因此，与晕区、分级结或其他特征存在的情形相比，非易失性存储单元10的读取性能可以是更好的。此外，浮动节点的电荷通过经由晶体管12添加或去除载流子来改变。因此，能够更特别地为了编程及擦除，而不是为了逻辑应用来设计晶体管12。 

图2包括与图1的实施例相似的另一实施例，除了在读取操作期间于输出端子附近使用了传输栅极而不是单通晶体管。图2包括包含具有耦接至端子206的载流电极的晶体管21的非易失性存储单元20的电路图。非易失性存储单元20还包括具有与晶体管21的栅电极耦接的栅电极的晶体管22。晶体管22的载流电极被耦接至端子204。非易失性存储单元20还包括晶体管23，其中该晶体管23具有与端子210耦接的载流电极、与浮动节点29处的晶体管22和21的栅电极耦接的栅电极、以及与晶体管21的另一载流电极耦接的另一载流电极和输出端子208。非易失性存储单元20此外还包括晶体管24， 其中该晶体管24具有与端子202耦接的载流电极以及与晶体管22的另一载流电极耦接的另一载流电极。晶体管24的栅电极被耦接至选择线路224。非易失性存储单元20还包括晶体管25和26，其中该晶体管25和26的载流电极被耦接至输出端子208以及晶体管25和26的其他载流电极被耦接至晶体管21和23的其他载流电极。晶体管25的栅电极被耦接至通行线路225，以及晶体管26的栅电极被耦接至另一通行线路226。在特别的实施例中，晶体管21、22、24和26是p沟道晶体管，而晶体管23和25是n沟道晶体管。 

如图2所示的实施例能够具有在使用任意一个或多个如图1所描述的实施例来改变的浮动节点处的电荷。在图2中的端子202和204、晶体管22和24以及选择线路224类似于图1中的端子102和104、晶体管12和14以及选择线路114那样使用。 

晶体管25和26的结合能够被实现为传输栅极。不考虑该特别信号的状态，传输栅极可能在将晶体管21和23的其他载流电极处的信号传输到输出端子208方面更有效。在通行线路225和226上的信号在正常操作期间能够是彼此相反的。因而，如果在通行线路225上的信号是逻辑高的，则在通行线路226上的信号是逻辑低的，反之亦然。当从非易失性存储单元20中读取数据时，在通行线路225和226上的信号使晶体管25和26导通并且允许在晶体管21和23的其他载流电极上的信号传递到输出端子208。在特别的实施例中，端子206能够处于比端子210更高的电压。在更特别的实施例中，端子206能够是V_DD端子，以及端子210能够是V_SS端子。因而，晶体管21和23的结合能够作为反相器来操作，其中浮动节点29的电压是到反相器的输入，以及反相器的输出由晶体管25和26所接收。 

图3包括与图1的实施例相似的另一实施例，除了n沟道晶体管由p沟道晶体管所代替。图3包括含有晶体管31的非易失性存储单元30的电路图，其中该晶体管31具有耦接至端子306的载流电极。非易失性存储单元30还包括具有与晶体管31的栅电极耦接的栅电极的晶体管32。晶体管32的载流电极被耦接至端子304。非易失性存 储单元30还包括晶体管33，其中该晶体管33具有与端子310耦接的载流电极、在浮动节点39与晶体管32和31的栅电极耦接的栅电极、以及与晶体管31的另一载流电极耦接的另一载流电极以及输出端子308。非易失性存储单元30此外还包括晶体管34，其中该晶体管34具有与端子302耦接的载流电极以及与晶体管32的另一载流电极耦接的另一载流电极。晶体管34的栅电极被耦接至选择线路334。非易失性存储单元30还包括晶体管35，其中晶体管35的载流电极被耦接至输出端子308以及另一载流电极被耦接至其他晶体管31和33的载流电极。晶体管35的栅电极被耦接至通行线路335。在特别的实施例中，晶体管31、32、33和34是p沟道晶体管，而晶体管35是n沟道晶体管。 

与其中晶体管11是p沟道晶体管以及晶体管13是n沟道晶体管的图1不同，晶体管31和33是p沟道晶体管。栅极电介质层、沟道掺杂、费米能级(Fermi Level)、另一晶体管特性，或者它们的任意结合在晶体管31和33之间能够是不同的，使得在特别状态下读取非易失性存储单元30时所述晶体管中的一个而不是两个是导通的。例如，栅极电介质层可以具有不同的厚度、组成，或两者。与晶体管33的沟道区相比，晶体管31的沟道区可以具有不同的掺杂浓度。晶体管31的栅电极的费米能级可以更接近于价带，而晶体管33的栅电极的费米能级可以更接近于导带。在阅读了本说明书之后，本领域技术人员将能够确定晶体管31和33的晶体管特性以获得所希望的操作。 

对非易失性存储单元30的编程、擦除和读取能够使用以上针对图1所描述的任一实施例来执行。在图3中的端子302、304、306、308和310，晶体管31到35，通行线路335及选择线路334类似于在图1中的端子102、104、106、108和110，晶体管11到15，通行线路115及选择线路114那样使用。 

图4包括与图1的实施例相似的另一实施例，除了p沟道晶体管由n沟道晶体管所代替。图4包括含有晶体管41的非易失性存储单 元40的电路图，其中该晶体管41具有与端子406耦接的载流电极。非易失性存储单元40还包括具有与晶体管41的栅电极耦接的栅电极的晶体管42。晶体管42的载流电极被耦接至端子404。非易失性存储单元40还包括晶体管43，其中该晶体管43具有与端子410耦接的载流电极、在浮动节点49与晶体管42和41的栅电极耦接的栅电极、以及与晶体管41的另一载流电极耦接的另一载流电极以及输出端子408。非易失性存储单元40此外还包括晶体管44，其中该晶体管44具有与端子402耦接的载流电极以及与晶体管42的另一载流电极耦接的另一载流电极。晶体管44的栅电极被耦接至选择线路444。非易失性存储单元40还包括晶体管45，其中晶体管45的载流电极被耦接至输出端子408以及另一载流电极被耦接至晶体管41和43的其他载流电极。晶体管45的栅电极被耦接至通行线路445。在特别的实施例中，晶体管42和44是p沟道晶体管，而晶体管41、43和45是n沟道晶体管。 

与其中晶体管11是p沟道晶体管以及晶体管13是n沟道晶体管的图1不同，晶体管41和43是n沟道晶体管。栅极电介质层、沟道掺杂、费米能级、另一晶体管特性，或者它们的任意结合在晶体管41和43之间能够是不同的，使得在特别状态下读取非易失性存储单元40时所述晶体管中的一个而不是两个是导通的。例如，栅极电介质层可以具有不同的厚度、组成、或两者。与晶体管43的沟道区相比，晶体管41的沟道区可以具有不同的掺杂浓度。晶体管41的栅电极的费米能级可以更接近于价带，而晶体管43的栅电极的费米能级可以更接近于导带。在阅读了本说明书之后，本领域技术人员将能够确定晶体管41和43的晶体管特性以获得所希望的操作。 

对非易失性存储单元40的编程、擦除和读取能够使用以上针对图1所描述的任一实施例来执行。在图4中的端子402、404、406、408和410，晶体管41到45，通行线路445及选择线路444类似于在图1中的端子102、104、106、108和110，晶体管11到15，通行线路115，以及选择线路114那样使用。 

图5包括与图1的实施例相似的另一实施例，除了没有使用选择晶体管或通行晶体管(pass transistor)。如图5所示的实施例可以具有不是存储阵列的一部分的独立位的用途。图5包括含有晶体管51的非易失性存储单元50的电路图，其中该晶体管51具有与端子506耦接的载流电极。非易失性存储单元50还包括晶体管52其具有与晶体管51的栅电极耦接的栅电极。晶体管52的载流电极被耦接至端子504，以及另一载流电极被耦接至端子502。非易失性存储单元50还包括晶体管53，其中该晶体管53具有与端子510耦接的载流电极、在浮动节点59与晶体管52和51的栅电极耦接的栅电极、以及与晶体管51的另一载流电极耦接的另一载流电极以及输出端子508。在特别的实施例中，晶体管51和52是p沟道晶体管，而晶体管53是n沟道晶体管。 

非易失性存储单元50能够具有通过隧穿或热载流子注入改变的浮动节点59的电荷。当改变浮动节点59处的电荷时，电子或空穴经由晶体管52内的有源区隧穿或引入浮动节点59内或者从浮动节点59中去除。因而，端子502、端子504，或两者都是电荷改变端子，因为影响浮动节点59的电荷的电子或空穴可以穿过端子502或504中的任一端子或两者。在特别的实施例中，可以将端子502和504设置于适当的电位以允许电流在端子502和504之间通过。当使用热电子注入来编程时，端子502能够处于比端子504更高的电位或相反。能够注入热电子使之穿过栅极电介质层并且进入晶体管52的栅电极。在如图5所示的实施例中，晶体管51、52和53的栅电极导电耦接，并且更特别地，彼此电连接。因而，当在晶体管52的栅电极上的电荷被改变时，在晶体管51和53的栅电极上的电荷同样被改变。 

当从非易失性存储单元50中读取数据时，在晶体管51和53的其他载流电极上的信号传递到输出端子508。在特别的实施例中，端子506能够处于比端子510更高的电压。在更特别的实施例中，端子506能够是V_DD端子，以及端子510能够是V_SS端子。因而，晶体管51和53的结合能够作为反相器来操作，其中浮动节点59处的电压 是到反相器的输入，以及反相器的输出由端子508接收。 

图6包括与图5的实施例相似的另一实施例，除了n沟道晶体管由p沟道晶体管所代替。图6包括含有晶体管61的非易失性存储单元60的电路图，其中晶体管61具有与端子606耦接的载流电极。非易失性存储单元60还包括具有与晶体管61的栅电极耦接的栅电极的晶体管62。晶体管62的载流电极被耦接至还包括晶体管63的非易失性存储单元60，其中该晶体管63具有与端子610耦接的载流电极，在浮动节点69与晶体管62和61的栅电极耦接的栅电极，以及与晶体管61的另一载流电极耦接的另一载流电极以及输出端子608。在特别的实施例中，晶体管61、62和63是p沟道晶体管。 

与其中晶体管51是p沟道晶体管以及晶体管53是n沟道晶体管的图5不同，晶体管61和63是p沟道晶体管。栅极电介质层、沟道掺杂、费米能级、另一晶体管特性，或者它们的任意结合在晶体管61和63之间能够是不同的，使得在特别状态下读取非易失性存储单元60时所述晶体管中的一个而不是两个是导通的。例如，栅极电介质层可以具有不同的厚度、组成，或两者。与晶体管63的沟道区相比，晶体管61的沟道区可以具有不同的掺杂浓度。晶体管61的栅电极的费米能级可以更接近于价带，以及晶体管63的栅电极的费米能级可以更接近于导带。在阅读了本说明书之后，本领域技术人员将能够确定晶体管61和63的晶体管特性以获得所希望的操作。 

对非易失性存储单元60的编程、擦除和读取能够使用以上针对图5所描述的任一实施例来执行。在图6中的端子602、604、606、608和610以及晶体管61到63类似于在图5中的端子502、504、506、508和510以及晶体管51到53那样使用。 

图7包括与图5的实施例相似的另一实施例，除了p沟道晶体管由n沟道晶体管所代替。图7包括含有晶体管71的非易失性存储单元70的电路图，其中晶体管71具有与端子706耦接的载流电极。非易失性存储单元70还包括具有与晶体管71的栅电极耦接的栅电极的晶体管72。晶体管72的载流电极被耦接至端子704，以及晶体管72 的另一载流电极被耦接至端子702。非易失性存储单元70还包括晶体管73，其中该晶体管73具有与端子710耦接的载流电极、在浮动节点79与晶体管72和71的栅电极耦接的栅电极、以及与晶体管71的另一载流电极耦接的另一载流电极以及输出端子708。在特别的实施例中，晶体管71和73是n沟道晶体管，而晶体管72是p沟道晶体管。 

与其中晶体管51是p沟道晶体管以及晶体管53是n沟道晶体管的图5不同，晶体管71和73是n沟道晶体管。栅极电介质层、沟道掺杂、费米能级、另一晶体管特性，或者它们的任意结合在晶体管71和73之间能够是不同的，使得在特别状态下读取非易失性存储单元70时晶体管71和73中的一个而不是两个是导通的。例如，栅极电介质层可以具有不同的厚度、组成，或两者。与晶体管73的沟道区相比，晶体管71的沟道区可以具有不同的掺杂浓度。晶体管71的栅电极的费米能级可以更接近于价带，以及晶体管73的栅电极的费米能级可以更接近于导带。在阅读了本说明书之后，本领域技术人员将能够确定晶体管71和73的晶体管特性以获得所希望的操作。 

对非易失性存储单元70的编程、擦除和读取能够使用以上针对图5所描述的任一实施例来执行。在图7中的端子702、704、706、708和710以及晶体管71到73类似于在图5中的端子502、504、506、508和510以及晶体管51到53那样使用。 

图8包括与图1的实施例相似的另一实施例，除了没有使用通行晶体管。图8包括含有晶体管81非易失性存储单元80的电路图，其中该晶体管81具有与端子806耦接的载流电极。非易失性存储单元80还包括具有与晶体管81的栅电极耦接的栅电极的晶体管82。晶体管82的载流电极被耦接至端子804。非易失性存储单元80还包括晶体管83，其中该晶体管83具有与端子810耦接的载流电极、在浮动节点89与晶体管82和81的栅电极耦接的栅电极、以及与晶体管81的另一载流电极耦接的另一载流电极以及输出端子808。非易失性存储单元80此外还包括晶体管84，其中该晶体管84具有与端子802 耦接的载流电极以及与晶体管82的另一载流电极耦接的另一载流电极。晶体管84的栅电极被耦接至选择线路884。在特别的实施例中，晶体管81、82和84是p沟道晶体管，而晶体管83是n沟道晶体管。 

对非易失性存储单元80的编程、擦除，以及读取能够使用以上针对图1所描述的任一实施例来执行。在图8中的端子802、804、806、808和810，晶体管81到84以及选择线路884类似于在图1中的端子102、104、106、108和110，晶体管11到14以及选择线路114那样使用。 

当从非易失性存储单元80中读取数据时，在晶体管81和83的其他载流电极上的信号被提供至输出端子808。在特别的实施例中，端子806能够处于比端子810更高的电压。在更特别的实施例中，端子806能够是V_DD端子，以及端子810能够是V_SS端子。因而，晶体管81和83的结合能够作为反相器来操作，其中浮动节点89处的电压是到反相器的输入，以及反相器的输出被耦接至输出端子808。 

图9包括与图1的实施例相似的另一实施例，除了没有使用通行晶体管，以及n沟道晶体管被配置成下拉晶体管。图9包括含有晶体管91的非易失性存储单元90的电路图，其中该晶体管91具有与端子906耦接的载流电极。非易失性存储单元90还包括具有在浮动节点99与晶体管91的栅电极耦接的栅电极的晶体管92。晶体管92的载流电极被耦接至端子904。非易失性存储单元90还包括晶体管93，其中该晶体管93具有与端子910耦接的载流电极、使晶体管93导通和截止的栅电极、以及与晶体管91的另一载流电极耦接的另一载流电极以及输出端子908。非易失性存储单元90此外还包括晶体管94，其中该晶体管94具有与端子902耦接的载流电极以及与晶体管92的另一载流电极耦接的另一载流电极。晶体管94的栅电极被耦接至选择线路994。在特别的实施例中，晶体管91、92和94是p沟道晶体管，而晶体管93是n沟道晶体管。 

晶体管93能够被设计使得它与晶体管91相比是显著较强的。例 如，与晶体管91相比，晶体管93的跨导能够是显著更高的。晶体管的跨导能够由栅极电介质的厚度或组成、沟道掺杂、沟道宽度、沟道长度，或者它们的任意结合所影响。在这样的设计中，不考虑浮动节点99处的电压，当下拉线路993上的信号使晶体管93导通时，在端子908上的电压将是与端子910上的电压基本上相同的。当端子910是V_SS端子时，端子908在晶体管93导通时将基本上处于V_SS。如果要读取来自非易失性存储单元90的数据，则使下拉线路993禁用或去激活，并且使晶体管93截止。取决于浮动节点99处的电压，如果晶体管91是导通的，则在端子908上的电压将变成与端子906基本上相同，或者在端子908上的电压将比端子906上的电压更接近于端子910上的电压。 

编程和擦除能够使用针对图1的实施例所描述的任一实施例来执行。在图9中的端子902和904，晶体管92和94以及选择线路994类似于在图1中的端子102和104，晶体管12和14以及选择线路114那样使用。 

图10包括作为在图9中所描述的实施例的静态版本的实施例。如图10所示的实施例包括浮动节点以及充当锁存器的晶体管结合。图10包括含有晶体管1021的非易失性存储单元100的电路图，其中该晶体管1021具有与端子1006耦接的载流电极。非易失性存储单元100还包括具有在浮动节点1029与晶体管1021的栅电极耦接的栅电极的晶体管1022。晶体管1022的载流电极被耦接至端子1004。非易失性存储单元100还包括晶体管1024，其中该晶体管1024具有与端子1002耦接的载流电极以及与晶体管1022的另一载流电极耦接的另一载流电极。晶体管1024的栅电极被耦接至选择线路1044。非易失性存储单元100此外还包括晶体管1023，其中该晶体管1023具有与端子1012耦接的载流电极、以及与晶体管1021的另一载流电极耦接的另一载流电极。非易失性存储单元100还包括晶体管1025，其中晶体管1025的载流电极被耦接至端子1010，以及栅电极被耦接至晶体管1021和1023的其他载流电极。非易失性存储单元100还包括晶 体管1026，其中晶体管1026的载流电极被耦接至端子1014，以及栅电极被耦接至晶体管1021和1023的其他载流电极以及晶体管1025的栅电极。晶体管1025和1026的其他载流电极被耦接至晶体管1023的栅电极和输出端子1008。在特别的实施例中，晶体管1021、1022、1024和1025是p沟道晶体管，而晶体管1023和1026是n沟道晶体管。 

晶体管1023、1025和1026充当锁存器。在特别的实施例中，端子1006和1010能够处于V_DD，以及端子1012和1014能够处于V_SS。当浮动节点1029处的电压为逻辑低时，则晶体管1021是导通的并且促使晶体管1025和1026的栅电极基本上处于V_DD。晶体管1025和1026的结合充当反相器并且促使输出端子1008处的电压基本上处于V_SS。当晶体管1023的栅电极基本上处于V_SS时，晶体管1023是截止的。作为选择，当浮动节点1029处的电压为逻辑高时，晶体管1021是截止的。晶体管1025和1026的栅电极将基本上处于V_SS。晶体管1025和1026的结合充当反相器并且促使输出端子1008处的电压基本上处于V_DD。当晶体管1023的栅电极基本上处于V_DD时，晶体管1023是导通的。 

编程和擦除能够使用针对图1所描述的任一实施例来执行。在图10中的端子1002和1004，晶体管1022和1024以及选择线路1044类似于在图1中的端子102和104，晶体管12和14以及选择线路114那样使用。 

当从非易失性存储单元100中读取数据时，输出端子1008能够被元件(没有示出)访问。在另一实施例(没有示出)中，通行晶体管或传输栅极可以在输出端子1008与晶体管1025和1026的其他载流电极之间使用。 

虽然已经描述了许多不同的电路，在阅读了本说明书之后，本领域技术人员将会意识到许多其他电路是可能的。选择晶体管、通行晶体管、晶体管栅极以及它们的任意结合的使用能够根据对特别应用的需要或期望来确定。此外，存储单元可以包括或多或少的元件。例 如，参考图1，若需要则可以将选择晶体管14布置于端子104和晶体管12之间，或者另一选择晶体管(没有示出)可以被使用于端子104和晶体管12之间以更好地使晶体管12免受编程或擦除干扰问题的影响。在阅读了本说明书之后，本领域技术人员将会意识到为了他们的特别应用如何使用图1到10中的任意一个或多个来实现非易失性存储单元的灵活性。 

如图1到10所示的非易失性存储单元能够使用于工艺流程中，在该工艺流程中能够使用单个导电层来为所有晶体管形成栅电极。此工艺典型地称为“单多”工艺(“single poly”process)，因为单层多晶硅能够被用来形成所有栅极。单多工艺典型地具有较少的处理操作并且简化了在制作非易失性存储单元时的工艺流程，特别是在大量电子器件用于除了唯一地作为独立存储芯片以外的用途的应用中。此类应用可以包括微处理器、微控制器、数字信号处理器、专用集成电路等。 

图11到17包括在形成非易失性存储单元20时的电子器件的图示。针对图11到17所描述的实施例包括某些能够被使用的示例性实施例。在阅读了本说明书之后，本领域技术人员将会意识到其他实施例能够被使用并且可以根据需要或要求来适应性调整以获得特别的应用。图11到17的某些焦点涉及处理操作及结果结构怎样与以上所描述的电路中的非易失性存储单元对应。因而，在形成工艺中的许多步骤并没有相对于图11到17来描述。在阅读了本说明书之后，本领域技术人员将会理解应当执行什么处理操作以便形成用于制作包含非易失性存储单元的电子器件的完整的工艺流程。 

图11包括在形成n阱区113和p阱区114之后的工件的顶视图的图示。n阱区113和p阱区114能够形成于基板之内，诸如单晶半导体晶片、绝缘体上半导体晶片、平板显示(例如，在玻璃板之上的硅层)或者传统地用来形成电子器件的其他基板。在一种实施例中，n阱区113和p阱区114的掺杂物浓度能够使用常规的或专有的(proprietary)掺杂物、掺杂浓度及选择性掺杂技术来形成。 

图12包括在形成了限定n型有源区123和p型有源区124的场隔离区120之后的工件的顶视图的图示。n型有源区123和p型有源区124分别包括n阱区113和p阱区114位于场隔离区120之间的部分。可以形成场隔离区120使得场隔离区120在n阱区113和p阱区114之内比随后形成的源/漏区将处于n型有源区123和p型有源区124之内更深。场隔离区120能够使用浅沟槽隔离、局部硅氧化或者另一常规的或专有的工艺来形成。 

图13包括形成了在场隔离区120、n型有源区123及p型有源区124之上的栅极电介质层132和栅电极层134之后的工件的横断面视图的图示。栅极电介质层132可以包括常规的或专有的栅极电介质材料。在所示的实施例中，栅极电介质层132能够被沉积，而在另一实施例(没有示出)中，栅极电介质层132能够由半导体材料热生长于n型有源区123和p型有源区124之内。在另一实施例(没有示出)中，具有不同的组成、厚度或者它们的任意结合的不同的栅极电介质层可以用于在正被制作的非易失性存储单元之内的不同的晶体管结构。 

栅电极层134可以包括一个或多个膜。在实施例中，栅电极层134可以包括非晶的或多晶的硅材料，并且能够在沉积时被掺杂或不被掺杂。作为选择，栅电极层134可以包括覆盖在n型有源区123之上具有较接近于导带的费米能级的膜以及覆盖在p型有源区124之上具有接近于价带的不同费米能级的不同膜。在特别的实施例中，半导体或其他膜可以被用来将栅电极层134搭接在一起使得它导电而没有形成结二极管。在另一实施例中，栅电极层134可以包括抗反射的膜以在图形化随后形成于栅电极层134之上的掩模层(没有示出)时降低反射。在阅读了本说明书之后，本领域技术人员将能够根据常规的或专有的技术确定形成栅电极层134的组成及沉积序列。 

图14包括在图形化栅电极层134以形成栅电极142、144、146和148之后的工件的顶视图的图示。图14还指出了能够在布局图中找出图2中的晶体管21到26的栅电极的地方。栅电极142被允许电 浮动以及覆盖n型有源区123和p型有源区124的一部分。因而，栅电极142包括如图2所示的浮动节点29。注意，电荷经由如同图14所示出的那样位于最左侧的n型有源区123引入栅电极142内以及从栅电极142中去除。栅电极144能够充当用于改变栅电极142之内的电荷的选择栅极。栅电极144能够随后被连接至选择线路。栅电极146和148能够分别充当通行晶体管26和25的通行栅极。栅电极146和148能够随后被连接至不同的通行线路。用于形成栅电极142、144、146和148的栅电极层134的图形化能够使用常规的或专有的掩模和蚀刻序列来形成。 

虽然没有示出，但是若需要或要求则能够形成轻掺杂漏区、扩展区等，以及侧壁隔板。另外，在晶体管22附近的n型有源区123可以接收晕状植入或者具有为帮助提高编程特性、擦除特性或两者而形成的分级的结。此类特征并没有为晶体管21、23、25和26要求。因而，晶体管21、23、25和26能够更多地为数字逻辑操作，而不是编程和擦除而适应性调整。 

图15包括在形成了掩蔽部件150和N⁺S/D区152之后的工件的顶视图的图示。掩蔽部件150覆盖工件将不接收来自N⁺S/D掺杂操作的n型掺杂物的部分。N⁺S/D掺杂操作能够使用离子植入来执行以使N⁺S/D区152形成于p型有源区124(在图15中没有示出)之内。栅电极142和148的暴露部分还可以在形成N⁺S/D区152时被掺杂。掩蔽部件150在执行了掺杂操作之后被去除。退火既可以被执行以活化n型掺杂物也可以不被执行以使n型掺杂物扩散。 

图16包括在形成了掩蔽部件160和P⁺S/D区162之后的工件的顶视图的图示。掩蔽部件160覆盖工件将不接收来自P⁺S/D掺杂操作的p型掺杂物的部分。P⁺S/D掺杂操作能够使用离子掺杂来执行以使P⁺S/D区162形成于n型有源区123(在图16中没有示出)之内。栅电极142、144和146的暴露部分还可以在形成P⁺S/D区162时被掺杂。掩蔽部件160在执行了掺杂操作之后被去除。退火可以被执行以活化掺杂物。N⁺S/D区和P⁺S/D区能够具有至少1×10¹⁹原子 /cm³的掺杂物浓度使得能够随后形成与那些区域的欧姆接触。 

图17包括在形成了互连170到178之后的工件的顶视图的图示。对底层特征部件(underlying features)制作触点并且被示出为带框的X。互连170能够是图2中的端子210的物理表示。在特别的实施例中，互连170能够被耦接至V_SS轨线。互连171使晶体管21、23、25和26的S/D区相互电连接。在特别的实施例中，互连172、互连173或两者能够被耦接至能够在从栅电极142(没有示出)中引入或去除电荷时使用的电荷改变端子(多个电荷改变端子)。互连172能够是图2中的端子202的物理表示，以及互连173能够是在图2中的端子204的物理表示。互连174能够是图2中的选择线路224的一部分或者与它电连接。互连175和176能够分别是图2中的通行线路225和226的部分或者分别与它们电连接。互连177能够是图2中的端子206的物理表示。在特别的实施例中，互连177能够被耦接至V_DD轨线。互连178能够是图2中的端子208的物理表示。没有形成与栅电极142的电连接因为它被允许电浮动。栅电极142没有在图17中示出因为它被互连176覆盖了。 

互连170到178可以包括一个或多个不同的膜。与互连170到178关联的触点能够是互连170到178的一部分或者独立于它们。例如，触点能够是导电插塞(例如，钨插塞)的一部分。互连170到178能够主要包括铝、铜、金等并且既可以包括也可以不包括粘附膜、阻挡膜、抗反射膜或者它们的任意结合。互连170和178能够使用常规的或专有的技术来形成。如果需要或要求则能够形成另外的互连层级(没有示出)。钝化层(没有示出)能够被形成于互连的最后层级之上以形成基本上完成的电子器件。 

本领域技术人员应理解图11到17仅示出了一组用来形成非易失性存储单元20的实施例。在阅读了本说明书之后，本领域技术人员将会理解许多其他布局能够被使用于非易失性存储单元20。同样地，图1和图3到10的其他非易失性存储单元将具有许多不同的可能布局。因此，阱区、栅电极、S/D区的特别位置以及彼此间的互连 能够被改变以满足特别应用的需要或要求。因而，在图11到17中的布局只是说明性的而没有限定本发明的范围。 

在下面的表1包括一组能够用于编程和读取非易失性存储单元20的示例性的电压。其他电压能够被使用于以上所描述的非易失性存储单元20或其他电路。在一种特别的实施例中，存储阵列可以包括非易失性存储单元20以及基本上是相对于非易失性存储单元20示出及描述的存储单元的镜像的其他存储单元。 

表1-用于编程、擦除和读取的示例性信号 

在此所描述的实施例具有形成更快的及更可靠的非易失性存储单元的用途。因为用于非易失性存储单元的电荷正经由与用于读取的另一有源区不同的有源区从浮动的栅极/节点中引入及去除，所以在存储单元之内的晶体管的特性能够更好地与它们将要执行的功能匹配。编程和擦除操作是相对慢的并且与读取操作相比能够需要基本上更高的电压。因而，用于编程及擦除的晶体管能够在不必损害它们的读取设计的情况下为了那些操作而适应性调整，以及同样地，用于读取的晶体管能够在不必损害它们的读取设计的情况下为了读取而适应性调整。存储单元能够更快地操作因为在非易失性存储器之内用于读取的晶体管不需要分级的源/漏区。存储单元较不可能具有读取干扰问题因为在读取期间较少的热载流子会进入浮动栅极。沿着相似的线路，对在读取操作期间使用的晶体管较少的电荷必须穿过栅极电介质层。因此，非易失性存储单元与常规的非易失性存储单元相比能够是更快的且更可靠的，其中在常规的非易失性存储单元中相同的有源区被用于读取以及电荷改变操作(例如，编程或擦除)中的至少一种操作。 

用于非易失性存储单元的工艺流动能够被简化，因为非易失性存储单元能够使用单个栅极导体(例如，单多)的工艺来实现。因而，与具有覆盖在浮动栅电极上面的控制栅电极或合并的选择/控制栅电极的非易失性存储单元相比，需要较少的层。处理操作的数量减少增加了产出和成品率并且降低了成本。此外，基板的表面粗糙度能够随着所生长的及所去除的氧化层的数量同样增加而增加。非易失性存储单元可以使用较少的待形成及去除的氧化层。因此，表面粗糙度可以是较小的并且在击穿发生之前允许较高的电场形成于氧化物上。 

许多不同的方面和实施例是可能的。那些方面和实施例的某些在下面描述。在阅读了本说明书之后，本领域技术人员将会意识到那些方面和实施例只是说明性的而没有限定本发明的范围。 

在第一方面中，用于非易失性存储单元的电路可以包括电荷改变端子以及为提供与在读取非易失性存储单元时存储单元的状态对应的信号而配置的输出端子。电路还可以包括含有电浮动的栅电极的第一 晶体管以及包括载流电极的有源区，其中载流电极被耦接至输出端子。电路还可以包括含有第一电极和第二电极的第二晶体管，其中第一电极被耦接至第一晶体管的栅电极，以及第二电极被耦接至电荷改变端子。电路能够被设计使得当改变存储单元的状态时，第二晶体管是活动的并且没有显著数量的电荷载流子在第一晶体管的栅电极与第一晶体管的有源区之间转移。 

在第一方面的实施例中，电路还包括含有载流电极的第三晶体管，其中第一晶体管的载流电极与第三晶体管的载流电极彼此导电耦接。在特别的实施例中，第二晶体管的第一电极包括栅电极。在更特别的实施例中，第三晶体管包括与第一晶体管的栅电极导电耦接的栅电极。在另一更特别的实施例中，电路还包括含有第一载流电极、第二载流电极和栅电极的第四晶体管。第四晶体管的第一载流电极被耦接至第一晶体管的载流电极以及第三晶体管的载流电极，第四晶体管的第二载流电极被耦接至输出端子，以及第四晶体管的栅电极被耦接至第一通行线路。 

在第一方面的还要特别的实施例中，电路还包括含有第一载流电极、第二载流电极和栅电极的第五晶体管。第五晶体管的第一载流电极被耦接至第一晶体管的载流电极、第三晶体管的载流电极以及第四晶体管的第一载流电极，第五晶体管的第二载流电极被耦接至第四晶体管的第二载流电极和输出端子，以及第五晶体管的栅电极被耦接至第二通行线路。在还要更特别的实施例中，第一晶体管、第二晶体管和第五晶体管是p沟道晶体管，以及第三晶体管和第四晶体管是n沟道晶体管。 

在第一方面的更特别的实施例中，电路还包括含有第一载流电极、第二载流电极和栅电极的第四晶体管。第四晶体管的第一载流电极被耦接至电荷改变端子，第四晶体管的第二载流电极被耦接至第二晶体管的第二电极，以及第四晶体管的栅电极被耦接至选择线路。在更特别的实施例中，第二晶体管和第四晶体管是p沟道晶体管。 

在第一方面的另一特别的实施例中，第一晶体管和第三晶体管是 n沟道晶体管或p沟道晶体管。在更特别的实施例中，第二晶体管的第一电极包括栅电极，以及第二晶体管的第二电极包括载流电极。电路还包括含有载流电极和栅电极的第四晶体管，其中第四晶体管的载流电极和第二晶体管的载流电极被耦接至第一晶体管的栅电极，以及第四晶体管的栅电极被耦接至选择线路。在更特别的实施例中，电路还包括含有载流电极和栅电极的第五晶体管，以及含有载流电极和栅电极的第六晶体管。第一晶体管的载流电极和第三晶体管的载流电极被耦接至第五晶体管的栅电极和第六晶体管的栅电极。第六晶体管的载流电极和第五晶体管的载流电极相互耦接。在另一实施例中，第一晶体管是p沟道晶体管，以及第三晶体管是n沟道晶体管。 

在第二方面中，电子器件包括非易失性存储单元，其中该非易失性存储单元可以包括第一有源区以及与第一有源区间隔开的第二有源区。电子器件还可以包括含有第一部分和第二部分的浮动栅电极，其中第一晶体管包括浮动栅电极的第一部分和第一有源区，第二晶体管包括浮动栅电极的第二部分和第二有源区，以及没有其他栅电极覆盖在浮动栅电极上面。电子器件还可以包括与第一晶体管耦接的输出端子以及与第二晶体管耦接的电荷改变端子。 

在第二方面的实施例中，电子器件还包括第三有源区，其中第三晶体管包括浮动栅电极的第三部分和第三有源区，以及第一和第三有源区每个都包括与输出端子耦接的载流电极。在特别的实施例中，电子器件还包括与第二晶体管和电荷改变端子耦接的第四晶体管，以及与第一和第三晶体管及输出端子耦接的第五晶体管。在更特别的实施例中，第一、第二和第五晶体管是p沟道晶体管，以及第三和第四晶体管是n沟道晶体管。 

在第三方面中，形成包括非易失性存储单元的电子器件的工艺，该工艺可以包括形成场隔离区以限定第一有源区和第二有源区。工艺还可以包括形成包括第一部分和第二部分的浮动栅电极，其中浮动栅电极的第一部分覆盖在第一有源区上面，浮动栅电极的第二部分覆盖在第二有源区上面，以及没有其他栅电极覆盖在浮动栅电极上面。工 艺还可以包括将源/漏区形成于第一有源区和第二有源区之内，其中第一晶体管包括在第一有源区之内的第一对间隔开的源/漏区和浮动栅电极的第一部分，第二晶体管包括在第二有源区之内的第二对间隔开的源/漏区和浮动栅电极的第二部分，以及存储单元被配置以经由第二有源区而不是第一有源区来改变浮动栅电极的电荷。 

在第三方面的实施例中，形成浮动栅极包括将第一层形成于场隔离区、第一有源区及第二有源区之上，其中第一层包括半导体材料，以及图形化第一层以形成浮动栅电极和其他栅电极，其中在存储单元之内的所有栅电极包括第一层。在更特别的实施例中，图形化第一层被执行使得其他栅电极包括第一栅电极和第二栅电极，第一栅电极是与第一晶体管耦接的通行晶体管的一部分，以及第二栅电极是与第二晶体管耦接的选择晶体管的一部分。 

注意，并非所有以上在一般性描述或实例中所描述的活动都需要，也就是可以不需要具体活动的一部分，以及除所描述的那些活动之外还可以执行一个或更多的活动。此外，所列示的活动顺序并不一定是它们执行的顺序。 

好处、其他优点以及问题的解决方案已经在上面针对具体的实施例描述了。但是，好处、有点、解决方案对问题，以及可以促使任意好处、优点或解决方案出现或者变得更显著的任意特征(多个特征)并没有被看作是关键的、必需的或者任一或所有权利要求的本质特征。 

对本领域技术人员来说，在回顾本公开内容时许多其他实施例可以是显而易见的。其他实施例可以被使用或者由本公开内容得出，使得可以在没有脱离本公开内容的范围的情况下进行结构替换、逻辑替换或另外的改变。尽管在此已经示出并描述了具体的实施例，但是应当意识到为获得相同的或相似的用途而设计的任意后来的布局可以由所示的具体实施例代替。本公开内容意指涵盖各种实施例的任意及所有后来的修改或变化。以上实施例的结合，以及没有在此具体描述的其他实施例，对本领域技术人员来说在回顾描述时将是显而易见的。 应当意识到，为了清晰起见在各个实施例的背景下于此所描述的某些特征还可以结合于单个实施例来提供。相反地，为了简洁起见在各个实施例的背景下于此所描述的各种特征还可以分离地或以任意组合的方式提供。此外，规定了范围的值的提及包括在该范围之内的每个及所有值。 

以上公开的题材将被看作是说明性的，而非限制性的，以及所附的权利要求意指涵盖任意及所有此类修改、增强，以及属于本发明的范围的其他实施例。因而，按法律所允许的最大程度，本发明的范围将由权利要求书及它们的等价物的最广泛的可允许的解释所确定，而不应当由以上的详细描述所限制或限定。 

Claims (20)

1.一种用于非易失性存储单元的电路，包括：

电荷改变端子；

输出端子，配置为在读取所述非易失性存储单元时提供与所述存储单元的状态对应的信号；

包含电浮动的栅电极以及含有载流电极的有源区的第一晶体管，其中所述载流电极被耦接至所述输出端子；以及

包含第一电极和第二电极的第二晶体管，其中所述第一电极被耦接至所述第一晶体管的所述栅电极，以及所述第二电极被耦接至所述电荷改变端子，

其中所述电路被设计成使得在改变所述存储单元的所述状态时，所述第二晶体管将是活动的并且没有显著数量的电荷载流子将在所述第一晶体管的所述栅电极与所述第一晶体管的所述有源区之间转移。

2.根据权利要求1所述的电路，还包括含有载流电极的第三晶体管，其中所述第一晶体管的所述载流电极与所述第三晶体管的所述载流电极彼此导电耦接。

3.根据权利要求2所述的电路，其中所述第二晶体管的所述第一电极包括栅电极。

4.根据权利要求3所述的电路，其中所述第三晶体管包括与所述第一晶体管的所述栅电极导电耦接的栅电极。

5.根据权利要求3所述的电路，其中：

所述电路还包括含有第一载流电极、第二载流电极和栅电极的第四晶体管；

所述第四晶体管的所述第一载流电极被耦接至所述第一晶体管的所述载流电极以及所述第三晶体管的所述载流电极；

所述第四晶体管的所述第二载流电极被耦接至所述输出端子；以及

所述第四晶体管的所述栅电极被耦接至第一通行线路。

6.根据权利要求5所述的电路，还包括含有第一载流电极、第二载流电极和栅电极的第五晶体管，其中：

所述第五晶体管的所述第一载流电极被耦接至所述第一晶体管的所述载流电极、所述第三晶体管的所述载流电极以及所述第四晶体管的所述第一载流电极；

所述第五晶体管的所述第二载流电极被耦接至所述第四晶体管的所述第二载流电极和所述输出端子；以及

所述第五晶体管的所述栅电极被耦接至第二通行线路。

7.根据权利要求6所述的电路，其中所述第一晶体管、所述第二晶体管和所述第五晶体管是p沟道晶体管，以及所述第三晶体管和所述第四晶体管是n沟道晶体管。

8.根据权利要求3所述的电路，还包括含有第一载流电极、第二载流电极和栅电极的第四晶体管，其中：

所述第四晶体管的所述第一载流电极被耦接至所述电荷改变端子；

所述第四晶体管的所述第二载流电极被耦接至所述第二晶体管的所述第二电极；以及

所述第四晶体管的所述栅电极被耦接至选择线路。

9.根据权利要求8所述的电路，其中所述第二晶体管和所述第四晶体管是p沟道晶体管。

10.根据权利要求2所述的电路，其中所述第一晶体管和所述第三晶体管是n沟道晶体管或p沟道晶体管。

11.根据权利要求2所述的电路，其中：

所述第二晶体管的所述第一电极包括栅电极，以及所述第二晶体管的所述第二电极包括载流电极；以及

所述电路还包括含有载流电极和栅电极的第四晶体管，其中：

所述第四晶体管的所述载流电极和所述第二晶体管的所述载流电极被耦接至所述第一晶体管的所述栅电极；以及

所述第四晶体管的所述栅电极被耦接至选择线路。

12.根据权利要求11所述的电路，还包括：

含有载流电极和栅电极的第五晶体管；以及

含有载流电极和栅电极的第六晶体管，其中：

所述第一晶体管的所述载流电极和所述第三晶体管的所述载流电极被耦接至所述第五晶体管的所述栅电极和所述第六晶体管的所述栅电极；以及

所述第六晶体管的所述载流电极和所述第五晶体管的所述载流电极相互耦接。

13.根据权利要求2所述的电路，其中所述第一晶体管是p沟道晶体管，以及所述第三晶体管是n沟道晶体管。

14.一种包括非易失性存储单元的电子器件，其中所述非易失性存储单元包括：

第一有源区；

与所述第一有源区间隔开的第二有源区；

含有第一部分和第二部分的浮动栅电极，其中：

第一晶体管包括所述浮动栅电极的所述第一部分和所述第一有源区；

第二晶体管包括所述浮动栅电极的所述第二部分和所述第二有源区；以及

没有其他栅电极覆盖在所述浮动栅电极上；

与所述第一晶体管耦接的输出端子；以及

与所述第二晶体管耦接的电荷改变端子。

15.根据权利要求14所述的电子器件，还包括第三有源区，其中：

第三晶体管包括所述浮动栅电极的第三部分和所述第三有源区；以及

所述第一有源区和第三有源区中的每个都包括与所述输出端子耦接的载流电极。

16.根据权利要求15所述的电子器件，还包括：

与所述第二晶体管和所述电荷改变端子耦接的第四晶体管；以及

与所述第一晶体管和第三晶体管及所述输出端子耦接的第五晶体管。

17.根据权利要求16所述的电子器件，其中：

所述第一晶体管、第二晶体管和第五晶体管是p沟道晶体管，以及

所述第三晶体管和第四晶体管是n沟道晶体管。

18.一种形成包括非易失性存储单元的电子器件的方法，所述方法包括以下步骤：

形成场隔离区以限定第一有源区和第二有源区；

形成包括第一部分和第二部分的浮动栅电极，其中：

所述浮动栅电极的所述第一部分覆盖在所述第一有源区上；

所述浮动栅电极的所述第二部分覆盖在所述第二有源区上；以及

没有其他栅电极覆盖在所述浮动栅电极上；以及

将源/漏区形成于所述第一有源区和所述第二有源区之内，其中：

第一晶体管包括所述第一有源区内的第一对间隔开的源/漏区和所述浮动栅电极的所述第一部分；

第二晶体管包括所述第二有源区内的第二对间隔开的源/漏区和所述浮动栅电极的所述第二部分；以及

所述存储单元被配置成经由所述第二有源区而不是所述第一有源区来改变所述浮动栅电极的电荷。

19.根据权利要求18所述的方法，其中形成所述浮动栅电极的步骤包括：

将第一层形成于所述场隔离区、所述第一有源区及所述第二有源区之上，其中所述第一层包括半导体材料；以及

图形化所述第一层以形成所述浮动栅电极和其他栅电极，其中所述存储单元内的所有栅电极包括所述第一层。

20.根据权利要求19所述的方法，其中：

执行图形化所述第一层使得所述其他栅电极包括第一栅电极和第二栅电极；

所述第一栅电极是与所述第一晶体管耦接的通行晶体管的一部分；以及

所述第二栅电极是与所述第二晶体管耦接的选择晶体管的一部分。