KR20100082007A - 상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법 - Google Patents

상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR20100082007A
KR20100082007A KR1020107010225A KR20107010225A KR20100082007A KR 20100082007 A KR20100082007 A KR 20100082007A KR 1020107010225 A KR1020107010225 A KR 1020107010225A KR 20107010225 A KR20107010225 A KR 20107010225A KR 20100082007 A KR20100082007 A KR 20100082007A
Authority
KR
South Korea
Prior art keywords
phase change
change memory
layer
perovskite
material layer
Prior art date
Application number
KR1020107010225A
Other languages
English (en)
Other versions
KR101141008B1 (ko
Inventor
최영석
고지 쯔네까와
Original Assignee
캐논 아네르바 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 아네르바 가부시키가이샤 filed Critical 캐논 아네르바 가부시키가이샤
Publication of KR20100082007A publication Critical patent/KR20100082007A/ko
Application granted granted Critical
Publication of KR101141008B1 publication Critical patent/KR101141008B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/90—Bulk effect device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

상 변화 메모리 소자는 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층과, 페로브스카이트층 상에 형성되고, 페로브스카이트층을 개재하여 통전됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층을 갖는 것을 특징으로 한다.

Description

상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법{PHASE-CHANGE MEMORY ELEMENT, PHASE-CHANGE MEMORY CELL, VACUUM TREATMENT DEVICE, AND METHOD FOR MANUFACTURING PHASE-CHANGE MEMORY ELEMENT}
본 발명은, 상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리와 불휘발성 메모리의 2개의 분야로 분류되고, 모두 데이터 유지를 위해 계속된 전력 공급이 필요하게 된다. 불휘발성 메모리의 전형적인 예인 플래시 메모리에서는, 데이터 유지를 위해 전력을 필요로 하지 않는다. 이로 인해 플래시 메모리가 불휘발성 메모리의 주류로 되어 있다. 그러나, 플래시 메모리의 미세화에 수반하여, 보다 진보한 미세화, 속도, 신뢰성을 구비한 궁극의 불휘발성 메모리의 기술이 플래시 메모리를 대신하여 제언되어 있다.
차세대 기술의 하나인 상 변화 메모리 소자는, 전기 구동이고, 직접 오버 라이트, 빠른 스위칭, 저전력 소비의 메모리 소자이다. 상 변화 메모리 소자에서의 2개의 저항값 상태인 셋트와 리셋 사이의 빠른 스위칭은, 상 변화 기록 재료의 결정상과 아몰퍼스상 사이의 전기 특성의 큰 변화에 기인하고 있다. 상 변화 기록 재료의 예로서는, 칼코게나이드 재료층을 들 수 있고, 칼코게나이드 재료층은 상 변화에 의해 전압이 크게 변화한다. 이들 2개의 상의 저항 상태는 1012 기입 횟수에 있어서 102 이상의 저항 변화를 갖고 있고, 상 변화 메모리 소자의 기입 횟수의 내구성은 플래시 메모리의 105보다 크다. 또한, 저전력 소비, 저전압 구동, 로직 회로와의 양립에 의해, 상 변화 메모리 소자는 모바일 기술의 분야에 가장 적합한 것으로 되어 있다. 상 변화 메모리 소자의 칼코게나이드 재료층의 가장 일반적인 재료로서는, 예를 들어 Ge2Sb2Te5(이하,「GST」)를 들 수 있다. 전기적으로 재기입 가능한 상 변화 메모리 소자 기술의 기본적인 개념은, 예를 들어 특허문헌 3, 특허문헌 4에 개시되어 있다.
여기서, 상 변화 메모리 소자의 구조와 동작에 관하여, 도 5 내지 도 9를 사용하여 설명한다. 도 5, 도 6은 칼코게나이드 재료층이 각각 결정상, 아몰퍼스상에 있는 종래의 상 변화 메모리 소자의 구조를 나타내는 모식적인 단면도이다.
도 7은 상 변화 메모리 소자를 결정화, 아몰퍼스화시키는 경우의 전기 펄스의 시간과 온도의 관계를 도시하는 도면이다.
도 8은 결정 상태에 있는 칼코게나이드 재료층의 결정 구조를 도시하는 모식도이다. 상 변화 메모리 셀은 1개의 셀렉터(선택 트랜지스터)와 1개의 상 변화 메모리 소자(칼코게나이드 재료층을 포함함)를 갖는다. 도 5에 도시한 바와 같이, 칼코게나이드 재료층(707)은 상부 전극(708)과 플러그(705)에 의해 협지되어 있다. 플러그(705)는 하부 절연층(704)을 관통하고 있어, 칼코게나이드 재료층(707)과 선택 트랜지스터(703)를 전기적으로 접속한다. 상 변화 메모리 소자에의 데이터의 기입은 칼코게나이드 재료층(707)을 융점 이상의 온도로 가열하는 것에 의한 줄 열에 의해 실현된다.
그 후, 도 6에 도시한 바와 같이, 융해된 금속은 급속하게 냉각되고, 플러그(705)를 덮는 부분의 칼코게나이드 재료층(707)의 일부분(706)을 아몰퍼스 상태로 한다. 이것이 셋트로부터 리셋으로의 천이이다. 반대의 천이는 보다 낮은 온도에서, 보다 긴 시간의 전기 펄스에 의해 달성된다. 이 전기 펄스에 의한 줄 열은 칼코게나이드 재료층(707)을 그 융점보다 낮고, 또한 아몰퍼스-결정화의 천이에는 충분히 높은 온도로 수백 나노초 동안 가열한다. 도 7은, 전술한 셋트-리셋 천이를 시간과 온도의 관계에 의해 나타내는 도면이다. 또한, 결정상의 칼코게나이드 재료층(707)은 안정 상태의 육방정형 구조와 준안정 상태의 암염(NaCl)형 구조의 2개의 구조를 취하는 것이 알려져 있다.
도 8에 도시한 바와 같이, 최근, 칼코게나이드 재료층(707)은 아몰퍼스상으로 준안정 상태의 체심 입방(Body-Centered-Cubic) 구조와 거의 동일한 것이 보고되고 있다. 이는, 아몰퍼스상의 칼코게나이드 재료층(707)은 원자간 결합이 느슨한 것을 의미하고 있다. 따라서, 원자간 결합은 느슨하지만, 공유 결합은 깨져 있지도 않는, 원자가 격자 중의 위치로부터 결정적으로 이동도 하고 있지 않다. Te의 면심 입방(Face-Centerd-Cubic) 구조와 Sb의 둘레의 국부적인 구조는 일부 유지되어 있고, 결과적으로, 급속하고 또한 확실한 결정상으로의 회복으로 이어진다. 이와 같이, 셋트-리셋 천이에 있어서, 결정상의 칼코게나이드 재료층(707)은 준안정 상태의 급속한 결정화에 의한 준안정 상태의 암염 구조라 생각되고 있다.
상 변화 메모리 소자의 판독 동작은 이하와 같이 행해진다.
선택 트랜지스터(703)가 온(ON)되고, 소스(701b)-드레인(701a) 사이가 도통하고, 전류가 드레인(701a)으로부터 칼코게나이드 재료층(707)을 통과하여 흐른다. 이때의 전류의 크기는, 칼코게나이드 재료층의 결정상과 아몰퍼스상의 전기 저항값의 차이에 따라 다르다. 이 전기 저항값의 차이를 이용하여, 상 변화 메모리 소자에 보존된 값을 "0" 또는 "1"로서 판독할 수 있다. 이러한 구조의 상 변화 메모리 소자에는, 다음과 같은 문제점이 있어, 최근, 다양한 대책이 취해지고 있다.
우선, 하부 절연층(704)과 칼코게나이드 재료층(707) 사이의 접착성이 약한 것에 관한 것이다. 상술한 바와 같이 상 변화 메모리 소자는 결정상과 아몰퍼스상 사이의 천이에 있어서, 줄 열에 의한 열적인 응력이 가해지지만, 이때, 하부 절연층(704)과 칼코게나이드 재료층(707) 사이의 접착성의 약함이 심각한 문제로 되어 왔다. 이 문제를 해결하기 위해, 도 9에 도시한 바와 같이 칼코게나이드 재료층(707) 하에, 하부 절연층(704)과 칼코게나이드 재료층(707) 사이의 접착성을 강화, 촉진하기 위한 접착 촉진층(711)을 삽입하는 것이 제안되어 있다. 여기서 개시되어 있는 접착 촉진층(711)은 Ti가 풍부한 TiN이다(특허문헌 8).
그러나, 약 2.5×10-7Ωm라는 TiN가 매우 낮은 전기 저항률을 위해, 칼코게나이드 재료층(707)의 가열에 의한 아몰퍼스화가 촉진된다. 도 9에 도시한 바와 같이, 리셋 천이에 있어서 아몰퍼스화된 부분(906)은 접착 촉진층(711)에 면한 칼코게나이드 재료층(707)의 전체면에 확대되어 버린다. 도 6에 도시하는 종래의 구조와 같이, 칼코게나이드 재료층(707)의 일부분(706)을 아몰퍼스화하는 경우와 비교하여, 셋트-리셋 천이를 위해 큰 전력이 필요하게 된다.
이 소비 전력과 접착성의 문제를 해결하기 위해, TiOx, ZrOx, HfOx, TaOx, NbOx, CrOx, WOx, Alx로부터 선택된 접착 촉진층(711)이 제안되어 있다(특허문헌 1).
여기서, 비특허문헌 3에는, 상 변화 메모리 소자에 이용되는 접착 촉진층(711)으로서의 Ta2O5는 접착 촉진층으로서의 작용뿐만 아니라, 다음에 설명하는 플러그(705)를 통해 칼코게나이드 재료층(707)으로부터 잃게 되는 열에너지를 방지하기 위한 열확산 방지층으로서 작용하는 것이 개시되어 있다.
그러나, 여기서 개시된 기술은 와이드 갭 절연층을 투과시키는 터널 전류 방식을 채용하기 위해, 매우 얇은 절연층과 높은 전기 저항률을 제어해야만 하므로 제조 기술의 곤란함이라는 새로운 문제를 발생시키고 있다.
또한, 플러그(705)를 통해 칼코게나이드 재료층(707)으로부터의 열확산(열에너지 확산)에 관한 다른 문제도 발생한다. 플러그(705)에 사용되는 재료로서는, 예를 들어 텅스텐과 같은 낮은 전기 저항률을 가진 고융점 금속이 사용된다. 그러나, 낮은 전기 저항률을 가진 금속 본래의 성질인 높은 열전도율은 셋트-리셋 천이 중, 열확산을 일으킨다. 특히 아몰퍼스화 중(리셋 천이)에 플러그(705)를 통해 칼코게나이드 재료층(707)으로부터 잃게 되는 열에너지는 큰 전류를 필요로 한다. 이 문제를 해결하기 위해, TiOxNy, TiSixNy, TiAlxNy, TiOxNy, TaAlxNy, TaSixNy와 TaOxNy가 접착 촉진층(711)으로서 제안되어 있다(특허문헌 5). 그러나, 열전도율은 여전히 0.1W/cmK로 높고, 상 변화 메모리 소자의 칼코게나이드 재료층(707), 또는 하부 절연층(704)의 그것보다도 높다는 문제가 남아 있다.
특허문헌 1: 일본 특허 공개 제2006-352082호 공보 특허문헌 2: 일본 특허 공개 제2003-174144호 공보 특허문헌 3: 미국 특허 3271591 특허문헌 4: 미국 특허 3530441 특허문헌 5: 미국 특허 7023008 특허문헌 6: 미국 출원 공개 번호 2006/0113573 특허문헌 7: 미국 출원 공개 번호 2004/0195613 특허문헌 8: 미국 출원 공개 번호 2004/0026731
비특허문헌 1: Wakiya et al., Thin Solid Films, vol.410, pp114, 2002 비특허문헌 2: Yang et al., Applied Phisics Letters, vol.66, pp2643, 1995 비특허문헌 3: Technical Report of IEICESDM, vol.106, no.593, pp1-6
그러나, 칼코게나이드 재료층과 절연층의 접착성, 플러그로부터 칼코게나이드 재료층으로의 열확산에 기인하는 소비 전력, 전기 저항률에 관계되는 동작 속도, 매우 얇은 절연층의 제조 기술의 곤란함 등의 문제점은 여전히 남아 있어, 한층 더 개선이 요구되고 있다.
본 발명의 목적은, 칼코게나이드 재료층과 하부 절연층의 접착성을 촉진시키기 위해 사용되어 온 매우 얇은 절연층을 대신하는 것이며, 높은 전기 전도성과 높은 열절연성을 겸비한 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층(산화물층)을 갖는 상 변화 메모리 소자, 상 변화 메모리 소자를 갖는 상 변화 메모리 셀을 제공하는 것을 하나의 목적으로 한다.
혹은, 이 페로브스카이트층(산화물층)의 제조의 곤란함을 저감시키는, 상 변화 메모리 소자 또는 상 변화 메모리 셀을 제조하는 것이 가능한 진공 처리 장치, 상 변화 메모리 소자 등의 제조 방법의 제공을 하나의 목적으로 한다.
상기의 목적의 적어도 하나를 해결하는 본 발명에 관한 상 변화 메모리 소자는,
페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층과,
상기 페로브스카이트층의 적어도 한쪽의 면측에 위치하고, 상기 페로브스카이트층을 통해 통전됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층을 갖는 것을 특징으로 한다.
혹은, 본 발명에 관한 상 변화 메모리 셀은,
상기한 상 변화 메모리 소자와,
상기 상 변화 메모리 소자를 구성하는 상 변화 기록 재료층을 원하는 온도로 가열 가능한 제어 회로와,
상기 상 변화 메모리 소자를 구성하는 페로브스카이트층을 통해 상기 제어 회로와, 상기 상 변화 기록 재료층을 전기적으로 접속하는 전기 전도 부재를 갖는 것을 특징으로 한다.
혹은, 본 발명에 관한 진공 처리 장치는,
기판에 대해, 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층을 형성하기 위한 페로브스카이트층 형성 챔버와,
상기 페로브스카이트층 형성 챔버 내에서 형성된 상기 페로브스카이트층 상에 결정 상태 또는 아몰퍼스 상태로 상 변화하는 것이 가능한 상 변화 기록 재료층을 형성하는 상 변화 기록 재료층 형성 챔버를 갖는 것을 특징으로 한다.
혹은, 본 발명에 관한 상 변화 메모리 소자의 제조 방법은,
페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층을 성막하는 페로브스카이트층 성막 공정과,
상기 페로브스카이트층의 적어도 한쪽면측에 위치하고, 상기 페로브스카이트층을 통해 통전됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층을 성막하는 상 변화 기록 재료층 성막 공정을 갖는 것을 특징으로 한다.
본 발명에 따르면, 높은 전기 전도성과 높은 열절연성을 겸비한 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층(산화물층)을 갖는 상 변화 메모리 소자, 상 변화 메모리 소자를 갖는 상 변화 메모리 셀을 제공하는 것이 가능해진다.
혹은, 본 발명에 따르면, 페로브스카이트층(산화물층)의 제조의 곤란함을 저감시키는, 진공 처리 장치, 상 변화 메모리 소자 등의 제조 방법의 제공이 가능해진다.
첨부 도면은 명세서에 포함되고, 그 일부를 구성하며, 본 발명의 실시 형태를 나타내고, 그 기술과 함께 본 발명의 원리를 설명하기 위해 사용된다.
도 1은 본 발명의 제1 실시 형태에서, 하부 절연층과 칼코게나이드 재료층 사이에 산화물층이 삽입되어 있는 상 변화 메모리 셀의 구조를 도시하는 모식도이다.
도 2는 본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(LaNiO3)을 X선 회절법으로 해석한 결과를 나타내는 모식도이다.
도 3은 본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(LaNiO3)과 그 상에 형성된 칼코게나이드 재료층의 결정 구조의 관계를 나타내는 모식도이다.
도 4는 본 발명의 제2 실시 형태에서 플러그의 상부에 형성된 구멍의 내부를 산화물층으로 피복한 상 변화 메모리 셀의 구조를 도시하는 모식도이다.
도 5는 종래기술에 있어서, 하부 절연층 상에 칼코게나이드 재료층이 직접적으로 형성된 상 변화 메모리 셀의 구조의 셋트 상태에 있는 것을 도시하는 모식도이다.
도 6은 종래기술에 있어서, 하부 절연층 상에 칼코게나이드 재료층이 직접적으로 형성된 상 변화 메모리 셀의 구조의 리셋 상태에 있는 것을 도시하는 모식도이다.
도 7은 종래기술에 있어서, 칼코게나이드 재료층이 결정상과 아몰퍼스상으로 천이하는 경우의 전기 펄스의 시간과 온도의 관계를 나타내는 모식도이다.
도 8은 종래기술에 있어서, 칼코게나이드 재료의 GST의 결정 구조를 도시하는 모식도이다.
도 9는 종래기술인 하부 절연층 상에 칼코게나이드 재료층이 직접적으로 형성된 상 변화 메모리 셀의 구조의 리셋 상태에서, 칼코게나이드 재료층의 전방면에 걸쳐서 아몰퍼스화하고 있는 것을 도시하는 모식도이다.
도 10은 본 발명의 제3 실시 형태에 관한 상 변화 메모리 셀을 제조하기 위한 진공 처리 장치의 구조를 나타내는 모식적 평면도이다.
도 11은 본 발명의 제3 실시 형태에 관한 상 변화 메모리 소자의 제조 방법의 흐름을 설명하는 도면이다.
도 12는 상 변화 메모리 셀을 도시하는 회로도이다.
이하, 도면을 참조하여, 본 발명의 적합한 실시 형태를 예시적으로 상세하게 설명한다. 단, 이 실시 형태에 기재되어 있는 구성 요소는 어디까지나 예시이며, 본 발명의 기술적 범위는, 특허청구범위에 의해 확정되는 것이며, 이하의 개별 실시 형태에 의해 한정되는 것은 아니다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 상 변화 메모리 셀의 주요부 구조를 예시적으로 도시하는 도면이다. 도 12에 RAM을 구성하는 상 변화 메모리 셀의 회로도를 예시적으로 나타낸다. RAM은, 예를 들어 복수의 워드선과 복수의 비트선의 교점 위치에 상 변화 메모리 셀을 배치하여 구성된다. 도 12에 있어서는, 각 상 변화 메모리 셀은 상 변화 메모리 소자와 선택 트랜지스터(103)를 갖는다. 상 변화 메모리 셀의 형성시에, 공지 기술에 의해 드레인(101a), 소스(101b)를 가진 선택 트랜지스터(103)가 기판(100)의 표면에 형성된다. 여기서, 선택 트랜지스터(103)는, 상 변화 메모리 소자를 구성하는 칼코게나이드 재료층(107)(상 변화 기록 재료층)을 원하는 온도로 가열하는 것이 가능한 제어 수단으로서 기능한다. 여기서는, MOSFET를 사용하고 있지만, 바이폴러 트랜지스터이어도 된다. 또한, 도 1에서는, 기준 전극(101c)의 배선 등은 생략하여 도시하고 있다.
다음에, 하부 절연층(104)이 선택 트랜지스터(103)와 드레인(101a), 소스(101b)가 형성된 기판(100) 상에 형성된다. 다음에, 하부 절연층(104)을 관통하여 제1 구멍(111)을 형성하고, 이 제1 구멍(111) 내에 질화티타늄이나 텅스텐 등과 같은 높은 전기 전도성을 가진 재료를 플러그(105)로서 매립한다. 플러그(105)는 하부 절연층(104)을 관통하여, 선택 트랜지스터(103)와 칼코게나이드 재료층(107)을 전기적으로 접속하고 있다.
칼코게나이드 재료층(107)을 형성하는 칼코게나이드 재료로서는, 예를 들어 S, Se, Te 중 어느 하나 또는 이들과 Sb, Ge 중 1종 이상을 주성분으로서 포함하는 재료를 들 수 있고, 이들 중 Ge, Sb, Te를 주성분으로서 포함하는 재료가 적절하게 사용된다. 특히 Ge2Sb2Te5를 적절하게 사용할 수 있다.
다음에, 플러그(105) 및 하부 절연층(104) 상에 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층(106)(이하,「산화물층(106)」이라고도 함), 칼코게나이드 재료층(107), 상부 전극층(108), 실리콘 산화막 등으로 이루어지는 하드 마스크(109)를 이 순서로 형성한다.
여기서, 산화물층(106)은, 예를 들어 산화물 타겟 또는 산화물 타겟과 금속 타겟의 조합으로부터 스퍼터링법에 의해 형성하는 것이 가능하다. 상기 이외의 산화물층(106)의 형성 방법으로서는, 예를 들어 물리 기상 성장법, 화학 기상 성장법, 원자층 퇴적법, 금속 화합물을 퇴적 후, 산화 처리에 의해 형성하는 방법, 산소 분위기 중에 있어서의 금속 화합물의 반응성 스퍼터링법에 의해 형성하는 방법 등이 있다. 후술하는 진공 처리 장치, 진공 처리 장치를 사용한 상 변화 메모리 소자의 제조 방법에서는, 이들 방법 중, 어느 하나의 방법을 이용함으로써 산화물층(106)을 형성하는 것이 가능하다.
산화물층(106)의 두께로서는, 예를 들어 10㎚ 정도이며, 상기의 산화물층(106)의 형성 방법에 의해 충분히 제조 가능하다. 종래기술의 매우 얇은 절연층에 요구되고 있던 3㎚ 이하의 박막을 균일하게 형성하는 기술에 비교하면, 그 제조 기술의 곤란함은 현격하게 경감된다.
칼코게나이드 재료층(107)은 페로브스카이트층(106)[산화물층(106)] 상에 형성되고, 페로브스카이트층(106)[산화물층(106)]을 통해 가열 또는 냉각됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층으로서 기능한다.
다음에, 미세 가공 기술로서 공지 기술인 리소그래피 기술과 에칭 기술을 이용하여, 하드 마스크(109)를 마스크로 하여, 산화물층(106), 칼코게나이드 재료층(107), 상부 전극(108)을 소정의 형상으로 미세 가공한다.
마지막으로, 상부 절연층(110)이 상 변화 메모리 소자의 전기적 절연을 위해서 형성된다. 본 발명의 상 변화 메모리 소자로는, 산화물층(106)으로서, LaNiO3(이하, 단순히「LNO」라고도 함)가 사용되고, LaNiO3로 이루어지는 타겟으로부터 펄스 DC를 사용한 마그네트론 스퍼터링법에 의해 산화물층(106)이 형성된다. 이때의 압력은, 예를 들어 0.9mTorr, 온도는 300℃가 적합하다. 이 조건에서 형성된 산화물층(106)의 두께는 10㎚이다.
도 2는 본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(106)(LNO)을 X선 회절법(θ-2θ법)에 의해 측정한 결과를 나타내는 도면이다. 이것으로부터, 산화물층(106)(LNO)은 막면에 수직으로 양호한 (001)배향을 가진 페로브스카이트형 구조를 하고 있는 것을 알 수 있다. 즉, X선 회절법(θ-2θ법)에 있어서, 2θ=43°부근에 (200)회절 피크가 나타나면 (001)배향인 것을 간접적으로 알 수 있다. 또한, 보다 직접적인 확인 방법으로서는, 투과형 전자 현미경에 의해 단면상을 관찰하고, 그 격자 간격으로부터 (001)배향을 확인할 수 있다. 그때, 산화물층(106)(LNO)에 전자선을 조사하고, 그 회절 패턴을 해석함으로써, 보다 명확하게 (001)배향을 확인할 수 있다.
본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(106)(LNO)을, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectroscopy)에 의해 측정한 결과, 산화물층(106)(LNO)은 La:Ni:O=19:22:60의 원자 비율을 갖고 있고, 화학양론의 La:Ni:O=20:20:60에 가까운 값으로 되어 있는 것을 알 수 있었다. 원자 비율이 화학양론의 값에 가까운 경우, 그 물질의 전기 저항이 작아지는 것이, 일반적으로 알려져 있는 바와 같이, 산화물층(106)(LNO)의 전기 저항은 낮은 것을 알 수 있다.
산화물층(106)(LNO)을 4점 프로브 저항 측정법에 의해 측정한 전기 저항률과 열전도율을 표 1에 나타낸다. 또한, 표 1 중, TiN의 전기 저항률은 α-TiN에서 ~12×10-3, δ-TiN에서 ~5×10-3(Ωm)인 것을 나타낸다. 비교를 위해, 종래기술에서 얻어진 상 변화 메모리 소자에 사용되는 매우 얇은 절연층의 특성을 나타낸다(특허문헌 2, 특허문헌 6, 특허문헌 7, 비특허문헌 1, 비특허문헌 2). 이것으로부터, 본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(106)(LNO)은 전기 저항률이 5×10-6(Ωm) 이하로 작고, 또한 열전도율이 2.5×10-2(W/cmK) 이하로 작은 것을 알 수 있다.
Figure pct00001
이와 같이, 본 발명의 제1 실시 형태에 관한 상 변화 메모리 소자의 산화물층(106)(LNO)은 종래기술에 의해 얻어지는 절연층보다도 낮은 전기 저항률(높은 전기 전도성)과, 낮은 열전도율(높은 열절연성)을 겸비하고 있다.
산화물층(106)의 높은 열절연성은 칼코게나이드 재료층(107)으로부터 플러그로의 열확산을 방지하는 배리어로서의 중요한 역할을 하고, 소비 전력을 충분히 저감시키는 것을 가능하게 한다. 나아가, 산화물층(106)의 높은 전기 전도율은 상 변화 메모리 소자의 저항을 낮게 유지한 상태에서, 동작 속도를 유지한다. 즉, 동작 속도를 늦추는 일이 없다.
높은 전기 전도율을 가진 산화물층(106)은 칼코게나이드 재료층(107)과의 사이의 터널 효과에 의존하지 않기 때문에, 산화물층의 두께에는 제한이 없고, 종래기술의 매우 얇은 절연층보다도 두껍게 성막할 수 있으므로, 절연층을 매우 얇고 또한 균일하게 형성해야만 했던 제조 기술의 곤란함을 경감시키는 것이 가능해진다.
다음에, 도 3의 3a 내지 도 3의 3e를 사용하여 산화물층(106)(LNO) 상에 칼코게나이드 재료층(107)이 형성되었을 때의 산화물층(106)(LNO)과 칼코게나이드 재료층(107)의 관계에 대해 설명한다.
도 3의 3a는 산화물층(106)(LNO)이 페로브스카이트형 구조로 되어 있는 것을 도시하는 모식도이다. 여기서, La의 격자간 거리 a는 0.384㎚인 것이 알려져 있다.
도 3의 3b는 이후의 설명에 사용하기 위해, 편의상, 도 3의 3a에 도시하는 페로브스카이트형 구조의 산화물층(106)(LNO)으로부터 산소 원자(O)를 생략한 결정 구조를 도시하는 모식도이다.
도 3의 3c는 도 3의 3b에 도시하는 페로브스카이트형 구조의 산화물층(106)(LNO)의 결정이 복수 결합한 결과를 도시하는 모식도이다.
도 3의 3d는 도 3의 3c의 면(301, 302, 303, 304)에 둘러싸인 부분만을 도시하는 모식도이다. 여기서, La의 격자간 거리 b는 거리 a의 √2배인 0.543㎚인 것은 도 3의 3c로부터 명백하다. 또한, 도 3의 3d에 도시하는 산화물층(106)(LNO)의 모식도와 도 3의 3c에 도시하는 산화물층(106)(LNO)의 모식도는 45°회전시킨 관계로 되어 있는 것도 명백하다.
도 3의 3e는 도 3의 3d에 도시하는 산화물층(106)(LNO) 상에 칼코게나이드 재료층(107)이 형성된 구조를 도시하는 모식도이다. 여기서, 칼코게나이드 재료층(107)의 Te의 격자간 거리 c는 0.59㎚인 것이 알려져 있다. Te의 격자간 거리 c는, 도 3의 3e에 도시하는 산화물층(106)(LNO)의 La의 격자간 거리 b인 0.543㎚에 가까운 값으로 되어 있으므로, 산화물층(106)(LNO) 상에는 칼코게나이드 재료층(107)이 성장하기 쉽고, 강한 접착성을 얻을 수 있는 것을 알 수 있다.
이상으로부터, 칼코게나이드 재료층(107)(GST)의 결정 배향은 (001)[100]으로 되어 있고, 산화물층(106)(LNO)의 결정 배향 (001)[110]을 템플릿으로서 45°회전한 상태에서 결정화하는 것을 알 수 있다. 이와 같이 도 3에 도시되는 페로브스카이트형 구조를 가진 산화물층(106)(LNO)은 암염형 구조를 가진 칼코게나이드 재료층(107)에 있어서 양호한 템플릿이 된다.
칼코게나이드 재료층(107)의 결정 배향은 산화물층(106)의 결정 배향을 템플릿으로서 사용하여 결정화되고, 산화물층(106) 상에 형성된다. 이에 의해, 산화물층(106)을 통해 칼코게나이드 재료층(107)과, 하부 절연층(104)과의 접속성(접촉성)이 촉진된다. 또한, 산화물층(106)을 통해 칼코게나이드 재료층(107)과, 플러그(105)와의 접속성(접촉성)이 촉진된다.
이상 설명한 바와 같이 본 실시 형태에 따르면, 높은 전기 전도성과 높은 열절연성을 겸비한 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층(산화물층)을 갖는 상 변화 메모리 소자, 상 변화 메모리 소자를 갖는 상 변화 메모리 셀을 제공하는 것이 가능해진다.
(제2 실시 형태)
도 4는 본 발명의 제2 실시 형태에 관한 상 변화 메모리 소자의 구조를 도시하는 모식도이다. 제1 실시 형태와 같은 구성의 것에 대해서는, 동일한 부호를 부여하고, 상세한 설명은 생략한다. 제2 실시 형태에서는, 제1 실시 형태와 비교하여 산화물층(106)의 구조가 다르기 때문에, 이 점에 관하여 설명한다. 제2 실시 형태에 있어서, 산화물층(106)은 플러그(105)의 상부에서, 중간 절연층(112)에 형성된 제2 구멍(113)의 벽부(114)와 저부(115)를 피복하는 구조로 되어 있다. 칼코게나이드 재료층(107)은 산화물층(106)으로 덮인 제2 구멍(113)을 채우기 위해 형성되고, 상부 전극층(108)이 칼코게나이드 재료층(107)의 상에 형성된다. 제2 실시 형태에 있어서의 상 변화 메모리 소자에 있어서는, 칼코게나이드 재료층(107)이 결정상과 아몰퍼스상을 천이할 때에 필요한 전력은 제2 구멍(113)의 크기에 의해 결정된다.
또한, 도 4에 도시하는 구조 외에, 도시하지 않지만, 산화물층(106)을 드레인(101a)에 직접 접속하는 구성이어도 된다.
이상 설명한 바와 같이 본 실시 형태에 따르면, 높은 전기 전도성과 높은 열절연성을 겸비한 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층(산화물층)을 갖는 상 변화 메모리 소자, 상 변화 메모리 소자를 갖는 상 변화 메모리 셀을 제공하는 것이 가능해진다.
(제3 실시 형태)
다음에, 본 발명의 제3 실시 형태로서, 제1 실시 형태 및 제2 실시 형태에서 설명한 상 변화 메모리 소자를 제조하는 진공 처리 장치 및, 상 변화 메모리 소자의 제조 방법을 도 10 및 도 11의 참조에 의해 설명한다.
도 10은 진공 처리 장치의 구성을 나타내는 모식적으로 도시하는 평면도이다. 도 10에 도시하는 진공 처리 장치는 복수의 챔버의 접속에 의해 구성되는 멀티 챔버 타입의 장치이다. 2개의 로드 로크 챔버(1008, 1009)에 있어서, 기판(100)이 반입, 반출된다. 전처리 챔버(1001)에 있어서, 기판(100)의 표면을 청정하게 하기 위한 전처리가 이루어진다. 하드 마스크 형성 챔버(1002)에 있어서, 하드 마스크가 형성된다. 상부 전극 형성 챔버(1003)에 있어서, 상부 전극이 형성된다. 칼코게나이드 재료층 형성 챔버(1004)에 있어서, 칼코게나이드 재료층이 형성된다. 산화물층 형성 챔버(1005)에 있어서, 산화물층이 형성된다. 디가스 챔버(1006)에 있어서, 기판의 탈가스를 행하기 위한 처리가 실시된다.
전처리 챔버(1001), 하드 마스크 형성 챔버(1002), 상부 전극 형성 챔버(1003), 칼코게나이드 재료층 형성 챔버(1004), 산화물층 형성 챔버(1005) 및 디가스 챔버(1006)를 총칭하여 처리 챔버(1001 내지 1006)라 한다.
또한, 진공 처리 장치는 기판(100)에 대해 소정의 처리를 행하기 위한 처리 챔버(1001 내지 1006)와, 로드 로크 챔버(1007, 1008)를 접속하기 위한 코어 챔버(1009)를 갖는다. 코어 챔버(1009)와 로드 로크 챔버(1007, 1008) 사이, 및 코어 챔버(1009)와 처리 챔버(1001 내지 1006) 사이에는, 각각의 챔버를 격리하고, 또한 필요에 따라서 개폐 가능한 게이트 밸브(도시하지 않음)가 설치되어 있다.
또한, 로드 로크 챔버(1007, 1008)를 2개 설치한 이유는, 기판의 반입, 반출을 행할 때, 2개의 챔버를 교대로 구분지어 사용함으로써, 기판의 반입과 반출을 병렬로 행하는 것을 가능하게 하여, 생산성을 높이기 때문이다.
전처리 챔버(1001)에는, 기판을 적재하는 기판 적재대, 진공 배기 수단, 가스 도입 수단, 전력 공급 수단 등이 부설되어 있지만, 그들의 구성은 생략되어 있다. 하드 마스크 형성 챔버(1002)로부터 산화물층 형성 챔버(1005)까지의 처리 챔버에는, 기판을 적재하는 기판 적재대, 기판 적재대에 대향한 위치에 설치되는 타겟 적재대, 타겟 적재대에 설치되는 타겟, 진공 배기 수단, 가스 도입 수단, 전력 공급 수단 등이 부설되어 있지만, 그들의 구성은 생략되어 있다. 디가스 챔버(1006)에는, 기판을 적재하는 기판 적재대, 진공 배기 수단, 가스 도입 수단, 기판 가열 수단 등이 부설되어 있지만, 그것들의 구성은 생략되어 있다. 코어 챔버(1009)에는, 진공 배기 수단, 기판의 반송을 행하는 기판 반송 수단 등이 부설되어 있지만, 그들의 구성도 생략되어 있다.
다음에, 상 변화 메모리 소자의 제조 방법의 흐름을 설명한다. 도 11은 상 변화 메모리 소자의 제조 방법의 흐름을 설명하는 도면이다. 본 처리는, 도 10에 도시한 진공 처리 장치를 사용하여 실행하는 것이 가능하다. 또한, 진공 처리 장치에 반입되는 기판(100)에는, 전공정에서 기판 표면에 선택 트랜지스터(103), 하부 절연층(104), 플러그(105)가 형성되어 있는 것으로 한다.
우선, 스텝 S1101에 있어서, 기판(100)은 대기측에 설치된 기판 반송 수단(도시하지 않음)에 의해 로드 로크 챔버(1008) 내에 반입된다.
다음에, 스텝 S1102에 있어서, 로드 로크 챔버(1008)의 진공 배기 수단은 소정의 진공도까지 로드 로크 챔버(1008)의 내부를 진공 배기한다.
다음에, 스텝 S1103에 있어서, 코어 챔버(1009)의 기판 반송 수단은 로드 로크 챔버(1008)로부터 디가스 챔버(1006) 내에 기판을 반입하고, 기판을 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 디가스 챔버(1006) 내를 진공 배기한다. 그리고, 기판 가열 수단은 기판을 소정의 온도까지 가열하고, 탈가스 처리를 행한다.
다음에, 스텝 S1104에 있어서, 코어 챔버(1009)의 기판 반송 수단은 디가스 챔버(1006)로부터 전처리 챔버(1001) 내에 기판을 반입하고, 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 전처리 챔버(1001) 내를 진공 배기한 후, 주지의 에칭 기술의 실행에 의해 기판의 표면에 에칭 처리가 실시되어, 청정하게 된다.
다음에, 스텝 S1105에 있어서, 코어 챔버(1009)의 기판 반송 수단은 전처리 챔버(1001)로부터 산화물층 형성 챔버(1005)[페로브스카이트층 형성 챔버(1005)] 내에 기판을 반입하고, 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 산화물층 형성 챔버(1005) 내를 진공 배기한다.
다음에, 스텝 S1106에 있어서, 가스 도입 수단은 소정의 가스를 소정의 유량으로 제어하여, 산화물층 형성 챔버(1005)[페로브스카이트층 형성 챔버(1005)] 내에 도입한다. 이때, 전력 공급 수단은 타겟에 전력을 공급하여, 산화물층 형성 챔버(1005)[페로브스카이트층 형성 챔버(1005)]에 플라즈마 방전을 발생시킨다. 타겟으로부터 스퍼터링된 스퍼터링 입자가 기판의 표면에 도달함으로써 산화물층이 형성된다.
다음에, 스텝 S1107에 있어서, 코어 챔버(1009)의 기판 반송 수단은 산화물층 형성 챔버(1005)[페로브스카이트층 형성 챔버(1005)]로부터 칼코게나이드 재료층 형성 챔버(1004) 내에 기판을 반입하고, 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 칼코게나이드 재료층 형성 챔버(1004) 내를 진공 배기한다.
다음에, 스텝 S1108에 있어서, 가스 도입 수단은 소정의 가스를 소정의 유량으로 제어하여, 칼코게나이드 재료층 형성 챔버(1004)[상 변화 기록 재료층 형성 챔버(1004)] 내에 도입한다. 이때, 전력 공급 수단은, 타겟에 전력을 공급하고, 칼코게나이드 재료층 형성 챔버(1004)[상 변화 기록 재료층 형성 챔버(1004)] 내에 플라즈마 방전을 발생시킨다. 타겟으로부터 스퍼터링된 스퍼터링 입자가 기판의 표면에 도달함으로써 산화물층 상에 칼코게나이드 재료층(상 변화 기록 재료층)이 형성된다.
다음에, 스텝 S1109에 있어서, 기판 반송 수단은 칼코게나이드 재료층 형성 챔버(1004)[상 변화 기록 재료층 형성 챔버(1004)] 내로부터 상부 전극 형성 챔버(1003) 내에 기판을 반입하고, 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 상부 전극 형성 챔버(1003) 내를 진공 배기한다.
다음에, 스텝 S1110에 있어서, 가스 도입 수단은 소정의 가스를 소정의 유량으로 제어하여, 상부 전극 형성 챔버(1003) 내에 도입한다. 이때, 전력 공급 수단은 타겟에 전력을 공급하고, 상부 전극 형성 챔버(1003) 내에 플라즈마 방전을 발생시킨다. 타겟으로부터 스퍼터링된 스퍼터링 입자가 기판의 표면에 도달함으로써 칼코게나이드 재료층 상에 상부 전극층이 형성된다.
다음에, 스텝 S1111에 있어서, 코어 챔버(1009)의 기판 반송 수단은 상부 전극 형성 챔버(1003) 내로부터 하드 마스크 형성 챔버(1002) 내에 기판을 반입하고, 기판 적재대에 적재한다. 그 후, 진공 배기 수단은 하드 마스크 형성 챔버(1002) 내를 진공 배기한다.
다음에, 스텝 S1112에 있어서, 가스 도입 수단은 소정의 가스를 소정의 유량으로 제어하여, 하드 마스크 형성 챔버(1002) 내에 도입한다. 이때, 전력 공급 수단은 타겟에 전력을 공급하고, 하드 마스크 형성 챔버(1002) 내에 플라즈마 방전을 발생시킨다. 타겟으로부터 스퍼터링된 스퍼터링 입자가 기판의 표면에 도달함으로써 상부 전극층 상에 하드 마스크가 형성된다.
마지막으로, 스텝 S1113에 있어서, 상술한 소정의 처리가 실시된 기판은 코어 챔버(1009)의 기판 반송 수단에 의해 하드 마스크 형성 챔버(1002)로부터 반출되어, 로드 로크 챔버(1007)에 반입된다. 그리고, 대기측에 설치된 기판 반송 수단에 의해, 로드 로크 챔버(1007) 내로부터 반출되어, 다음 공정으로 보내진다.
스텝 S1101 내지 스텝 S1113의 처리에 의해 기판(100) 상에 상 변화 메모리 소자를 갖는 상 변화 메모리 셀이 형성된다.
이상 설명한 바와 같이 본 실시 형태에 따르면, 페로브스카이트층(산화물층)의 제조의 곤란함을 저감시키는 진공 처리 장치, 상 변화 메모리 소자 등의 제조 방법의 제공이 가능하게 된다.
이상, 본 발명의 바람직한 실시 형태를 첨부 도면의 참조에 의해 설명하였지만, 본 발명은 이러한 실시 형태에 한정되는 것은 아니며, 특허청구범위의 기재로부터 파악되는 기술적 범위에 있어서 다양한 형태로 변경 가능하다.
본 발명은 상기 실시 형태에 제한되는 것은 아니며, 본 발명의 사상 및 범위로부터 이탈하지 않고, 다양한 변경 및 변형이 가능하다. 따라서, 본 발명의 범위를 밝히기 위해, 이하의 청구항을 첨부한다.

Claims (13)

  1. 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층과,
    상기 페로브스카이트층의 적어도 한쪽의 면측에 위치하고, 상기 페로브스카이트층을 통해 통전됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층을 갖는 것을 특징으로 하는 상 변화 메모리 소자.
  2. 제1항에 있어서, 상기 상 변화 기록 재료층은 칼코게나이드 재료를 포함하는 것을 특징으로 하는 상 변화 메모리 소자.
  3. 제1항에 있어서, 상기 페로브스카이트층은 SrLaTiO3, CaYTiO3, CaNdTiO3, LaNiO3, SrCaLaRuO3, NdNiO3, LaBaSnO3, LaTiO3, CaRuO3, CaMoO3, SrRuO3, BaMoO3, CaCrO3, SrMoO3, SrCrO3 중 어느 1종을 포함하는 것을 특징으로 하는 상 변화 메모리 소자.
  4. 제1항에 있어서, 상기 상 변화 기록 재료층은 상기 페로브스카이트층의 결정 배향을 템플릿으로 하여, 상기 페로브스카이트층 상에 결정화되는 것을 특징으로 하는 상 변화 메모리 소자.
  5. 제1항에 있어서, 상기 페로브스카이트층은 산화물 타겟으로부터 고주파 또는 펄스 전원의 마그네트론 스퍼터링법에 의해 형성되는 것을 특징으로 하는 상 변화 메모리 소자.
  6. 제1항에 있어서, 상기 페로브스카이트층은 산화물 타겟과 금속 타겟의 조합에 의한 스퍼터링법에 의해 형성되는 것을 특징으로 하는 상 변화 메모리 소자.
  7. 제1항에 있어서, 상기 페로브스카이트층은 물리 기상 성장법, 화학 기상 성장법 또는 원자층 퇴적법에 의해 형성되는 것을 특징으로 하는 상 변화 메모리 소자.
  8. 제1항에 있어서, 상기 페로브스카이트층은 금속 화합물의 퇴적 후의 산화 처리에 의해 형성되는 것을 특징으로 하는 상 변화 메모리 소자.
  9. 제1항에 있어서, 상기 페로브스카이트층은 산소 분위기 중에 있어서의 금속 화합물의 반응성 스퍼터링법에 의해 형성되는 것을 특징으로 하는 상 변화 메모리 소자.
  10. 제1항에 있어서, 상기 페로브스카이트층의 전기 저항률은 5×10-6(Ωm) 이하이고, 열전도율은 2.5×10-2(W/cmK) 이하인 것을 특징으로 하는 상 변화 메모리 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 상 변화 메모리 소자와,
    상기 상 변화 메모리 소자를 구성하는 상 변화 기록 재료층을 원하는 온도로 가열 가능한 제어 회로와,
    상기 상 변화 메모리 소자를 구성하는 페로브스카이트층을 통해 상기 제어 회로와, 상기 상 변화 기록 재료층을 전기적으로 접속하는 전기 전도 부재를 갖는 것을 특징으로 하는 상 변화 메모리 셀.
  12. 기판에 대해, 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층을 형성하기 위한 페로브스카이트층 형성 챔버와,
    상기 페로브스카이트층 형성 챔버 내에서 형성된 상기 페로브스카이트층 상에 결정 상태 또는 아몰퍼스 상태로 상 변화하는 것이 가능한 상 변화 기록 재료층을 형성하는 상 변화 기록 재료층 형성 챔버를 갖는 것을 특징으로 하는 진공 처리 장치.
  13. 페로브스카이트형 구조를 갖는 재료에 의해 형성되는 페로브스카이트층을 성막하는 페로브스카이트층 성막 공정과,
    상기 페로브스카이트층의 적어도 한쪽면측에 위치하고, 상기 페로브스카이트층을 통해 통전됨으로써 결정 상태 또는 아몰퍼스 상태로 상 변화하는 상 변화 기록 재료층을 성막하는 상 변화 기록 재료층 성막 공정을 갖는 것을 특징으로 하는 상 변화 메모리 소자의 제조 방법.
KR1020107010225A 2008-06-18 2008-06-18 상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법 KR101141008B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/061152 WO2009153870A1 (ja) 2008-06-18 2008-06-18 相変化メモリ素子、相変化メモリセル、真空処理装置及び相変化メモリ素子の製造方法

Publications (2)

Publication Number Publication Date
KR20100082007A true KR20100082007A (ko) 2010-07-15
KR101141008B1 KR101141008B1 (ko) 2012-05-02

Family

ID=41433800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107010225A KR101141008B1 (ko) 2008-06-18 2008-06-18 상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법

Country Status (5)

Country Link
US (1) US8143611B2 (ko)
JP (1) JP4532605B2 (ko)
KR (1) KR101141008B1 (ko)
CN (1) CN101911296B (ko)
WO (1) WO2009153870A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011105183A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
US9014287B2 (en) * 2010-08-24 2015-04-21 Qualcomm Incorporated Open loop MIMO mode for LTE-A uplink
US8932901B2 (en) * 2011-10-31 2015-01-13 Macronix International Co., Ltd. Stressed phase change materials
KR20160092699A (ko) * 2015-01-28 2016-08-05 에스케이하이닉스 주식회사 저항변화 메모리 장치의 제조 방법
US9583702B2 (en) 2015-03-20 2017-02-28 Samsung Electronics Co., Ltd. Graphene-inserted phase change memory device and method of fabricating the same
US11624109B2 (en) * 2017-12-22 2023-04-11 Lg Chem, Ltd. Method for manufacturing transparent conductive film
WO2023210673A1 (ja) * 2022-04-28 2023-11-02 国立大学法人東北大学 結晶体、相変化メモリ、結晶体の製造方法及び相変化メモリの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
AUPQ455999A0 (en) 1999-12-09 2000-01-06 Silverbrook Research Pty Ltd Memjet four color modular print head packaging
KR20030002863A (ko) 2001-06-30 2003-01-09 주식회사 하이닉스반도체 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법
EP1318552A1 (en) 2001-12-05 2003-06-11 STMicroelectronics S.r.l. Small area contact region, high efficiency phase change memory cell and fabrication method thereof
US7087919B2 (en) 2002-02-20 2006-08-08 Micron Technology, Inc. Layered resistance variable memory device and method of fabrication
US7151273B2 (en) 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US7129531B2 (en) 2002-08-08 2006-10-31 Ovonyx, Inc. Programmable resistance memory element with titanium rich adhesion layer
KR101029339B1 (ko) 2004-05-14 2011-04-13 르네사스 일렉트로닉스 가부시키가이샤 반도체 기억장치
US7023008B1 (en) 2004-09-30 2006-04-04 Infineon Technologies Ag Resistive memory element
KR100651656B1 (ko) 2004-11-29 2006-12-01 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
KR100688532B1 (ko) * 2005-02-14 2007-03-02 삼성전자주식회사 텔루르 전구체, 이를 이용하여 제조된 Ｔｅ-함유 칼코게나이드(ｃｈａｌｃｏｇｅｎｉｄｅ) 박막, 상기 박막의 제조방법 및 상변화 메모리 소자
JP2006352082A (ja) 2005-05-19 2006-12-28 Renesas Technology Corp 半導体記憶装置及びその製造方法
CN1744324A (zh) * 2005-08-11 2006-03-08 上海交通大学 降低相变存储器编程电流的单元结构
US8174800B2 (en) 2007-05-07 2012-05-08 Canon Anelva Corporation Magnetoresistive element, method of manufacturing the same, and magnetic multilayered film manufacturing apparatus
JP4593601B2 (ja) 2007-08-03 2010-12-08 キヤノンアネルバ株式会社 汚染物質除去方法、半導体製造方法、及び薄膜形成加工装置
US7893420B2 (en) * 2007-09-20 2011-02-22 Taiwan Seminconductor Manufacturing Company, Ltd. Phase change memory with various grain sizes

Also Published As

Publication number Publication date
US20100328997A1 (en) 2010-12-30
KR101141008B1 (ko) 2012-05-02
JPWO2009153870A1 (ja) 2011-11-24
US8143611B2 (en) 2012-03-27
JP4532605B2 (ja) 2010-08-25
CN101911296A (zh) 2010-12-08
CN101911296B (zh) 2012-08-22
WO2009153870A1 (ja) 2009-12-23

Similar Documents

Publication Publication Date Title
KR101141008B1 (ko) 상 변화 메모리 소자, 상 변화 메모리 셀, 진공 처리 장치 및 상 변화 메모리 소자의 제조 방법
TWI457926B (zh) 具有增強記憶體單元之隔離之記憶體裝置，包括該記憶體裝置之系統及形成該記憶體裝置之方法
TWI646709B (zh) 相變化記憶體元件及其應用
US8530321B2 (en) Variable resistance element and manufacturing method thereof
TWI326925B (en) Method for making a self-converged memory material element for memory cell
KR101620396B1 (ko) 상변화 메모리 소자들에서 전극들의 제조 방법들
JP2008060091A (ja) 抵抗変化素子
US7897957B2 (en) Non-volatile resistance switching memory
WO2011043448A1 (ja) 半導体装置及びその製造方法
US20060027451A1 (en) Methods for sputtering a target material by intermittently applying a voltage thereto and related apparatus, and methods of fabricating a phase-changeable memory device employing the same
TW200829509A (en) Chalcogenide compound target, method of forming the chalcogenide compound target and method for manufacturing a phase-change memory device
TWI520393B (zh) 基於氮化物的憶阻器
JP4913268B2 (ja) 不揮発性記憶装置及びその製造方法
US7473612B2 (en) Method for fabricating a variable-resistance element including heating a RMCoO3 perovskite structure in an oxygen atmosphere
JPWO2009157479A1 (ja) スイッチング素子およびスイッチング素子の製造方法
KR20110116295A (ko) 비휘발성 저항 스위칭 메모리 제조 방법 및 비휘발성 저항 스위칭 메모리 소자
KR20170107453A (ko) 음의 저항 온도 계수 재료를 갖는 저항 메모리 어레이
EP2109142A1 (en) Method for forming chalcogenide film and method for manufacturing recording element
JP2023127739A (ja) スパッタリングターゲット、カルコゲナイド膜の成膜方法及びメモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 6