JP2007324600A - メモリデバイス、特にトランジスタを有する相変化ランダムアクセスメモリデバイス、およびメモリデバイスの形成方法 - Google Patents

メモリデバイス、特にトランジスタを有する相変化ランダムアクセスメモリデバイス、およびメモリデバイスの形成方法 Download PDF

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Abstract

【課題】相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）などの、トランジスタを備えた抵抗スイッチングメモリデバイス及びそのメモリデバイスの形成方法を提供する。
【解決手段】ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタ４を少なくとも１つ備えたメモリデバイスが提供される。上記ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタ４は、上記メモリデバイスのスイッチング活性材料５と直接接触していることが好ましい。別の形態によると、メモリデバイスは、垂直配置されたナノワイヤまたはナノチューブまたはナノファイバーを有したナノワイヤまたはナノチューブまたはナノファイバートランジスタ４を少なくとも１つ備えている。
【選択図】図１ａ

Description

発明の詳細な説明
〔本発明の背景〕
本発明は、メモリデバイスに関する。本発明は特に、相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）などの、トランジスタを備えた抵抗スイッチングメモリデバイス（resistively switching memory device）に関する。本発明はさらに、メモリデバイスの形成方法に関する。
従来のメモリデバイス、特に従来の半導体メモリデバイスでは、いわゆる機能メモリデバイス（例えばＰＬＡおよびＰＡＬ等）と、いわゆるテーブルメモリデバイス（例えば、具体的にはＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリ等のＲＯＭ（Read Only Memory）デバイス）と、ＲＡＭ（Random Access Memory）デバイス（具体的には、例えばＤＲＡＭおよびＳＲＡＭ）とが区別されている。
ＲＡＭデバイスは、所定のアドレス下にデータを記憶させ、そしてこのアドレス下からデータを読み出すためのメモリである。ＳＲＡＭ（Static Random Access Memory; スタティックランダムアクセスメモリ）の場合では、個々のメモリセルは少数（例えば６つ）のトランジスタからなる。また、いわゆるＤＲＡＭ（Dynamic Random Access Memory）の場合では、一つのトランジスタと、それに対応して制御される容量素子からなる。
さらに最近では、いわゆる「抵抗」または「抵抗スイッチング」メモリデバイスもまた知られている。これらは例えば、いわゆる相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）、伝導性ブリッジングランダムアクセスメモリ（「ＣＢＲＡＭ」）等である。
「抵抗」または「抵抗スイッチング」メモリデバイスでは、例えば２つの適切な電極間に配置された「活性」または「スイッチング活性」材料が、適切なスイッチング処理によって、程度の差はあるが伝導状態にされる（例えば、より伝導性の高い状態は、記憶された論理「１」に対応し、より伝導性の低い状態は、記憶された論理「０」に対応する、あるいはこの逆である）。
相変化ランダムアクセスメモリ（ＰＣＲＡＭ）では、例えば、「スイッチング活性」材料として、適切なカルコゲナイドまたはカルコゲナイド複合材料（例えば、Ｇｅ−Ｓｂ−Ｔｅ（「ＧＳＴ」）またはＡｇ−Ｉｎ−Ｓｂ−Ｔｅ複合材料等）を用いることができる。このカルコゲナイド複合材料は、適切なスイッチング処理によって、アモルファス（つまり、比較的弱い伝導性）または結晶（つまり、比較的強い伝導状態）に置かれるように適合される（例えば、比較的強い伝導状態は、記憶された論理「１」に対応し、比較的弱い伝導状態は、記憶された論理「０」に対応する、あるいはこの逆である）。相変化メモリセルは、例えば、非特許文献１から非特許文献７などによって知られている。
上述した伝導性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）では、データの記憶は、「スイッチング活性」材料内において金属を豊富に含有した多くの沈殿物（precipitates）の統計的ブリッジング（statistical bridging）に基づいたスイッチング作用によって行われる。「スイッチング活性」材料と接触している２つの各電極に、書き込みパルス（正パルス）を印加すると、上記沈殿物は、互いに次第に接触するまで密度が増加し、「スイッチング活性」材料内に伝導性ブリッジが形成される。これによって、各ＣＢＲＡＭメモリセルが高い伝導状態になる。この処理は、各電極に負パルスを印加することによって逆転され、ＣＢＲＡＭメモリセルが低伝導状態に切り替えられる。このようなメモリ素子は、例えば、非特許文献８から非特許文献１０などに開示されている。
上述したＰＣＲＡＭと同様に、ＣＢＲＡＭメモリセルにおいても、「スイッチング活性」材料として、適切なカルコゲナイドまたはカルコゲナイド化合物（例えば、ＧｅＳｅ、ＧｅＳ、ＡｇＳｅ、ＣｕＳ等）を用いることができる。
ＰＣＲＡＭでは、対応するＰＣＲＡＭメモリセルを用いて、上述したアモルファス（すなわち、スイッチング活性材料の比較的弱い伝導状態）から、上述した結晶（すなわち、スイッチング活性材料の比較的強い伝導状態）への変化を達成するために、電極に適切かつ比較的高い加熱電流パルスを印加する必要がある。この加熱電流パルスによって、上記スイッチング活性材料が、結晶化温度を超えて加熱されて、結晶化される（「書き込み処理」）。
反対に、スイッチング活性材料の荷電状態は、例えば、ここでもまた適切な（比較的高い）加熱電流パルスを用いることによって、結晶（すなわち、比較的強い伝導状態）からアモルファス（すなわち、比較的弱い伝導状態）へ変化させることができる。加熱電流パルスを用いることによって、スイッチング活性材料は、融点を超えて加熱された後、急速冷却によってアモルファス状態へと「冷却（quench）」される（消去処理）。
一般的には、上記消去または書き込み加熱電流パルスは、各ソース線ならびにビット線、および各メモリセルと結びついた各ＦＥＴまたはバイポーラアクセストランジスタを介して供給され、各ワード線を介して制御される。
上述したように、比較的高い消去または書き込み加熱電流パルスが必要とされる場合があるため、比較的大型（幅広）のアクセストランジスタが必要となり、結果としてメモリデバイスが大型になる。これらおよびこれら以外の理由により、本発明が必要とされる。
〔非特許文献１〕G. Wicker,"Nonvolatile, High Density, High Performance Phase Change Memory," SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999
〔非特許文献２〕Y. N. Hwang et al.,"Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors," IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003
〔非特許文献３〕S. Lai et al.,"OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications," IEDM 2001
〔非特許文献４〕Y. Ha et al.,"An edge contact type cell for phase change RAM featuring very low power consumption," VLSI 2003
〔非特許文献５〕H. Horii et al.,"A novel cell technology using N-doped GeSbTe films for phase change RAM," VLSI 2003
〔非特許文献６〕Y. Hwang et al.,"Full integration and reliability evaluation of phase change RAM based on 0.24μm-CMOS technologies," VLSI 2003
〔非特許文献７〕S. Ahn et al.,"Highly Manufacturable High Density Phase Change Memory of 64Mb and beyond," IEDM 2004
〔非特許文献８〕Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767 (1975)
〔非特許文献９〕T. Kawaguchi et al.,"Optical, electrical and structural properties of amorphous Ag-Ge-S and Ag-Ge-Se films and comparison of photoinduced and thermally induced phenomena of both systems," J. Appl. Phys. 79 (12), 9096, 1996
〔非特許文献１０〕M. Kawasaki et al.,"Ionic conductivity of Agx(GeSe3)1-x (0<x0.571) glasses," Solid State Ionics 123, 259, 1999
〔本発明の概要〕
本発明の一形態によると、少なくとも１つのナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタ（つまり、ナノワイヤアクセストランジスタ、ナノチューブアクセストランジスタおよびナノファイバーアクセストランジスタの少なくとも１つ）を備えたメモリデバイスが提供される。このナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタは、上記メモリデバイスのスイッチング活性材料と直接接触していることが好ましい。別の形態によると、メモリデバイスは、少なくとも１つのナノワイヤまたはナノチューブまたはナノファイバートランジスタを備えている。トランジスタは、垂直配置されたナノワイヤまたはナノチューブまたはナノファイバーを有する。上記メモリデバイスは、例えば相変化ランダムアクセスメモリ、または伝導性ブリッジングランダムアクセスメモリなどの、抵抗スイッチングメモリデバイスであると有利である。
〔図面の簡単な説明〕
本発明をよりよく理解するために、図面が添付されている。これらの図面は本明細書に組み込まれ、その一部を構成する。これらの図面は、本発明の実施形態を示し、説明と共に本発明の原理を説明するものである。本発明の別の実施形態、および本発明の意図する利点は、以下の詳細な説明を参照することによって、よりよく且つ容易に理解されるであろう。
図１ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図１ｂは、図１ａに示されているメモリデバイスの上面図である。
図２ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図２ｂは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図２ｃは、図２ｂに示されているメモリデバイスの上面図である。
図３ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図３ｂは、図３ａに示されているメモリデバイスの上面図である。
図３ｃは、図３ａに示されているメモリデバイスの周辺領域の概略断面図である。
図４ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図４ｂは、図４ａに示されているメモリデバイスの上面図である。
図４ｃは、図４ａに示されているメモリデバイスの周辺領域の概略断面図である。
図５ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図５ｂは、図５ａに示されているメモリデバイスの上面図である。
図５ｃは、図５ａに示されているメモリデバイスの周辺領域の概略断面図である。
図６は、本発明の一実施形態に従って部分的に形成されたメモリデバイスの周辺領域の概略断面図である。
図７ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図７ｂは、図７ａに示されているメモリデバイスの上面図である。
図７ｃは、図７ａに示されているメモリデバイスの周辺領域の概略断面図である。
図８ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図８ｂは、図８ａに示されているメモリデバイスの上面図である。
図８ｃは、図８ａに示されているメモリデバイスの周辺領域の概略断面図である。
図９ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図９ｂは、図９ａに示されているメモリデバイスの上面図である。
図９ｃは、図９ａに示されているメモリデバイスの周辺領域の概略断面図である。
図１０ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図１０ｂは、図１０ａに示されているメモリデバイスの上面図である。
図１０ｃは、図１０ａに示されているメモリデバイスの周辺領域の概略断面図である。
図１０ｄは、図１０ａに示されているメモリデバイスのメモリアレイ領域の概略断面図である。
図１１ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図１１ｂは、図１１ａに示されているメモリデバイスの上面図である。
図１２ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。
図１２ｂは、図１２ａに示されているメモリデバイスの上面図である。
図１２ｃは、図１２ａに示されているメモリデバイスのメモリアレイ領域の概略断面図である。
〔本発明の詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１ａは、本発明の一実施形態に従って部分的に形成されたメモリデバイス１のメモリアレイ領域の概略断面図である。
メモリデバイス１は、いわゆる「抵抗」または「抵抗スイッチング」メモリデバイス、特に相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスであることが好ましい。
従来の「抵抗スイッチング」メモリデバイスとしての「抵抗スイッチング」メモリデバイス１は、適切なスイッチング処理によって、程度の差はあるが伝導状態にされる「活性」または「スイッチング活性」材料２を含んでいる（例えば、より伝導性の高い状態は、記憶された論理「１」に対応し、より伝導性の低い状態は、記憶された論理「０」に対応し、またこの逆も同様である）。
「スイッチング活性」材料２としては、例えば、適切なカルコゲナイドまたはカルコゲナイド複合材料を用いることができる（ここでは、例えばＧｅ−Ｓｂ−Ｔｅ（「ＧＳＴ」）複合材料、（または、例えばＡｇ−Ｉｎ−Ｓｂ−Ｔｅ複合材料等））。このカルコゲナイド複合材料は、アモルファス（すなわち、比較的弱い伝導性）または結晶質（すなわち、比較的強い伝導状態）状態で形成される。
図１に示されているように、また、以下に詳述するように、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイス内以外の「スイッチング活性」材料２は、２つの各電極間に配置されているのではなく、電極３とナノワイヤトランジスタ４との間に配置されている。
上述したアモルファス（すなわち、スイッチング活性材料２の比較的弱い伝導状態）から、上述した結晶質（すなわち、スイッチング活性材料２の比較的強い伝導状態）へ変化させるためには、スイッチング活性材料２に適切な加熱電流パルス（heating current pulse）が印加される。この加熱電流パルスによって、上記スイッチング活性材料２が、結晶化温度を超えて加熱されて、結晶化される（「書き込み処理」）。
反対に、スイッチング活性材料２の状態は、例えば、ここでもまた適切な（比較的高い）加熱電流パルスを用いることによって、結晶（すなわち、比較的強い伝導状態）からアモルファス（すなわち、比較的弱い伝導状態）へ変化させることができる。この加熱電流パルスによって、スイッチング活性材料２が融点を超えて加熱された後、急速冷却によってアモルファス状態へと「冷却」される（「消去処理」）。
以下に詳述するように、また図１ａに示されているように、上記消去または書き込み加熱電流パルスは、各ソース線５を介して、およびスイッチング活性材料２と直接接触している上記ナノワイヤトランジスタ４（特に、トランジスタ４のｎ−ｐ−ｎドープされた各領域４ａ）を介して、供給される。
各消去または書き込み加熱電流は、スイッチング活性材料２から、（スイッチング活性材料２と直接接触している）上記電極３、および電極３と接触している各ビット線（図示せず）を通じて流れる。
以下に詳述するように、トランジスタ４のｎ−ｐ−ｎドープされた上記領域４ａは、各トランジスタゲート領域４ｂによって囲まれており、さらにワード線としても機能する。
ナノワイヤトランジスタ４は、垂直方向に形成される。ナノワイヤトランジスタ４は、「アクセストランジスタ」として機能し、またｎ−ｐ−ｎドープされた領域４ａとスイッチング活性材料２とが直接接触しているために、電極としてもさらに機能する。
図１ｂに示されているように、ｎ−ｐ−ｎドープされた各領域４ａと、各スイッチング活性材料２とが接触している領域は比較的小さい。このため、スイッチング活性材料２内における電流密度が比較的高くなる。
各トランジスタ４が、伝導状態（この場合は、消去または書き込み加熱電流パルスが、各ソース線５から、ｎ−ｐ−ｎドープされた各トランジスタ領域４ａを通って、関連するスイッチング活性材料２へ流れる）にあるのか、あるいは非伝導状態（消去または書き込み加熱電流パルスが、各ソース線５から、ｎ−ｐ−ｎドープされた各トランジスタ領域４ａを通って、関連するスイッチング活性材料２へ流れないように阻止される）にあるのかは、上記ワード線／トランジスタゲート領域４ｂの状態によって判別される。
図１ｂ（および図２ｃ）に示されているように、上記ソース線５（および、電極３と接触している上記ビット線）は、メモリデバイス１内において方向Ａに伸びている。この方向Ａは、ワード線４ｂがメモリデバイス１内に伸びている方向Ｂと垂直な方向である。
従って、各スイッチング活性材料２は、書き込み／消去のために、関連する各ワード線４ｂを活性化させることによって、また各ソース線５に消去または書き込み加熱電流パルスを印加することによって選択される。
図１ａを再び参照すると、ソース線５は、各ＳＴＩ（Shallow Trench Isolation; トレンチ分離）領域６によって互いに分離されている。
上記電極３としては、例えばＴｉＮ、あるいは例えばＷ、Ｔｉ、Ｔａ、あるいは例えばＣｕ、Ａｇ、Ａｕ、Ｚｎ等、あるいは例えばＷＮ、ＴａＮ、ＮｂＮ、ＺｒＮ、ＨｆＮ、あるいは例えばＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ等、あるいはその他任意の適切な材料を用いることができる。
スイッチング活性材料２と電極３とからなる対（associated pairs）は、例えばＳｉＯ２などの適切な分離材料（図示せず）によって、隣接するスイッチング活性材料２と電極３との対から分離される。
以下では、図１ａおよび図１ｂに示されているメモリデバイス１を形成するプロセスの一例について、より詳しく説明する。
まず、図２ａに示されているように、また従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように、シリコン基板７内に上記ＳＴＩ領域６が形成される。ＳＴＩ領域６は両方とも、メモリデバイス１の周辺領域（図示せず）内、メモリデバイス１のメモリアレイ領域内（図２ａ参照）に形成される。
図２ｃに示されているように、ＳＴＩ領域６は、ソース線５と平行な方向Ａに伸びている（上記ソース線５はＳＴＩ領域６の後に形成される。以下の説明を参照）。
ＳＴＩ領域６が形成された後、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように、メモリデバイス１の周辺領域内において、ワード線４ｂ、および／またはソース線５（より厳密には、各トランジスタ８の構成部材）を制御するための各トランジスタ８が形成される。
続いて、図２ｂに示されているように、また従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように、メモリデバイス１のメモリアレイ領域内において、サリサイドプロセスを用いてソース線５が形成される。（また、メモリデバイス１の周辺領域内において、例えば、対応するソース／ドレインおよびゲートが形成される。
これらは例えば、周辺トランジスタ８のソース／ドレイン５ａおよびゲート５ｂである）。上記サリサイドプロセス中において、自己整合サリサイドが行われる。これによって、例えばコバルト（あるいは、例えばニッケル、チタン等）と、基板７内に形成されたシリコンとの反応が起こり、例えばソース線５（およびソース／ドレイン５ａ、およびゲート５ｂ）が形成される。その後、必要に応じて、上記サリサイドプロセスが施される領域の一部（例えば、コンタクトが形成されない部分）が、レジストによって覆われる。
次の工程では、図３ａおよび３ｃに示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように）、メモリデバイス１のメモリアレイ領域と周辺領域との両領域において、対応する分離層が堆積される。例えば、まずＳｉＮ層９が形成され、次にＳｉＯ２層１０が堆積されて、例えばソース線５およびＳＴＩ領域６が覆われる。これによって、例えばＩＬＤ（inter level dielectric; 層間絶縁膜）堆積され形成される。これらのＳｉＮ層９および／またはＳｉＯ２層１０を堆積した後、それぞれの研磨が行われる。ＳｉＯ２層１０は、例えば高さが２００ｎｍ〜６００ｎｍ（例えば３００ｎｍ〜５００ｎｍ）であり、ＳｉＮ層９は、例えば高さが５ｎｍ〜５０ｎｍ（例えば１０ｎｍ〜３０ｎｍ）である。
ＳｉＮ層９およびＳｉＯ２層１０を堆積した後の工程では、図４ａおよび図４ｃに示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように）、メモリデバイス１のメモリアレイ領域と周辺領域との両領域上に、対応するエッチストップ層１１および別の分離層１２が堆積される。例えば、まずエッチストップ層１１として第１のＳｉＣ層１１が堆積される（これは、例えばＳｉＯ２層１０を覆う）。そして次に、別の分離層１２としてＳｉＯ２層１２が堆積される（これは、例えばＳｉＣ層１１を覆う）。ＳｉＣ層１１は、例えば高さが５ｎｍ〜５０ｎｍ（例えば１０ｎｍ〜３０ｎｍ）であり、ＳｉＯ２層１２は、例えば高さが１００ｎｍ〜４００ｎｍ（例えば１５０ｎｍ〜２５０ｎｍ）である。
ＳｉＣ層１１およびＳｉＯ２層１２を堆積した後の工程では、図５ｃに示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように）、メモリデバイス１の周辺領域内に、コンタクトホール１３が形成される（しかしメモリアレイ領域内には形成されない：図５ａおよび図５ｂを参照）。このとき、例えば４工程からなるエッチング（例えば、ＳｉＯ２／ＳｉＣ／ＳｉＯ２／ＳｉＮエッチング処理）によって、コンタクトリソグラフィおよびエッチング処理を用いることが好ましい。図５ｃに示されているように、コンタクトホール１３は、周辺トランジスタ８のソース／ドレイン５ａが露出するように、層９、１０、１１、１２を全て貫いている。
次の工程では、図６に示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合のように）、メモリデバイス１の周辺領域内において、コンタクトホール１３内に下地層１４（例えばＴｉ／ＴｉＮ）が堆積される。この下地層１４は、下方向では、周辺トランジスタ８のソース／ドレイン５ａと接触しており、側方向では、層９、１０、１１、１２と接触している。次に、図６に示されているように、コンタクトホール１３にそれぞれ充填材１５（例えばタングステン）が充填される。その後、例えば、ＣＭＰ（chemical mechanical polishing; 化学的機械的研磨）処理などの研磨処理が行われる。
上記研磨処理を行った後の工程では、図７ａおよび図７ｃに示されているように、メモリデバイス１のメモリアレイ領域上（ここでは、例えば図５ａに示されている層１２上）、およびメモリデバイス１の周辺領域上（ここでは、層１２および充填材１５上）に、別のＳｉＯ２層１２ａが堆積される。これにより、ＳｉＯ２層１２が高くなる。例えば、ＳｉＯ２層１２ｂの（全体の）長さは、例えば２００ｎｍ〜５００ｎｍ、例えば２５０ｎｍ〜３５０ｎｍである（例として図７ａ参照）。
ＳｉＯ２層１２ａおよびＳｉＯ２層１２ｂを堆積した後の工程において、図８ａ、図８ｂ、および図８ｃに示されているように、メモリデバイス１の周辺領域内（図８ｃ参照）、およびメモリアレイ領域内（図８ａおよび図８ｂ参照）において、領域２０がそれぞれエッチングされる。このとき、「金属１」（＝第１の金属層）リソグラフィおよびエッチング処理を用いることが好ましい。これにより、図８ｃに示されているように、メモリデバイス１の周辺領域内において、充填材１５が露出するように、充填材１５上（従って、周辺トランジスタ８のソース／ドレイン５ａ上）において、ＳｉＯ２層１２ａを貫いて各トレンチが形成される。さらに、図８ａおよび図８ｂに示されているように、メモリデバイス１のメモリアレイ領域内において、ワード線／トランジスタゲート領域４ｂが後に形成される（例として図１ａ参照）領域２０内に、エッチストップ層１１（ここでは、例えばＳｉＣ層１１）が露出するように、ＳｉＯ２層１２ｂがエッチングされる。
図８ｂから分かるように、メモリアレイ領域内にエッチングされた領域２０は、後に形成されるワード線／トランジスタゲート領域４ｂと同様に、メモリアレイ領域全体を貫いて、方向Ｂに伸びている。すなわち、ソース線５がメモリデバイス１全体に伸びている方向Ａに対して垂直に伸びている。メモリアレイ領域内にエッチングされた、隣り合う領域２０同士は、後に隣り合って形成されるワード線／トランジスタゲート領域４ｂと同様に、互いに平行して伸びている。
メモリアレイ領域内にエッチングされた領域２０は、後に形成されるワード線／トランジスタゲート領域４ｂと同様に、例えば約３Ｆの幅を有していてよい（Ｆは最小構造寸法であり、例えば４０ｍ〜８０ｎｍ、例えば５０ｎｍ〜７０ｎｍ、例えば６５ｎｍである）。上記メモリアレイ領域内にエッチングされた、２つの隣り合う領域２０間の距離は、後に形成される２つの隣り合うワード線／トランジスタゲート領域４ｂ間の距離と同様に、例えば約１Ｆであってよい。
図８ａおよび図８ｂから分かるように、上記金属１リソグラフィおよびエッチング処理を実施する際には、ソース線５の真上にある領域２１、より具体的にはトランジスタ４（より具体的には、ｎ−ｐ−ｎドープされるトランジスタ領域４ａ：図１ａ参照）が後に形成される領域２１は、立った状態のまま残される。領域２１は、例えば断面がほぼ長方形または正方形であってよく、幅および長さは、例えば約１Ｆであってよい。さらに、隣り合う領域２１間の距離もまた、例えば約１Ｆであってよい。
上記金属１リソグラフィおよびエッチング処理を行った後の工程では、図９ａ、図９ｂ、および図９ｃに示されているように、メモリデバイス１の周辺領域内（図９ｃ参照）、およびメモリアレイ領域内（図９ａおよび図９ｂ参照）において、エッチングされた領域２０（図８ａ、図８ｂ、および図８ｃ参照）が充填される。このためには、まずＴａＮ／Ｔａバリア３１が、エッチングされた領域２０（例えば、メモリデバイス１の周辺領域内では充填材１５の表面上、および層１２ａの側壁（図９ｃ参照）、そしてメモリアレイ領域内では層１１の表面上、および層１２ｂ／領域２１の側壁（図９ａ参照））に堆積される。次に、例えばスパッタリング処理を用いて、ＴａＮ／Ｔａバリア３１の表面上に、Ｃｕシードが堆積される。次に、例えばＣｕめっき処理を行うことによって、金属３０（例えばＣｕ）が電気化学的に堆積される。これによって、エッチングされた領域２０が、金属３０（ここではＣｕ）によって完全に充填される。最後に、研磨処理（例えばＣＭＰ（化学的機械的研磨））処理が行われる。要約すると、金属３０を含むワード線／ゲート領域４ｂを形成するために、図７ａ〜図９ｃにおいて上述したように、「ダマシン」プロセスが行われる。
次の工程では、図１０ａ、１０ｂ、１０ｃ、および１０ｄに示されているように、リソグラフィおよびエッチング処理が行われる。このためには、第１の工程において、メモリデバイス１の周辺領域（図１０ｃ参照）、およびメモリデバイス１のメモリアレイ領域（図１０ａおよび図１０ｂ参照）が、レジスト４０によって覆われる。次に、部分的にはメモリアレイ領域であるが（下記参照）周辺領域内にはないレジスト４０が、照射（例えば露光）および現像されて、照射（露光）された領域４１内のレジスト４０が除去される。図１０ｂに示されているように、メモリアレイ領域内に残留した（除去されていない）レジスト４０は、ストライプ形状をしている。このストライプ形状は、メモリアレイ領域全体において、方向Ｂ（ワード線／トランジスタゲート領域４ｂと平行、かつメモリデバイス１全体においてソース線５が伸びている方向Ａに垂直）に伸びている。図１０ｂに示されているように、メモリアレイ領域内において残留しているレジスト４０のストライプの幅は、例えば約２Ｆであってよい。さらに、図１０ｂおよび図１０ｄに示されているように、照射されたレジスト４０が除去された領域４１の縦中央軸の中心が、領域２１の縦中央軸上に配置される。（すなわち、ｎ−ｐ−ｎドープされたトランジスタ領域４ａ（図１ａ参照）が後に形成される領域２１の、縦中央軸上に置かれる）。上記領域２１は、図８ａおよび図８ｂに示されているように、金属１リソグラフィおよびエッチング処理を行う際において、立った状態のまま残されている。これについては、図８ａおよび図８ｂに関連して前述した通りである。
次に、図１０ａ、図１０ｂ、および図１０ｄに示されているように、メモリデバイス１のメモリアレイ領域内に、コンタクトホール５０が形成される（しかし周辺領域内には形成されない：図１０ｃ参照）。このとき、図５ｃに関連して説明した、４工程からなるエッチング（例えばＳｉＯ２／ＳｉＣ／ＳｉＯ２／ＳｉＮエッチング処理）を用いて、周辺領域内にコンタクトホール１３を形成するプロセスと同様の方法を用いることが好ましい。図１０ａ、図１０ｂ、および図１０ｄに示されているように、コンタクトホール５０は、層９、１０、１１、１２ｂを全て貫いている（より具体的には、領域２１が立った状態のまま残されている）が、金属３０は貫いていない。これは、ソース線５が部分的に露出するようにエッチングを行う際に、上記銅金属およびＴａＮ／Ｔａバリア３１によって、金属３０のエッチングが防がれるからである。従って、上記第１の金属層（ここでは、トランジスタゲート領域／ワード線４ｂ）に対して自己整合するようにエッチングが行われる。
上記４工程からなるエッチングを行った後、メモリデバイス１のメモリアレイ領域と周辺領域との両領域内において、（残留していた）レジスト４０が除去される。
次に、図１１ａおよび図１１ｂに示されているように、コンタクトホール５０内に、上記（ナノワイヤ）ｎ−ｐ−ｎドープされたトランジスタ領域４ａが形成される。このためには、第１の工程において、例えば無電解めっき（electroless deposition）処理を用いて、露出した部分のソース線５の表面に触媒５１が堆積される。この触媒５１は、例えばシリサイド形成金属（silicide forming metal）（例えばＴｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｃｕ、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｍｎ、Ｍｏ、Ｎｉ、Ｒｈ、Ｔａ、Ｗ、Ｚｒ等）を主に含有していてよい。次に、ソース線５の（開いて露出した）部分の表面に堆積された触媒５１の領域が、凝固によって縮小するように加熱される。これにより、以下の説明から明らかとなるように、後に形成されるｎ−ｐ−ｎドープされたトランジスタ領域４ａと、（後に形成される）スイッチング活性材料２との接触領域がさらに縮小され、スイッチング活性材料２内の電流密度が増加する。
次に、触媒５１を用いて、コンタクトホール５０内に、ナノワイヤ／ナノチューブ／ナノファイバー（例えば、Cui, Y.; Duan, X.; Hu, J.; Lieber, C.M.: J. Phys. Chem. B 2000, 103, 5213に記載されているようなＳｉナノワイヤ、あるいはカーボンナノワイヤ／ナノチューブ／ナノファイバー等、その他任意の適切なナノワイヤ／ナノチューブ／ナノファイバー）が成長される。そして最終的に、ｎ−ｐ−ｎドープされたトランジスタ領域４ａが形成される。図１１ａから分かるように、ナノワイヤ／ナノチューブ／ナノファイバーが成長している間、その上部において、触媒５１（図１１ｂには示されていない）が留まっている。図１１ａにさらに示されているように、ナノワイヤ／ナノチューブ／ナノファイバーと、層９、１０、１１／バリア３１との間に隙間が開いている。さらに、図１１ｂに示されているように、上記ナノワイヤ／ナノチューブ／ナノファイバーの断面は、ほぼ輪状であってよい。ナノワイヤ／ナノチューブ／ナノファイバーの直径は比較的小さく、例えば１Ｆ未満、例えば０．１Ｆ〜１Ｆ、例えば０．２Ｆ〜０．５Ｆ等であってよい。
図１１ａによると、上記ナノワイヤ／ナノチューブ／ナノファイバーの底部は、ｎドープ（あるいはｐドープ）されていてよく、上記ナノワイヤ／ナノチューブ／ナノファイバーの中央部は、ｐドープ（あるいはｎドープ）されていてよく、そして上記ナノワイヤ／ナノチューブ／ナノファイバーの最上部は、ここでもまたｎドープ（あるいはｐドープ）されていてよい。上記ナノワイヤ／ナノチューブ／ナノファイバーのドーピングは、例えば上記ナノワイヤ／ナノチューブ／ナノファイバーの成長中において、大気中にガスを添加することによって行うことができる。例えば、上記ナノワイヤ／ナノチューブ／ナノファイバーの底部の成長中に、大気中に例えばＰＨ３を添加することによって、上記ナノワイヤ／ナノチューブ／ナノファイバー底部のｐドーピングを行ってよい。さらに、上記ナノワイヤ／ナノチューブ／ナノファイバーの中央部の成長中に、大気中にＢ２Ｈ６を添加して、上記ナノワイヤ／ナノチューブ／ナノファイバー中央部のｐドーピングを行ってよい。最後に、上記ナノワイヤ／ナノチューブ／ナノファイバーの最上部の成長中に、大気中に例えばＰＨ３を添加することによって、上記ナノワイヤ／ナノチューブ／ナノファイバー最上部のｎドーピングを行ってよい。
上記ナノワイヤ／ナノチューブ／ナノファイバーを形成した後、図１２ａ、図１２ｂ、および図１２ｃに示されているように、トランジスタ４のゲート酸化物が形成される。このトランジスタ４のゲート酸化物の形成は、例えば、（ｉ）上記ナノワイヤ／ナノチューブ／ナノファイバーと層９、１０、１１、／バリア３１との隙間内、および（ｉｉ）金属３０（ここではＣｕ）／バリア３１（例えば図１２ａ、図１２ｂ、および図１２ｃに示されているＳｉＯ２層６０参照）上に、ＳｉＯ２をコンフォーマルに堆積することによって行われる。これについては（特に上記工程（ｉ）に対しては）、例えば熱ＳｉＯ２堆積処理を用いてよく、および／または（特に上記工程（ｉｉ）に対しては）、例えばＣＶＤ（chemical vapor deposition; 化学気相堆積）またはＡＬＤ(atomic layer deposition; 原子層堆積）処理等を用いてよい。次に、例えばＣＭＰ（化学的機械的研磨）処理などの研磨処理が行われる。これにより、上記ナノワイヤ／ナノチューブ／ナノファイバー上の触媒５１が除去される。
次に、図１ａおよび図１ｂに示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合と同様に）、例えばＧｅ−Ｓｂ−Ｔｅ（「ＧＳＴ」）複合材料２などの「スイッチング活性」材料２が、（ここでは上記ナノワイヤ／ナノチューブ／ナノファイバーの最上面、およびＳｉＯ２層６０の最上面、すなわちメモリアレイ領域全体に）堆積される。「スイッチング活性」材料２を堆積するためには、例えばＰＶＤ（physical vapor deposition; 物理的気相堆積）処理、あるいは、例えばＣＶＤ（化学気相堆積）処理を用いることができる。
次に、図１ａおよび図１ｂに示されているように（また、従来の相変化ランダムアクセスメモリ（「ＰＣＲＡＭ」）デバイスの場合と同様に）、「スイッチング活性」材料２上、すなわちメモリアレイ領域全体に、電極３が堆積される。次に、電極３と「スイッチング活性」材料２との双方が、図１ｂに示されているように、ほぼ長方形または正方形の断面となるように、そして例えば、幅および長さが例えば約１Ｆとなるように、対応するリソグラフィおよびエッチング処理が行われる。
図１ａに示されているように、「スイッチング活性」材料２（および電極３）の縦軸は、上記ナノワイヤ／ナノチューブ／ナノファイバー（すなわちｎ−ｐ−ｎドープされたトレンチ領域４ａ）の縦軸上に中心が置かれている。「スイッチング活性」材料２の下面は、上記ナノワイヤ／ナノチューブ／ナノファイバーの上面（および、上記ナノワイヤ／ナノチューブ／ナノファイバーを囲んでいる部分のＳｉＯ２層６０の上面）と接触している。
次に、例えばＳｉＯ２などの分離材料（図示せず）が堆積される。この分離材料は、スイッチング活性材料２と電極３とからなる対を、その付近にあるスイッチング活性材料２と電極３との対から分離する。次に、（上記分離材料の上面および電極３を研磨するために、）例えばＣＭＰ（化学的機械的研磨）処理などの研磨処理が行われる。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図１ａに示されているメモリデバイスの上面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図２ｂに示されているメモリデバイスの上面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図３ａに示されているメモリデバイスの上面図である。 図３ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図４ａに示されているメモリデバイスの上面図である。 図４ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図５ａに示されているメモリデバイスの上面図である。 図５ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図７ａに示されているメモリデバイスの上面図である。 図７ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図８ａに示されているメモリデバイスの上面図である。 図８ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図９ａに示されているメモリデバイスの上面図である。 図９ａに示されているメモリデバイスの周辺領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図１０ａに示されているメモリデバイスの上面図である。 図１０ａに示されているメモリデバイスの周辺領域の概略断面図である。 図１０ａに示されているメモリデバイスのメモリアレイ領域の概略断面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図１１ａに示されているメモリデバイスの上面図である。 本発明の一実施形態に従って部分的に形成されたメモリデバイスのメモリアレイ領域の概略断面図である。 図１２ａに示されているメモリデバイスの上面図である。 図１２ａに示されているメモリデバイスのメモリアレイ領域の概略断面図である。

Claims (26)

  1. ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタを少なくとも１つ備えた、メモリデバイス。
  2. 上記メモリデバイスは、抵抗スイッチングメモリデバイスである、請求項１に記載のメモリデバイス。
  3. 上記抵抗スイッチングメモリデバイスは、相変化ランダムアクセスメモリである、請求項２に記載のメモリデバイス。
  4. 上記抵抗スイッチングメモリデバイスは、伝導性ブリッジングランダムアクセスメモリである、請求項２に記載のメモリデバイス。
  5. 上記ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタは、上記抵抗スイッチングメモリデバイスのスイッチング活性材料に直接接触している、請求項２に記載のメモリデバイス。
  6. 上記ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタと、上記抵抗スイッチングメモリデバイスの上記スイッチング活性材料との接触領域は、幅および／または長さおよび／または直径が１Ｆ未満である、請求項５に記載のメモリデバイス。
  7. 上記ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタと、上記抵抗スイッチングメモリデバイスの上記スイッチング活性材料との接触領域は、幅および／または長さおよび／または直径が、０．１Ｆ〜１Ｆである、請求項５に記載のメモリデバイス。
  8. 上記ナノワイヤまたはナノチューブまたはナノファイバーアクセストランジスタと、上記抵抗スイッチングメモリデバイスの上記スイッチング活性材料との接触領域は、幅および／または長さおよび／または直径が、０．２Ｆ〜０．５Ｆである、請求項５に記載のメモリデバイス。
  9. 上記スイッチング活性材料は、カルコゲナイドまたはカルコゲナイド複合材料を含有している、請求項５に記載のメモリデバイス。
  10. 上記スイッチング活性材料は、ＧＳＴ複合材料を含有している、請求項９に記載のメモリデバイス。
  11. ナノワイヤまたはナノチューブまたはナノファイバートランジスタを少なくとも１つ備え、該ナノワイヤまたはナノチューブまたはナノファイバーは垂直配置されている、メモリデバイス。
  12. 上記メモリデバイスは、抵抗スイッチングメモリデバイスである、請求項１１に記載のメモリデバイス。
  13. 上記抵抗スイッチングメモリデバイスは、相変化ランダムアクセスメモリである、請求項１２に記載のメモリデバイス。
  14. 上記抵抗スイッチングメモリデバイスは、伝導性ブリッジングランダムアクセスメモリである、請求項１２に記載のメモリデバイス。
  15. 上記垂直配置されたナノワイヤまたはナノチューブまたはナノファイバーの一方の端は、上記抵抗スイッチングメモリデバイスのスイッチング活性材料に直接接触している、請求項１２に記載のメモリデバイス。
  16. 上記垂直配置されたナノワイヤまたはナノチューブまたはナノファイバーの他方の端は、電流線に直接接触している、請求項１５に記載のメモリデバイス。
  17. 上記トランジスタは、トランジスタゲート領域をさらに有している、請求項１１に記載のメモリデバイス。
  18. 上記トランジスタゲート領域は、ワード線の一部である、請求項１７に記載のメモリデバイス。
  19. スイッチング活性材料に直接接触したナノワイヤまたはナノチューブまたはナノファイバーと、
    ナノワイヤまたはナノチューブまたはナノファイバートランジスタの状態を変化させる手段とを備えた、抵抗スイッチングメモリデバイス。
  20. ナノワイヤまたはナノチューブまたはナノファイバーを形成する工程と、
    上記ナノワイヤまたはナノチューブまたはナノファイバーに直接接触したスイッチング活性材料を形成する工程とを含んだ、メモリデバイスの形成方法。
  21. 上記ナノワイヤまたはナノチューブまたはナノファイバーは、ナノワイヤまたはナノチューブまたはナノファイバートランジスタの一部である、請求項２０に記載の方法。
  22. 上記ナノワイヤまたはナノチューブまたはナノファイバートランジスタは、トランジスタゲート領域をさらに備えており、上記ナノワイヤまたはナノチューブまたはナノファイバーは、上記トランジスタゲート領域に対して自己整合して形成される、請求項２１に記載の方法。
  23. データを記憶するための容量素子を備えている、請求項１に記載のメモリデバイス。
  24. 上記メモリデバイスは、ＤＲＡＭメモリデバイスである、請求項２３に記載のメモリデバイス。
  25. 上記トランジスタは、Ｓｉナノワイヤトランジスタである、請求項１に記載のメモリデバイス。
  26. 上記トランジスタは、ｎ−ｐ−ｎまたはｐ−ｎ−ｐドープされたナノワイヤを備えている、請求項２５に記載のメモリデバイス。
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