JP2007523477A - アレイ状に配置された垂直型カーボン・ナノチューブ電界効果トランジスタを製造する方法、並びに、それによって形成された電界効果トランジスタ及びアレイ - Google Patents

アレイ状に配置された垂直型カーボン・ナノチューブ電界効果トランジスタを製造する方法、並びに、それによって形成された電界効果トランジスタ及びアレイ Download PDF

Info

Publication number
JP2007523477A
JP2007523477A JP2006552625A JP2006552625A JP2007523477A JP 2007523477 A JP2007523477 A JP 2007523477A JP 2006552625 A JP2006552625 A JP 2006552625A JP 2006552625 A JP2006552625 A JP 2006552625A JP 2007523477 A JP2007523477 A JP 2007523477A
Authority
JP
Japan
Prior art keywords
semiconductor device
carbon nanotube
gate electrode
semiconductor
catalyst
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006552625A
Other languages
English (en)
Other versions
JP5089174B2 (ja
Inventor
フルカワ、トシハル
ハキー、マーク、チャールズ
ホームズ、スティーブン、ジョン
ホラーク、デービッド、バツラフ
コブルガー、チャールズ、ウィリアム、サード
ミッチェル、ピーター
ネスビット、ラリー、アラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007523477A publication Critical patent/JP2007523477A/ja
Application granted granted Critical
Publication of JP5089174B2 publication Critical patent/JP5089174B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.

Abstract

【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース／ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも１つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも１つの半導体カーボン・ナノチューブとを含む。ソース／ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。
【選択図】 図１８

Description

本発明は、半導体デバイス製造に関し、より具体的には、垂直型カーボン・ナノチューブ電界効果トランジスタ及びそのアレイを構成する方法、並びに、こうした方法によって形成されたデバイス構造体及びデバイス構造体のアレイに関する。
従来の電界効果トランジスタ（ＦＥＴ）は、基本的な構成要素として集積回路（ＩＣ）チップの複雑な回路に一般的に組み込まれる、よく知られた通常のデバイスである。ＦＥＴ寸法の縮小によって、回路性能が向上し、ＩＣチップ上に詰め込まれるＦＥＴの機能が増大してきた。しかしながら、従来の物質に関連するサイズの限界及びリソグラフィ・パターン形成に関連するコストによって、継続的な寸法縮小が阻まれる可能性がある。
カーボン・ナノチューブは、半導体的な電子状態か導体的な電子状態のいずれかをとる、炭素原子の六角形リングからなる高アスペクト比を持つナノスケールの円柱である。ＦＥＴアレイを形成するのに適したカーボン・ナノチューブを合成するための従来方法は、化学気相堆積（ＣＶＤ）プロセスを利用する。具体的には、ＣＶＤプロセスは、炭素系反応物質の流れを平坦な基板上に位置する触媒物質に誘導し、そこで該反応物質が触媒作用を受けて、カーボン・ナノチューブを合成する。カーボン・ナノチューブは、活性化された炭素原子が触媒物質との界面に入ることによって、成長し、長くなる。次いで、カーボン・ナノチューブは、様々な最終用途に用いるために採取される。
半導体カーボン・ナノチューブをチャネル領域として用い、金ソース電極と基板の表面に位置する金ドレイン電極との間に延びる半導体カーボン・ナノチューブの両端に接点を形成して、ＦＥＴを製造することに成功した。カーボン・ナノチューブの下の、概ねソース電極とドレイン電極との間の基板内に、ゲート電極が定められる。基板の酸化表面が、埋め込みゲート電極とカーボン・ナノチューブとの間に位置するゲート誘電体を定める。
ナノチューブＦＥＴは、カーボン・ナノチューブの寸法が小さいため、同等のシリコン・ベースのデバイス構造体に比べて遥かに低い電力を消費しながら確実にスイッチングするはずである。原子間力顕微鏡を用いて単一の半導体カーボン・ナノチューブを操作し、ソース電極とドレイン電極との間に正確に配置することによって、制御された実験室条件下でこうしたＦＥＴを形成するのに成功した。ナノチューブＦＥＴはまた、ランダムに分散した半導体カーボン・ナノチューブの集合の中から単一の半導体カーボン・ナノチューブがソース電極とドレイン電極との間に偶然に配置されることによって、形成された。
ＩＣチップの製造及び大量生産においては、ＦＥＴの大規模アレイが求められる。カーボン・ナノチューブの従来の操作又は偶然の配置では、大量生産の要件を満たすことができない。残念なことに、カーボン・ナノチューブが長くなるにつれて、触媒物質へのＣＶＤ反応物質の流れは制限されるようになり、これが、ナノチューブの合成を遅くするか、場合によっては停止させることもある。特定のＦＥＴ設計においては、触媒物質は、高アスペクト比の開口の底部に位置する場合があり、これが、反応物質の流れをさらに制限する。
第１の態様によれば、垂直側壁と該垂直側壁を覆うゲート誘電体とを含むゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において、対向する第１端部と第２端部との間に垂直に延びる少なくとも１つの半導体カーボン・ナノチューブと、該少なくとも１つの半導体カーボン・ナノチューブの該第１端部と電気的に結合された第１コンタクトと、該少なくとも１つの半導体カーボン・ナノチューブの該第２端部と電気的に結合された第２コンタクトと、を含む半導体デバイス構造体が提供される。
１つの実施形態においては、半導体デバイス構造体は、半導体カーボン・ナノチューブをゲート電極と電気的に結合し、該導電性カーボン・ナノチューブの合成に関与する触媒パッドをさらに含む。
１つの実施形態においては、少なくとも１つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである。
１つの実施形態においては、半導体デバイスは、ゲート電極の垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに含む。
１つの実施形態においては、第１コンタクト（例えば、ソース）は、少なくとも１つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む。この実施形態においては、少なくとも１つの半導体カーボン・ナノチューブの第１端部は、製造の際に触媒パッドから該第１端部に拡散する電気伝導率増加物質を組み込むことができる。
１つの実施形態においては、半導体デバイス構造体は、第１コンタクトをゲート電極から電気的に分離するために、該第１コンタクトと該ゲート電極との間に配置された絶縁層をさらに含む。
１つの実施形態においては、半導体デバイス構造体は、第２コンタクトをゲート電極から電気的に分離するために、該第２コンタクトと該ゲート電極との間に配置される絶縁層をさらに含む。
１つの実施形態においては、半導体デバイス構造体は、第３コンタクトと、ゲート電極を該第３コンタクトと電気的に結合する少なくとも１つの導電性カーボン・ナノチューブと、をさらに含む。
１つの実施形態においては、第２コンタクトは、少なくとも１つの半導体カーボン・ナノチューブの第２端部と電気的に結合された、垂直に延びる金属ポストを含む。この実施形態においては、第２コンタクトは、触媒パッドを金属ポストと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
１つの実施形態においては、第２コンタクトは、少なくとも１つの半導体カーボン・ナノチューブの第２端部と電気的に結合された、少なくとも１つの垂直に延びる導電性カーボン・ナノチューブを含む。この実施形態においては、第２コンタクトは、触媒パッドを少なくとも１つの垂直に延びる導電性カーボン・ナノチューブと結合するように、ゲート電極の真下に水平に延びる導電層を含むことができる。
好ましくは、ゲート誘電体によって覆われた垂直側壁を持つゲート電極と、該ゲート電極の該垂直側壁に隣接する位置において垂直に延びる半導体カーボン・ナノチューブと、を含む半導体デバイス構造体が提供される。ソースが、半導体カーボン・ナノチューブの一方の端部と電気的に結合されることが好ましく、ドレインが、半導体カーボン・ナノチューブの反対側の端部と電気的に結合されることが好ましい。多数の半導体デバイス構造体をアレイ状に配列し、メモリ回路又は論理回路のいずれかとして相互接続することができる。
大量生産技術に対応した、カーボン・ナノチューブを組み込んだＦＥＴのアレイを合成する方法が提供されることが好ましく、この方法においては、ＦＥＴ構造体に組み込まれた触媒物質において生じるＣＶＤナノチューブ合成プロセスは、反応物質の流れの制約によって制限されることはない。
好ましくは、デバイス構造体を製造するための方法が提供される。本方法は、好ましくは、各々がソース・コンタクトと電気的に結合された複数の触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップを含む。本方法は、好ましくは、ゲート電極層内に複数のゲート電極を定めるように積層構造体を分割するステップをさらに含み、該ゲート電極層においては、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する１つの垂直側壁に近い位置において複数の触媒パッドの各々の少なくとも一部が該反応物質通路に露出する。好ましくは、少なくとも１つの半導体カーボン・ナノチューブは、反応物質通路を通して反応物質を複数の触媒パッドの各々に誘導するステップを含む化学気相堆積プロセスを用いて、該複数の触媒パッドの各々の上に合成される。
第２の態様によれば、複数の行と複数の列を特徴とするアレイ状に配列された、第１の態様の相互接続された複数の半導体デバイス構造体を含む回路が提供される。
１つの実施形態においては、複数の半導体デバイス構造体は、メモリ回路として相互接続される。
１つの実施形態においては、回路は、複数のワード線であって、その各々が、アレイにおける複数の行の対応する１つに位置する複数の半導体デバイス構造体の各々のゲート電極を電気的に相互接続する、複数のワード線と、複数のビット線であって、その各々が、アレイにおける複数の列の対応する１つに位置する複数の半導体デバイス構造体の各々の第２コンタクトを電気的に相互接続する、複数のビット線とをさらに含む。
１つの実施形態においては、複数のワード線の各々は、複数の半導体デバイスのゲート電極を含む。
１つの実施形態においては、複数のビット線の各々は、アレイにおける複数の行の対応する１つに位置する複数の半導体デバイス構造体の各々のソースを電気的に結合する導電ストライプを含む。
１つの実施形態においては、回路は、複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に向いた表面積を特徴とする基板をさらに含み、該複数の半導体デバイス構造体は、該表面積の約２０パーセントから約５０パーセントまでの範囲の空間によって分離される。
１つの実施形態においては、複数の半導体デバイス構造体は、論理回路として相互接続される。
第３の態様によれば、半導体デバイス構造体のアレイを含む回路を製造するための方法であって、導電層と、各々が該導電層と電気的に結合された複数の第１触媒パッドと、ゲート電極層と、該ゲート電極層を該複数の第１触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、複数のゲート電極を該ゲート電極層内に定めるように該積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、該複数のゲート電極の対応する１つの垂直側壁に近い位置において該複数の第１触媒パッドの各々の少なくとも一部が該反応物質通路に露出した、アレイを定めるステップと、化学気相堆積プロセスによって該複数の第１触媒パッドの各々の上に反応物質から少なくとも１つの半導体カーボン・ナノチューブを合成するために、該反応物質を該反応物質通路によって該複数の第１触媒パッドの各々に誘導するステップと、を含む方法が提供される。
１つの実施形態においては、方法は、複数の第２触媒パッドをゲート電極上に形成するステップと、少なくとも１つの導電性カーボン・ナノチューブを該複数の第２触媒パッドの各々の上に合成するステップとをさらに含む。
１つの実施形態においては、方法は、複数の第１触媒パッドの各々の活性領域を定めるステップをさらに含む。
１つの実施形態においては、活性領域を定めるステップは、複数の第１触媒パッドの各々の第１の部分をマスクで覆うステップと、該第１の部分が該活性領域を定めるように、該マスクに対して選択的な該複数の第１触媒パッドの各々の第２の部分をエッチングするステップをさらに含む。
１つの実施形態においては、マスクは、エッチング後にデバイス構造体から除去される一時的なスペーサである。
１つの実施形態においては、方法は、複数の第１触媒パッドの対応する１つの上に合成された少なくとも１つの半導体カーボン・ナノチューブの第１端部と各々が電気的に結合された複数の第１コンタクトを形成するステップをさらに含む。
１つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、方法は、導電層をパターン形成して、該アレイにおける複数の行の各々に位置するすべての半導体デバイスの第１コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む。
１つの実施形態においては、アレイは、複数の行と複数の列に配列された半導体デバイス構造を特徴とし、複数のゲート電極の各々は、該アレイにおける複数の列の対応する１つに位置する複数の半導体デバイスについてのワード線を定める。
１つの実施形態においては、方法は、複数の第１触媒パッドの対応する１つの上に合成された少なくとも１つの半導体カーボン・ナノチューブの第２端部と各々が電気的に結合された複数の第２コンタクトを形成するステップをさらに含む。
１つの実施形態においては、方法は、複数のゲート電極と、複数の第１コンタクトと、複数の第２コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む。
１つの実施形態においては、方法は、複数のゲート電極と、複数の第１コンタクトと、複数の第２コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む。
１つの実施形態においては、方法は、複数の第１触媒パッドの各々からその上にある少なくとも１つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む。
１つの実施形態においては、電気伝導率増加物質を拡散させるステップは、反応物質を反応物質通路によって複数の第１触媒パッドの各々に誘導した後に行われる。
ここで、本発明の実施形態を、添付図面を参照して例示のみの目的で説明する。
様々な実施形態が、チャネル領域として半導体カーボン・ナノチューブを組み込み、必要に応じてゲート・コンタクト及び／又はソース・コンタクトの要素として導電性カーボン・ナノチューブを組み込んだ、電界効果トランジスタ（ＦＥＴ）のアレイを形成するための方法を提供する。隣接するＦＥＴは、カーボン・ナノチューブが長くなるにつれてナノチューブ合成を助ける触媒物質に向かうＣＶＤ反応物質の流れが制限されることにならないように、間隔をおいて配置されるナノチューブ合成が、著しい流れの制約によって妨げられないため、カーボン・ナノチューブは、より高速により長く成長させることができ、適切な大量生産技術によってＦＥＴのアレイを形成することができる。
図１及び図２を参照すると、層積層体１０が、完成したデバイス構造体５４（図１７及び図１８）におけるソース／ドレイン接続に関与する導電性物質で構成される導電層１４の多数の平行な列又はストライプによって覆われた基板１２上に形成される。基板１２は、シイコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガラス、炭化シリコン（ＳｉＣ）、及び二酸化シリコン（ＳｉＯ２）を含むがこれらに限定されるものではない、いずれかの適切な基板物質で構成することができる。基板１２が導電性物質で構成される場合には、基板１２は、個々のデバイス構造体５４が製造後に互いにショートしないように、絶縁物質（図示せず）によって覆われなければならない。層積層体１０は、絶縁層２０によってゲート導体１８から分離された、パターン形成された触媒パッド１６の層を含む。ゲート導体１８は、低圧化学気相堆積（ＬＰＣＶＤ）プロセスによって堆積した、高濃度ドープ多結晶シリコン（ポリシリコン）などの導電性物質のブランケット層からなる。
絶縁層２０は、適切な従来の堆積技術のいずれかによって堆積した、ＳｉＯ２、窒化シリコン（Ｓｉ３Ｎ４）、又は酸窒化シリコン（ＳｉＯｘＮｙ）などの絶縁物質の薄膜から形成される。基板１２、導電層１４、及びゲート導体１８を形成する物質は、カーボン・ナノチューブの合成を触媒するものではない。
触媒パッド１６は、金属ハロゲン化物及び金属カルボニルなどの適切な前駆物質を用いる化学気相堆積（ＣＶＤ）プロセス、スパッタリング、及び物理的気相体積（ＰＶＤ）を含むがこれらに限定されるものではない従来の堆積技術のいずれかによって触媒物質のブランケット層を堆積させ、次いで標準的なリソグラフィ・プロセス及びサブトラクティブ・エッチング・プロセスを利用してブランケット層をパターン形成することによって、形成される。導電性である触媒パッド１６は、導電層１４のストライプが互いにショートしないように位置決めされる。触媒パッド１６の触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、半導体カーボン・ナノチューブの核を形成し、その合成又は成長を助けることが可能ないずれかの物質である。触媒パッド１６に適した触媒物質は、鉄、ニッケル、コバルト、金属酸化物及び金属シリサイドといったこれらの金属の化合物、並びに、これらの金属の合金を含むが、これらに限定されるものではない。金属酸化物の場合には、触媒物質にアクセスするか、又は触媒物質を活性化するために、還元を行うことが必要な場合がある。触媒物質、又は、遷移金属、カリウム、ルビジウム、又は五フッ化ヒ素（ＡｓＦ５）などの触媒物質と合金にされる物質は、後述されるように、拡散領域の電気伝導率を高めるために、適切な条件下で触媒パッド１６から合成された半導体カーボン・ナノチューブ４２（図１３及び図１４）内に選択的に拡散させることが可能である。
本明細書における「垂直な（ｖｅｒｔｉｃａｌ）」、「水平な（ｈｏｒｉｚｏｎｔａｌ）」などといった用語は、基準系を定めるために例として言及されるものであり、限定を目的とするものではない。本明細書で用いられる「水平な」という用語は、配向と関係なく、基板１２の通常の面又は表面に平行な面として定義される。「垂直な」という用語は、今定義された水平方向に垂直な方向を指す。「上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、「の下方に（ｂｅｌｏｗ）」、（「側壁」の場合のような）「側部（ｓｉｄｅ）の」、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「の上に（ｏｖｅｒ）」、「の真下に（ｂｅｎｅａｔｈ）」、及び「の下に（ｕｎｄｅｒ）」といった用語は、水平面に対して定義される。本発明の範囲から逸脱することなく、他の様々な基準系が用いられる場合があることを理解されたい。
同じ参照番号が図１及び図２の同じ特徴を示す図３及び図４を参照すると、次の製造段階においては、絶縁層２４が、ゲート導体１８の上に堆積され、標準的なリソフラフィ及びエッチング・プロセスによってパターン形成される。絶縁層２４は、カーボン・ナノチューブの合成を触媒しない、ＳｉＯ２、Ｓｉ３Ｎ４、又はＳｉＯｘＮｙなどの絶縁物質の薄膜で形成される。絶縁層２４は、従来の適切な堆積技術のいずれかによって堆積させることができる。絶縁層２０及び絶縁層２４は、デバイス性能を最適化するために薄いものとすべきである。
同じ参照符号が図３及び図４の同じ特徴を示す図５及び図６を参照すると、次の製造段階においては、層積層体１０（図３及び図４）は、デバイス構造体５４（図１７及び図１８）の矩形格子を共に定める導電層１４のストライプと直角に延びる、実質的に同一の平行な柱状ゲート電極２５のアレイを形成するようにパターン形成される。そのために、絶縁層２４とゲート導体１８の垂直に位置合わせされた部分が、触媒パッド１６及び導電層１４の領域も露出させる標準的なリソフラフィ及びエッチング・プロセスによって除去される。絶縁層２０は、各々のゲート電極２５を導電層１４から電気的に分離する。メモリ用途においては、ゲート電極２５の各々は、デバイス構造体５４の対応する列におけるすべてのデバイス構造体５４を選択するためのワード線２６を定める。図５及び図６においてはゲート電極２５が２つだけ示されているが、これは単なる例であり、特定の回路設計に適合するようにあらゆる数のゲート電極２５をゲート導体１８内に定めることができる。
導電層１４の隣接するストライプの各々は、絶縁層１２の多数の平行ストライプの１つによって分離され、該隣接するストライプは、絶縁層２０及びゲート導体１８の一部が除去されるときに露出される。導電層１４のストライプは、デバイス構造体５４の対応する行におけるすべてのデバイス構造体５４を選択するためのビット線２７を定める。ワード線２６及びビット線２７は、適切な回路（図示せず）とインターフェース接続され、選択されたワード線２６と選択されたビット線２７との交差部にある特定のデバイス構造体５４を読み取るか、又はアドレス指定する。従って、メモリ・デバイス構造体５４のアレイは、本発明のこの実施形態にしたがって定められる。
同じ参照符号が図５及び図６の同じ特徴を示す図７及び図８を参照すると、次の製造段階においては、触媒パッド１６、絶縁層２０、及びゲート電極２５の垂直面を覆う、ＳｉＯ２又はＳｉＯｘＮｙで構成することができる一時スペーサ２８が、形成される。一時スペーサ２８の厚さ又は幅は、エッチング後に、カーボン・ナノチューブを合成するために最終的に反応物質にさらされる触媒パッド１６の各々の触媒部位又は活性領域３４を決定する。活性領域３４のサイズは、その上に合成される半導体カーボン・ナノチューブ４２（図１３及び図１４）の寸法を決定する際の因子であると考えられる。本発明の特定の実施形態においては、活性領域３４の幅は、数ナノメートルのオーダーである。
同じ参照符号が図７及び図８の同じ特徴を示す図９及び図１０を参照すると、次の製造段階においては、活性領域３４は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて、一時スペーサ２８によりマスクされていない触媒パッド１６の一部を除去することによって、定められる。活性領域３４は、当業者であれば分かるように、ウェット・エッチング・プロセス又はドライ・エッチング・プロセスのいずれかを用いて一時スペーサ２８を除去することによって、露出させる。エッチング・プロセス後に、結果として生じる構造体は、各々が所望の形状を有する活性領域３４のアレイを含む。活性領域３４の１つの列は、各々のゲート電極２５と一直線になる。
本発明の代替的な実施形態においては、触媒パッド１６は、単層の厚さで堆積され、アニールされて、ナノ結晶を生成する。より小さなナノ結晶は、より小径のナノチューブ４２（図１３及び図１４）の合成につながり、単層カーボン・ナノチューブ４２の合成に有利となる。
同じ参照符号が図９及び図１０の同じ特徴を示す図１１及び図１２を参照すると、次の製造段階においては、絶縁層３８が、各々のゲート電極２５の垂直面に施される。絶縁層３８は、酸化プロセスによって成長させたか、又はＣＶＤプロセスによって堆積させた、ＳｉＯ２などの適切ないずれかの絶縁物質又は誘電体物質で、構成することができる。絶縁層３８は、完成したデバイス構造体５４（図１９及び図２０）においてゲート誘電体として機能する。ワード線２６は、平行な列として配列され、ビット線２７は、活性領域３４に通じる反応物質の流路となる対応する複数の空き容積又は空間３９の１つによって分離された隣接するワード線２６を有する平行な行として配列される。本発明の特定の実施形態においては、基板１２に直角又は垂直な方向に見られる総面積に対する、空間３９によって定められる面積の比率は、約２０パーセントから約５０パーセントの間であり、好ましくは約３３パーセントである。絶縁層３８の形成によって、活性領域３４を形成する触媒物質が酸化するか、又はそうでなければ不活性化する場合がある。酸化した触媒物質は、約３００℃から約６００℃までの温度で水素ガス又はフォーミング・ガスを用いて還元することができ、この温度は、絶縁層３８を還元する可能性を避けるように選択される。
同じ参照符号が図１１及び図１２の同じ特徴を示す図１３及び図１４を参照すると、次の製造段階においては、カーボン・ナノチューブ４２が、ＣＶＤプロセスによって活性領域３４の上に成長又は合成される。カーボン・ナノチューブ４２の長さは、典型的には、約５０ｎｍから約５００ｎｍであり、これは、概ねゲート電極２５の垂直方向の高さに相当する。任意のスペーサ（図示せず）を触媒パッド１６の活性領域３４の垂直面周辺に施して、空間３９を塞ぐ、及び／又は、望ましくないことに隣接するワード線２６とビット線２７との間に延びることによって不適切な電気的接続を形成する可能性がある、これらの垂直面からのナノチューブ合成を、無くすことができる。空間３９内に露出した導電層１４が、ナノチューブ合成を助ける導電性物質で構成される場合には、一時的なマスキング物質の層（図示せず）を施して、ナノチューブ合成中に導電層１４の露出した水平面を覆い、次いでナノチューブ合成後に除去する必要がある。
各々の活性領域３４は、１つ又は複数の半導体カーボン・ナノチューブ４２の合成を助ける。本発明の１つの実施形態においては、ナノチューブ合成条件及び反応物質、及び／又は、触媒パッド１６を構成する触媒物質のタイプは、半導体カーボン・ナノチューブ４２を活性領域３４の上に選択的に成長させるように選択される。代替的には、活性領域３４上の半導体カーボン・ナノチューブ４２は、例えば導電性分子構造を有するナノチューブ４２を破壊するのに十分な大きさの電流を加えることによって、導電性分子構造と半導体分子構造の両方を含むそのままの状態の（as-grown）ナノチューブ４２の集合の中から優先的に選択することができる。導電性カーボン・ナノチューブの合成後破壊についての例示的な手法は、全体が引用によって本明細書に組み入れられる、同一譲受人の米国特許第６，４２３，５８３号に記載されている。
カーボン・ナノチューブ４２は、半導体電子状態を特徴とする構造を有する、正確に配置された結合炭素原子の六角形リングでできた中空の円筒形チューブを構成する。円筒形チューブは、活性領域３４の寸法によって限定される約０．５ｎｍから数ナノメートルまでの範囲の直径を有し、多層の場合には数ナノメートルの側壁の厚さを有するものとすることができる。カーボン・ナノチューブ４２は、限定されるものではないが、同心円筒のような多層ナノチューブとするか、又は代替的には、単層ナノチューブとすることもできる。
カーボン・ナノチューブ４２は、垂直な方向に、又は、成長方向の垂直状態から考えられるわずかなずれ（例えば、傾き）が生じる場合があるため、少なくとも実質的に垂直な方向に、対応する活性領域３４から上方に延びる。長くなったカーボン・ナノチューブ４２は、ゲート電極２５の隣接する垂直面に空間的に密接に追従又は合致することになる。ナノチューブ４２の垂直方向性は、ナノチューブ４２を空間３９に存在する電界の方向に長くすることができるプラズマ強化ＣＶＤの場合には、特に明らかであると考えられる。理論に縛られることを望むわけではないが、ファン・デル・ワールス力が、長くなったカーボン・ナノチューブ４２を絶縁層３８の垂直面に引き付ける働きをするものと考えられる。
カーボン・ナノチューブ４２を合成するＣＶＤプロセス又はプラズマ強化ＣＶＤプロセスは、触媒パッド１６を形成する触媒物質上のカーボン・ナノチューブ成長を促進するのに適した成長条件下で供給される、一酸化炭素（ＣＯ）、エチレン（Ｃ２Ｈ４）、メタン（ＣＨ４）、アセチレン（Ｃ２Ｈ2）、キシレン（Ｃ６Ｈ４（ＣＨ３）２）、Ｃ２Ｈ2とアンモニア（ＮＨ３）の混合物、Ｃ２Ｈ2と窒素（Ｎ２）の混合物、Ｃ２Ｈ2と水素（Ｈ２）の混合物、エタノール（Ｃ２Ｈ６Ｏ）とＮ２の混合物を含むがこれらに限定されるものではない、いずれかの適切なガス状炭素系反応物質又は蒸発炭素系反応物質に依存することが好ましい。基板１２は、ＣＶＤ成長を促進及び／又は加速するのに適した温度まで加熱することができる。反応物質は、各々の活性領域３４に供給され、そこで触媒物質と化学反応して、カーボン・ナノチューブ４２の核を形成し、核形成後にその成長を持続させる。特に、反応物質は、ワード線２６の間の空間３９によって定められる容積における流れを著しく妨げることなく、半導体カーボン・ナノチューブ４２の合成に関与する活性領域３４まで、自由に流れる。合成は、カーボン・ナノチューブ４２の各々と対応する活性領域３４との間の界面における炭素原子の付加によって、行われると予想される。触媒パッド１６の触媒物質は、半導体カーボン・ナノチューブ４２を形成する反応の活性化エネルギーを減少させることによって、露出面で生じる化学反応によって自分自身が変換又は消費されることなく、カーボン・ナノチューブの合成に関与し、その合成を促進する。
ナノチューブの合成中に、又は、ナノチューブの合成が完了し反応物質が存在しなくなった後の高温熱アニールによって、触媒物質から又は触媒物質と合金になった物質から出てくる原子を、半導体カーボン・ナノチューブ４２の長さの領域内に拡散させることができる。拡散した種の存在が、絶縁層２０の厚さに概ね等しいことが好ましい長さの拡散領域内において、半導体カーボン・ナノチューブ４２の電気伝導率を増加させることになる。典型的には、拡散は、ナノチューブ合成の際の温度より高い温度で行われ、これが、カーボン・ナノチューブ４２が合成された後にのみ、拡散を制御可能に促進する。言い換えれば、伝導を増加させる種は、合成中には触媒物質の活性領域３４からカーボン・ナノチューブ４２に移動せず、そうでなければ、これは、ゲート電極２５と水平方向に並んだナノチューブ４２の長さについてナノチューブ４２の半導体特性を損なうことがある。
同じ参照符号が図１３及び図１４の同じ特徴を示す図１５及び図１６を参照すると、次の製造段階においては、誘電体物質の充填層４６を従来プロセスによってコンフォーマルに堆積させて、隣接するワード線２６の間の空間３９、及び存在する場合には、隣接する半導体カーボン・ナノチューブ４２の間のいずれかの空間を充填する。充填層４６は、例えば、ＣＶＤプロセスによって堆積させたＳｉＯ２、又は低誘電率を特徴とするスピンオン・ガラスとすることができる。充填層４６は、絶縁層３８に接触するか又はこれに近接するカーボン・ナノチューブ４２の位置を安定させる。充填層４６は、ＣＭＰ又は他のいずれかの適切な平坦化技術によって平らに研磨され、ＳｉＯ２などの別の絶縁層４８を、平坦化した充填層４６の上に堆積させる。研磨によって、絶縁層２４の上面の水平面上方に突出する長いナノチューブ４２を短くするのに十分な深さまで、充填層４６が除去される。
同じ参照符号が図１５及び図１６の同じ特徴を示す図１７及び図１８を参照すると、次の製造段階においては、標準的なリソグラフィ及びエッチング・プロセスによって絶縁層４８内にコンタクト開口部を定め、必要に応じてコンタクト開口部の内側を１つ又は複数の障壁／付着強化層（図示せず）で覆い、タングステンなどの金属をブランケット堆積させてコンタクト開口部を金属プラグで充填し、次いで、ＣＭＰなどの適切ないずれかの平坦化技術により導電性物質の過剰な堆積部分を除去することによって、半導体カーボン・ナノチューブ４２と電気的に結合されソース／ドレイン・コンタクト５０と、ゲート電極２５と電気的に結合されたゲート・コンタクト５２が、形成される。カーボン・ナノチューブ４２の一部の自由端又は先端は、コンタクト開口部がエッチングされたときに露出し、コンタクト開口部を対応する金属プラグで充填してソース／ドレイン・コンタクト５０を形成した後に、対応するコンタクト５０の内部に垂直に突出する。
結果として得られる構造体は、電界効果トランジスタの相互接続行列アレイとして配列されたメモリ・デバイス構造体５４を含むメモリ回路であり、構造体５４の各々は、ゲート電極２５によって定められるゲートと、ソース／ドレイン・コンタクト５０と、触媒パッド１６及び導電層１４のストライプによって定められる第２のソース／ドレイン・コンタクトと、絶縁層３８によって定められるゲート誘電体と、半導体カーボン・ナノチューブ４２の長さに沿って定められる半導体チャネル領域とを含む。完成したデバイス構造体５４の各々は、メモリ回路として作動するように、基板１２の隣接領域上に支持された他のデバイス構造体５４と電気的に結合される。
図１７及び図１８において概略的に示される複数のキャパシタ５５及び複数のキャパシタ５６が、電荷蓄積のために、異なるワード線２６のドレイン・コンタクト５０と電気的に結合される。この構造体は、例えばＳ．ＡｒａｉらのＩＥＥＥ ＥＥＤＭ０１−４０３（２００１）においてより詳細に説明されており、その全体は引用によりここに組み入れられる。十分な電圧が導線５７、５９の１つから適切なワード線２６に印加されたときに、電流が触媒パッド１６からカーボン・ナノチューブ４２を通って選択的に流れ、キャパシタ５６に電荷が蓄積される。メモリ・デバイス構造体５４は、該メモリ・デバイス構造体５４のバイナリ状態を読み出し、書き込むのに用いられる、導電層１４のストライプ（例えば、ビット線２７）及びゲート電極２５（例えば、ワード線２６）によって、電気的に結合される。
同じ参照符号が図１から図１８の同じ特徴を示す図１９及び図２０を参照すると、本発明の代替的な実施形態によれば、メモリ・デバイス構造体５８は、層積層体１０において概ねゲート導体１８（図１及び図２）を覆い、絶縁層２４（図３及び図４）の下の位置に設けられる触媒パッド２２の第２パターン形成層を含む。触媒パッド２２を構成する触媒物質は、ナノチューブの成長を促進するのに適した化学反応条件の下で適切な反応物質にさらされたときに、カーボン・ナノチューブ４４の核を形成し、その合成又は成長を助けることが可能ないずれかの電気伝導物質である。触媒パッド２２に適した触媒物質は、触媒パッド１６に関して上述した。多数のカーボン・ナノチューブ４４の少なくとも一部が導電性電子状態を特徴とする構造を有する１つ又は複数のカーボン・ナノチューブ４４は、ＣＶＤ成長プロセスによって触媒パッド２２の上に成長又は合成される。ＣＶＤ成長プロセスを特徴付ける合成条件を変更して、導電性カーボン・ナノチューブ４４を選択的に成長させることができる。カーボン・ナノチューブ４４の長さは、典型的には、約１０ｎｍから約１００ｎｍである。ゲート・コンタクト５２の代わりのゲート・コンタクト６０は、カーボン・ナノチューブ４４と電気的に結合され、したがって、ゲート電極２５の対応する１つと電気的に結合される。
本発明の１つの実施形態においては、図１５及び図１６に対応する製造段階の後に、標準的なリソグラフィ及びエッチング・プロセスによって、絶縁層２４、充填層４６、及び絶縁層４８にコンタクト開口部を定めて、触媒パッド２２を露出させる。カーボン・ナノチューブ４４は、ＣＶＤ成長プロセスによって合成され、コンタクト開口部は、ゲート電極６０を形成するために金属プラグで充填される。カーボン・ナノチューブ４４は、コンタクト開口部が対応する金属プラグで充填された後に、対応するゲート・コンタクト６０の内部に垂直に突出する。
絶縁層２４は、層２４の垂直端部が活性領域３４の上にあるゲート電極２５の垂直面から後退するように、水平方向に短くされる。絶縁層２４の幅を短くすることによって、触媒パッド１６の上に形成された湾曲したカーボン・ナノチューブ４２（図１５及び図１６）の自由端が絶縁層２４の垂直面に接触し、それによりゲート電極２５の垂直面から間隔が開くという可能性も小さくなる。
同じ参照符号が図１から図２０の同じ特徴を示す図２１及び図２２を参照すると、論理デバイス構造体７４の導電層１４は、図１及び図２の製造段階に相当する製造段階においてエッチングされ、最終的に充填層４６の一部で充填される層ストライプの不連続部を定める。結果として、図７及び図８において見ることができる導電層１４のストライプと協働して、隣接するデバイス構造体７４は、論理回路を形成する完成したデバイス構造体において意図的に相互接続されない限り、電気的に分離される。半導体デバイス構造体７４は、間隔を置いて配置されたアイランドとして構成される実質的に同一のゲート電極６６のアレイを形成するように標準的なリソグラフィ及びエッチング・プロセスを用いてゲート導体１８をパターン形成することによって修正された層積層体１０（図３及び図４）から構成される。ゲート電極６６は、アレイの列及び行として配列され、アレイにおいては、隣接するゲート電極６６は、半導体カーボン・ナノチューブ４２の成長の際に活性領域３４の対応する１つに通じる反応物質流路となる対応する複数の空間３９の１つによって、分離される。
標準的なリソグラフィ及びエッチング・プロセスによって、半導体カーボン・ナノチューブ４２の一方の端部と電気的に結合されたソース／ドレイン・コンタクト６８と、導電層１４を介して半導体カーボン・ナノチューブ４２の反対側の端部とソース接続を形成するように導電性パッド１６と電気的に結合された金属ポスト８０と、各々のゲート電極６６と電気的に結合されたゲート・コンタクト７０とが、絶縁層４８内に形成される。先端を切断した形の導電層１４の１つのストライプは、対応する金属ポスト８０から各々のゲート電極６６の真下に水平方向に延びて、関連する触媒パッド１６と電気的に結合される。先端を切断した形の導電層１４のストライプと、触媒パッド１６と、金属ポスト８０とは、全体で第２ソース／ドレイン・コンタクトを形成する。当業者であれば分かるように、導電性の金属線８２、８４、及び８６は、論理回路として作動するように、それぞれソース／ドレイン・コンタクト６８、ゲート・コンタクト７０、及び金属ポスト８０を相互接続する。
同じ参照符号が図２１及び図２２の同じ特徴を示す図２３及び図２４を参照すると、本発明の代替的な実施形態によれば、論理デバイス構造体８８はさらに、各々が少なくとも１つの導電性カーボン・ナノチューブ９０の成長を助けることができる触媒物質から形成された触媒パッド７６を含む。導電性の触媒パッド７６は、触媒パッド１６を形成するプロセスによって層積層体１０に導入される。少なくとも一部が導電性の電子状態を有するカーボン・ナノチューブ９０は、半導体カーボン・ナノチューブ４２と、必要に応じてカーボン・ナノチューブ４４（図１９及び図２０）とが合成される図１３及び図１４の製造段階に対応する製造段階において、合成される。標準的なリソグラフィ及びエッチング・プロセスによって絶縁層４８内に形成されたソース／ドレイン・コンタクト９２が、導電性カーボン・ナノチューブ９０と電気的に結合される。カーボン・ナノチューブ９０の自由端は、ソース／ドレイン・コンタクト９２の内部に延びる。当業者であれば分かるように、ソース／ドレイン・コンタクト６８と、ゲート・コンタクト７０と、ソース／ドレイン・コンタクト９２とは、論理回路として作動するように、それぞれ導電性の金属線８２、８４、及び８６によって相互接続される。ゲート・コンタクト７０もまた、一部を導電性カーボン・ナノチューブ４４（示されていないが、図１９及び図２０に示されたカーボン・ナノチューブ４４と同様）によって形成できるものと考えられる。
本発明は種々の実施形態の説明によって示され、これらの実施形態は極めて詳細に説明されたが、特許請求の範囲をこうした詳細に制限するか、又は多少なりとも限定することは、本出願人の意図するところではない。当業者には、さらなる利点及び修正が容易に明らかになるであろう。このように、本発明は、その幅広い態様において、示され説明された特定の詳細、代表的な装置及び方法、並びに例示に限定されるものではない。したがって、出願人の一般的な発明概念の主旨又は範囲から逸脱することなく、こうした詳細から離れることができる。
本発明の１つの実施形態による基板の一部の上面図である。 本発明の１つの実施形態による、概ね図１の線２−２に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図１の基板の上面図である。 本発明の１つの実施形態による、概ね図３の線４−４に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図３と同様の上面図である。 本発明の１つの実施形態による、概ね図５の線６−６に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図５と同様の上面図である。 本発明の１つの実施形態による、概ね図７の線８−８に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図７と同様の上面図である。 本発明の１つの実施形態による、概ね図９の線１０−１０に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図９と同様の上面図である。 本発明の１つの実施形態による、概ね図１１の線１２−１２に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図１１と同様の上面図である。 本発明の１つの実施形態による、概ね図１３の線１４−１４に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図１３と同様の上面図である。 本発明の１つの実施形態による、概ね図１５の線１６−１６に沿って切り取った断面図である。 本発明の１つの実施形態による、次の製造段階における図１５と同様の上面図である。 本発明の１つの実施形態による、概ね図１７の線１８−１８に沿って切り取った断面図である。 本発明の代替的な実施形態によるデバイス構造体の、図１７と同様の上面図である。 概ね図１９の線２０−２０に沿って切り取った断面図である。 本発明の代替的な実施形態によるデバイス構造体の、図１９と同様の上面図である。 概ね図２１の線２２−２２に沿って切り取った断面図である。 本発明の代替的な実施形態によるデバイス構造体の、図２１と同様の上面図である。 概ね図２３の線２４−２４に沿って切り取った断面図である。

Claims (33)

  1. 垂直側壁と、前記垂直側壁を覆うゲート誘電体とを含むゲート電極と、
    前記ゲート電極の前記垂直側壁に隣接する位置において、対向する第１端部と第２端部との間に垂直に延びる少なくとも１つの半導体カーボン・ナノチューブと、
    前記少なくとも１つの半導体カーボン・ナノチューブの前記第１端部と電気的に結合された第１コンタクトと、
    前記少なくとも１つの半導体カーボン・ナノチューブの前記第２端部と電気的に結合された第２コンタクトと、
    を備える半導体デバイス構造体。
  2. 前記半導体カーボン・ナノチューブを前記ゲート電極と電気的に結合し、前記半導体カーボン・ナノチューブの合成に関与する触媒パッドをさらに備える、請求項１に記載の半導体デバイス構造体。
  3. 前記少なくとも１つの半導体カーボン・ナノチューブは、単層半導体カーボン・ナノチューブである、請求項１又は請求項２に記載の半導体デバイス構造体。
  4. 前記ゲート電極の前記垂直側壁に隣接する位置において垂直に延びる複数の半導体カーボン・ナノチューブをさらに備える、請求項１〜３のいずれか一つの請求項に記載の半導体デバイス構造体。
  5. 前記第１コンタクトは、前記少なくとも１つの半導体カーボン・ナノチューブを成長させるのに有効な触媒物質であることを特徴とする触媒パッドを含む、請求項１〜４のいずれか一つの請求項に記載の半導体デバイス構造体。
  6. 前記少なくとも１つの半導体カーボン・ナノチューブの前記第１端部は、製造の際に前記触媒パッドから該第１端部に拡散する電気伝導率増加物質を組み込む、請求項５に記載の半導体デバイス構造体。
  7. 前記第１コンタクトを前記ゲート電極から電気的に分離するために、前記第１コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項１〜６のいずれか一つの請求項に記載の半導体デバイス構造体。
  8. 前記第２コンタクトを前記ゲート電極から電気的に分離するために、前記第２コンタクトと前記ゲート電極との間に配置された絶縁層をさらに備える、請求項１〜７のいずれか一つの請求項に記載の半導体デバイス構造体。
  9. 第３コンタクトと、前記ゲート電極を前記第３コンタクトと電気的に結合する少なくとも１つの導電性カーボン・ナノチューブとをさらに備える、請求項１〜８のいずれか一つの請求項に記載の半導体デバイス構造体。
  10. 前記第２コンタクトは、前記少なくとも１つの半導体カーボン・ナノチューブの前記第２端部と電気的に結合された、垂直に延びる金属ポストを含む、請求項１〜９のいずれか一つの請求項に記載の半導体デバイス構造体。
  11. 前記第２コンタクトは、前記触媒パッドを前記金属ポストと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項１０に記載の半導体デバイス構造体。
  12. 前記第２コンタクトは、前記少なくとも１つの半導体カーボン・ナノチューブの前記第２端部と電気的に結合された、少なくとも１つの垂直に延びる導電性カーボン・ナノチューブを含む、請求項１に記載の半導体デバイス構造体。
  13. 前記第２コンタクトは、前記触媒パッドを前記少なくとも１つの垂直に延びる導電性カーボン・ナノチューブと結合するように、前記ゲート電極の真下に水平に延びる導電層を含む、請求項１２に記載の半導体デバイス構造体。
  14. 複数の行と複数の列を特徴とするアレイ状に配列された請求項１に記載の相互接続された複数の半導体デバイス構造体を備える回路。
  15. 前記複数の半導体デバイス構造体はメモリ回路として相互接続された、請求項１４に記載の回路。
  16. 複数のワード線であって、その各々が、前記アレイにおける前記複数の行の対応する１つに位置する前記複数の半導体デバイス構造体の各々の前記ゲート電極を電気的に相互接続する、複数のワード線と、
    複数のビット線であって、その各々が、前記アレイにおける前記複数の列の対応する１つに位置する前記複数の半導体デバイス構造体の各々の前記第２コンタクトを電気的に相互接続する、複数のビット線と、
    をさらに備える、請求項１５に記載の回路。
  17. 前記複数のワード線の各々は、前記複数の半導体デバイス構造体の前記ゲート電極を備える、請求項１６に記載の回路。
  18. 前記複数のビット線の各々は、前記アレイにおける前記複数の行の対応する１つに位置する前記複数の半導体デバイス構造体の各々の前記第１コンタクトを電気的に結合する導電ストライプを備える、請求項１６又は請求項１７に記載の回路。
  19. 前記複数の半導体デバイス構造体を支持する基板であって、該基板に垂直な方向に見られる表面積を特徴とする基板をさらに備え、該複数の半導体デバイス構造体は、該表面積の２０パーセントから５０パーセントまでの範囲の空間によって分離される、請求項１４から請求項１８のいずれか一つの請求項に記載の回路。
  20. 前記複数の半導体デバイス構造体は論理回路として相互接続された、請求項１４に記載の回路。
  21. 半導体デバイス構造体のアレイを含む回路を製造するための方法であって、
    導電層と、各々が前記導電層と電気的に結合された複数の第１触媒パッドと、ゲート電極層と、前記ゲート電極層を前記複数の第１触媒パッドから分離する絶縁層とを含む積層構造体を形成するステップと、
    複数のゲート電極を前記ゲート電極層内に定めるように前記積層構造体を分割して、隣接するゲート電極が反応物質通路によって分離され、かつ、前記複数のゲート電極の対応する１つの垂直側壁に近い位置において前記複数の第１触媒パッドの各々の少なくとも一部が前記反応物質通路に露出した、アレイを定めるステップと、
    化学気相堆積プロセスによって前記複数の第１触媒パッドの各々の上に反応物質から少なくとも１つの半導体カーボン・ナノチューブを合成するために、前記反応物質を前記反応物質通路によって前記複数の第１触媒パッドの各々に誘導するステップと、
    を含む方法。
  22. 複数の第２触媒パッドを前記ゲート電極上に形成するステップと、
    少なくとも１つの導電性カーボン・ナノチューブを前記複数の第２触媒パッドの各々の上に合成するステップと、
    をさらに含む、請求項２１に記載の方法。
  23. 前記複数の第１触媒パッドの各々の活性領域を定めるステップをさらに含む、請求項２１又は請求項２２に記載の方法。
  24. 活性領域を定める前記ステップは、
    前記複数の第１触媒パッドの各々の第１の部分をマスクで覆うステップと、
    前記第１の部分が前記活性領域を定めるように、前記マスクに対して選択的な前記複数の第１触媒パッドの各々の第２の部分をエッチングするステップと、
    をさらに含む、請求項２３に記載の方法。
  25. 前記マスクは、エッチング後に前記デバイス構造体から除去される一時的なスペーサである、請求項２４に記載の方法。
  26. 前記複数の第１触媒パッドの対応する１つの上に合成された少なくとも１つの半導体カーボン・ナノチューブの第１端部と各々が電気的に結合された複数の第１コンタクトを形成するステップをさらに含む、請求項２１から請求項２５までのいずれか一つの請求項に記載の方法。
  27. 前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記方法は、前記導電層をパターン形成して、前記アレイにおける前記複数の行の各々に位置するすべての半導体デバイス構造体の前記第１コンタクトを各々が電気的に相互接続する複数のビット線を定めるステップをさらに含む、請求項２６に記載の方法。
  28. 前記アレイは、複数の行と複数の列に配列された半導体デバイス構造体を有し、前記複数のゲート電極の各々は、前記アレイにおける前記複数の列の対応する１つに位置する複数の半導体デバイス構造体についてのワード線を定める、請求項２７に記載の方法。
  29. 前記複数の第１触媒パッドの対応する１つの上に合成された前記少なくとも１つの半導体カーボン・ナノチューブの第２端部と各々が電気的に結合された複数の第２コンタクトを形成するステップをさらに含む、請求項２６から請求項２８までのいずれか一つの請求項に記載の方法。
  30. 前記複数のゲート電極と、前記複数の第１コンタクトと、前記複数の第２コンタクトとを、論理回路として電気的に相互接続するステップをさらに含む、請求項２９に記載の方法。
  31. 前記複数のゲート電極と、前記複数の第１コンタクトと、前記複数の第２コンタクトとを、メモリ回路として電気的に相互接続するステップをさらに含む、請求項２９に記載の方法。
  32. 前記複数の第１触媒パッドの各々からその上にある前記少なくとも１つの半導体カーボン・ナノチューブの隣接する端部に電気伝導率増加物質を拡散させるステップをさらに含む、請求項２１から請求項３１までのいずれかの請求項に記載の方法。
  33. 電気伝導率増加物質を拡散させる前記ステップは、前記反応物質を前記反応物質通路によって前記複数の第１触媒パッドの各々に誘導した後に行われる、請求項３２に記載の方法。
JP2006552625A 2004-02-12 2005-02-10 半導体デバイス構造体のアレイを含む回路を製造するための方法 Expired - Fee Related JP5089174B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/777,576 US7829883B2 (en) 2004-02-12 2004-02-12 Vertical carbon nanotube field effect transistors and arrays
US10/777,576 2004-02-12
PCT/EP2005/050591 WO2005078819A1 (en) 2004-02-12 2005-02-10 Methods of fabricating vertical carbon nanotube field effect transistors for arrangement in arrays and field effect transistors and arrays formed thereby

Publications (2)

Publication Number Publication Date
JP2007523477A true JP2007523477A (ja) 2007-08-16
JP5089174B2 JP5089174B2 (ja) 2012-12-05

Family

ID=34838018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006552625A Expired - Fee Related JP5089174B2 (ja) 2004-02-12 2005-02-10 半導体デバイス構造体のアレイを含む回路を製造するための方法

Country Status (9)

Country Link
US (2) US7829883B2 (ja)
EP (1) EP1714330B1 (ja)
JP (1) JP5089174B2 (ja)
KR (1) KR100992296B1 (ja)
CN (1) CN1943055B (ja)
AT (1) ATE504946T1 (ja)
DE (1) DE602005027316D1 (ja)
TW (1) TWI344662B (ja)
WO (1) WO2005078819A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324600A (ja) * 2006-06-02 2007-12-13 Qimonda Ag メモリデバイス、特にトランジスタを有する相変化ランダムアクセスメモリデバイス、およびメモリデバイスの形成方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US20050167655A1 (en) * 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US7109546B2 (en) 2004-06-29 2006-09-19 International Business Machines Corporation Horizontal memory gain cells
US7233071B2 (en) * 2004-10-04 2007-06-19 International Business Machines Corporation Low-k dielectric layer based upon carbon nanostructures
DE102004049453A1 (de) * 2004-10-11 2006-04-20 Infineon Technologies Ag Elektrischer Schaltkreis mit einer Nanostruktur und Verfahren zum Herstellen einer Kontaktierung einer Nanostruktur
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US7781862B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
WO2007092770A2 (en) * 2006-02-02 2007-08-16 William Marsh Rice University Fabrication de dispositifs electriques par façonnage de nanotubes
WO2007092835A2 (en) * 2006-02-07 2007-08-16 William Marsh Rice University Production de reseaux verticaux de nanotubes de carbone a petit diametre et paroi simple
US20070183189A1 (en) * 2006-02-08 2007-08-09 Thomas Nirschl Memory having nanotube transistor access device
WO2008051316A2 (en) * 2006-06-12 2008-05-02 President And Fellows Of Harvard College Nanosensors and related technologies
KR100803690B1 (ko) * 2006-08-10 2008-02-20 삼성전자주식회사 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법.
KR100781972B1 (ko) * 2006-09-18 2007-12-06 삼성전자주식회사 메모리 소자 및 그의 제조방법
WO2009023304A2 (en) * 2007-05-02 2009-02-19 Atomate Corporation High density nanotube devices
KR101478540B1 (ko) * 2007-09-17 2015-01-02 삼성전자 주식회사 트랜지스터의 채널로 나노 물질을 이용하는 바이오 센서 및그 제조 방법
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
WO2009064842A1 (en) * 2007-11-13 2009-05-22 William Marsh Rice Unvirsity Vertically-stacked electronic devices having conductive carbon films
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
US8350360B1 (en) 2009-08-28 2013-01-08 Lockheed Martin Corporation Four-terminal carbon nanotube capacitors
US8405189B1 (en) * 2010-02-08 2013-03-26 Lockheed Martin Corporation Carbon nanotube (CNT) capacitors and devices integrated with CNT capacitors
EP2363958A1 (en) * 2010-03-04 2011-09-07 Thomson Licensing Field programmable gate array
US8455365B2 (en) * 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
US8772782B2 (en) 2011-11-23 2014-07-08 International Business Machines Corporation Transistor employing vertically stacked self-aligned carbon nanotubes
CN104576321A (zh) * 2015-01-30 2015-04-29 京东方科技集团股份有限公司 一种电极结构、其制作方法、显示基板及显示装置
CN107572504B (zh) * 2016-07-05 2020-07-10 中国科学院金属研究所 一种柔性薄层碳覆盖碳纳米管垂直阵列的制备方法
CN206067049U (zh) 2016-07-29 2017-04-05 合肥鑫晟光电科技有限公司 膜材以及撕膜装置
US11417729B2 (en) * 2019-08-29 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with channels formed of low-dimensional materials and method forming same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002110977A (ja) * 2000-06-27 2002-04-12 Samsung Electronics Co Ltd 炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法
JP2003086796A (ja) * 2001-09-11 2003-03-20 Fujitsu Ltd 円筒状多層構造体による半導体装置
US20030132461A1 (en) * 2000-07-28 2003-07-17 Wolfgang Roesner Field-effect transistor, circuit configuration and method of fabricating a field-effect transistor
JP2004040080A (ja) * 2002-07-02 2004-02-05 Ind Technol Res Inst 垂直型ナノチューブトランジスタおよびその製造方法
JP2004165297A (ja) * 2002-11-11 2004-06-10 Fujitsu Ltd 半導体装置
JP2005159332A (ja) * 2003-10-28 2005-06-16 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法
JP2006504278A (ja) * 2002-10-31 2006-02-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5796573A (en) 1997-05-29 1998-08-18 International Business Machines Corporation Overhanging separator for self-defining stacked capacitor
US6250984B1 (en) 1999-01-25 2001-06-26 Agere Systems Guardian Corp. Article comprising enhanced nanotube emitter structure and process for fabricating article
JP3730476B2 (ja) * 2000-03-31 2006-01-05 株式会社東芝 電界放出型冷陰極及びその製造方法
SE520109C2 (sv) * 2000-05-17 2003-05-27 Ericsson Telefon Ab L M Effekttransistorer för radiofrekvenser
EP1662575B1 (en) 2000-11-01 2007-10-17 Japan Science and Technology Agency A NOT circuit
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
US6440763B1 (en) * 2001-03-22 2002-08-27 The United States Of America As Represented By The Secretary Of The Navy Methods for manufacture of self-aligned integrally gated nanofilament field emitter cell and array
US7084507B2 (en) 2001-05-02 2006-08-01 Fujitsu Limited Integrated circuit device and method of producing the same
US6525453B2 (en) * 2001-05-02 2003-02-25 Huang Chung Cheng Field emitting display
WO2003063208A2 (en) 2002-01-18 2003-07-31 California Institute Of Technology Array-based architecture for molecular electronics
JP5165828B2 (ja) 2002-02-09 2013-03-21 三星電子株式会社 炭素ナノチューブを用いるメモリ素子及びその製造方法
EP1341183B1 (en) * 2002-02-25 2008-12-03 STMicroelectronics S.r.l. Optically readable molecular memory obtained using carbon nanotubes, and method for storing information in said molecular memory
US6515325B1 (en) 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US6891227B2 (en) 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
US20030211724A1 (en) * 2002-05-10 2003-11-13 Texas Instruments Incorporated Providing electrical conductivity between an active region and a conductive layer in a semiconductor device using carbon nanotubes
JP4416376B2 (ja) * 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
US6979947B2 (en) 2002-07-09 2005-12-27 Si Diamond Technology, Inc. Nanotriode utilizing carbon nanotubes and fibers
CN1472814A (zh) * 2002-08-01 2004-02-04 中国科学院物理研究所 基于碳纳米管单电子晶体管设计的单电子存储器及制法
DE10250984A1 (de) 2002-10-29 2004-05-19 Hahn-Meitner-Institut Berlin Gmbh Feldeffekttransistor sowie Verfahren zu seiner Herstellung
DE10250830B4 (de) 2002-10-31 2015-02-26 Qimonda Ag Verfahren zum Herstellung eines Schaltkreis-Arrays
KR100790859B1 (ko) 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
KR100493166B1 (ko) 2002-12-30 2005-06-02 삼성전자주식회사 수직나노튜브를 이용한 메모리
US6933222B2 (en) 2003-01-02 2005-08-23 Intel Corporation Microcircuit fabrication and interconnection
WO2004105140A1 (ja) 2003-05-22 2004-12-02 Fujitsu Limited 電界効果トランジスタ及びその製造方法
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US20050167655A1 (en) 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002110977A (ja) * 2000-06-27 2002-04-12 Samsung Electronics Co Ltd 炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法
US20030132461A1 (en) * 2000-07-28 2003-07-17 Wolfgang Roesner Field-effect transistor, circuit configuration and method of fabricating a field-effect transistor
JP2003086796A (ja) * 2001-09-11 2003-03-20 Fujitsu Ltd 円筒状多層構造体による半導体装置
JP2004040080A (ja) * 2002-07-02 2004-02-05 Ind Technol Res Inst 垂直型ナノチューブトランジスタおよびその製造方法
JP2006504278A (ja) * 2002-10-31 2006-02-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法
JP2004165297A (ja) * 2002-11-11 2004-06-10 Fujitsu Ltd 半導体装置
JP2005159332A (ja) * 2003-10-28 2005-06-16 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324600A (ja) * 2006-06-02 2007-12-13 Qimonda Ag メモリデバイス、特にトランジスタを有する相変化ランダムアクセスメモリデバイス、およびメモリデバイスの形成方法

Also Published As

Publication number Publication date
TW200535896A (en) 2005-11-01
EP1714330B1 (en) 2011-04-06
ATE504946T1 (de) 2011-04-15
KR100992296B1 (ko) 2010-11-08
US20050179029A1 (en) 2005-08-18
US7820502B2 (en) 2010-10-26
KR20060130154A (ko) 2006-12-18
JP5089174B2 (ja) 2012-12-05
US20080044954A1 (en) 2008-02-21
CN1943055A (zh) 2007-04-04
DE602005027316D1 (de) 2011-05-19
TWI344662B (en) 2011-07-01
WO2005078819A1 (en) 2005-08-25
EP1714330A1 (en) 2006-10-25
US7829883B2 (en) 2010-11-09
CN1943055B (zh) 2011-02-23

Similar Documents

Publication Publication Date Title
JP5089174B2 (ja) 半導体デバイス構造体のアレイを含む回路を製造するための方法
JP5511746B2 (ja) 垂直型ナノチューブ半導体デバイス構造体の形成方法
US7211844B2 (en) Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
JP4032083B2 (ja) カーボン・ナノチューブの安定な合成を促進させる方法および構造
US7265376B2 (en) Non-volatile memory cell, memory cell arrangement and method for production of a non-volatile memory cell
US11043455B2 (en) Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
JP2011517123A (ja) カーボンナノチューブ可逆抵抗スイッチング素子を含むメモリセルおよびその形成方法
WO2022072005A1 (en) Three-dimensional memory device with dielectric wall support structures and method of forming the same
US11521984B2 (en) Three-dimensional memory device containing low resistance source-level contact and method of making thereof
MXPA06008502A (en) Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120213

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20120213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees