CN1943055B - 半导体器件结构及制造包括该结构的阵列的电路的方法 - Google Patents

半导体器件结构及制造包括该结构的阵列的电路的方法 Download PDF

Info

Publication number
CN1943055B
CN1943055B CN2005800046714A CN200580004671A CN1943055B CN 1943055 B CN1943055 B CN 1943055B CN 2005800046714 A CN2005800046714 A CN 2005800046714A CN 200580004671 A CN200580004671 A CN 200580004671A CN 1943055 B CN1943055 B CN 1943055B
Authority
CN
China
Prior art keywords
catalyst
semiconductor device
contact
tube
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005800046714A
Other languages
English (en)
Other versions
CN1943055A (zh
Inventor
古川俊治
马克·C·哈凯
史蒂文·J·霍姆斯
戴维·V·霍拉克
查尔斯·W·科伯格三世
彼得·米切尔
拉里·A·内斯比特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1943055A publication Critical patent/CN1943055A/zh
Application granted granted Critical
Publication of CN1943055B publication Critical patent/CN1943055B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Carbon And Carbon Compounds (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种用于形成碳纳米管场效应晶体管、碳纳米管场效应晶体管的阵列的方法，以及该方法形成的器件结构和器件结构的阵列。该方法包括形成堆叠结构，该堆叠结构包括栅极电极层和催化剂垫，该催化剂垫每个与源极/漏极接触电耦接。该栅极电极层分为多个栅极电极且至少一个半导体碳纳米管通过化学气相沉积工艺合成在所述催化剂垫的每个上。所完成的器件结构包括具有被覆盖以栅极电介质的侧壁的栅极电极和与该栅极电极的所述侧壁相邻的至少一个半导体碳纳米管。源极/漏极接触与该半导体碳纳米管的相对两端电耦接从而完成该器件结构。可以配置多个器件结构作为存储电路或者作为逻辑电路。

Description

半导体器件结构及制造包括该结构的阵列的电路的方法 
技术领域
本发明涉及半导体器件制造，更特别地，涉及构造垂直碳纳米管场效应晶体管及其阵列的方法、以及通过这样的方法形成的器件结构和器件结构的阵列。 
背景技术
传统场效应晶体管(FET)是一般作为基本构件块包括在集成电路(IC)芯片的复杂电路中的常见常规元件。FET尺寸的等比例缩小改善了电路性能且提高了设置在IC芯片上的FET的功能性能力。然而，持续的尺寸减小会受到与传统材料相关的尺寸限制以及与光刻构图相关的成本的妨碍。 
碳纳米管是碳原子的六角环构成的纳米级大高宽比(high-aspect-ratio)圆筒，其可具有半导体电子状态或导体电子状态。合成适于形成FET阵列的碳纳米管的常规方法利用化学气相沉积(CVD)工艺。具体地，CVD工艺将含碳反应物流引导至位于平面基板上的催化剂材料，在那里反应物被催化从而合成碳纳米管。通过活性碳原子在与催化剂材料的界面处的插入，碳纳米管生长且变长。然后碳纳米管被收割以用于各种目标应用。 
已经利用半导体的碳纳米管作为沟道区域且在位于基板表面上的金源极电极和金漏极电极之间延伸的半导体的碳纳米管的相对两端形成接触而成功制造了FET。栅极电极定义在碳纳米管下面的基板中且通常在源极和漏极电极之间。基板的氧化表面定义位于埋设栅极电极和碳纳米管之间的栅极电介质。 
纳米管FET可以可靠地开关，且与相当的硅基器件结构相比，由于碳纳米管的小尺寸而消耗显著更少的功率。已经在受控实验室条件下通过利用原子力显微镜操作单根半导体碳纳米管以精确定位在源极和漏极电极之间而成功形成了这样的FET。还已经通过从随机分散的半导体碳纳米管的组中将单根半导体碳纳米管符合地定位在源极和漏极电极之间而形成了纳米管FET。 
IC芯片的制造和批量生产需要FET的大阵列。碳纳米管的常规操作或符合定位不能满足批量生产的要求。不幸地，随着碳纳米管变长，到达催化剂材料的CVD反应物流变得有限，其使纳米管的合成变得缓慢甚至中断。在某些FET设计中，催化剂材料位于大高宽比开口的基部，这进一步限制了反应物流(reactant flow)。 
发明内容
根据第一方面，提供一种半导体器件结构，包括：栅极电极，包括垂直侧壁和覆盖该垂直侧壁的栅极电介质；在与所述栅极电极的所述垂直侧壁相邻的位置处垂直延伸在相对的第一和第二端之间的至少一个半导体碳纳米管；与所述至少一个半导体碳纳米管的所述第一端电耦接的第一接触；以及与所述至少一个半导体碳纳米管的所述第二端电耦接的第二接触。 
在一个实施例中，该半导体器件结构还包括将该导体碳纳米管与该栅极电极电耦接的催化剂垫，该催化剂垫参与所述导体碳纳米管的合成。 
在一个实施例中，至少一个半导体碳纳米管是单壁半导体碳纳米管。 
在一个实施例中，该半导体器件还包括在与所述栅极电极的所述垂直侧壁相邻的位置处垂直延伸的多个半导体碳纳米管。 
在一个实施例中，该第一接触(例如源极)包括催化剂垫，该催化剂垫的特征在于对生长所述至少一个半导体纳米管有效的催化剂材料。在此实施例中，该至少一个半导体碳纳米管的第一端可包括在制造期间从所述催化剂垫扩散到所述第一端中的电导率增强物质。 
在一个实施例中，该半导体器件结构还包括设置在所述第一接触和所述栅极电极之间用于将所述第一接触与所述栅极电极电隔离的绝缘层。 
在一个实施例中，该半导体器件结构还包括设置在该第二接触和该栅极电极之间用于将该第二接触与该栅极电极电隔离的绝缘层。 
在一个实施例中，该半导体器件结构还包括第三接触以及将所述栅极电极与该第三接触电耦接的至少一个导体碳纳米管。 
在一个实施例中，该第二接触包括垂直延伸的金属柱，其与所述至少一个半导体碳纳米管的该第二端电耦接。在此实施例中，该第二接触可包括在所述栅极电极下水平延伸用于将所述催化剂垫与所述金属柱耦接的导电层。
在一个实施例中，该第二接触包括至少一个垂直延伸的导体碳纳米管，其与所述至少一个半导体碳纳米管的所述第二端电耦接。在此实施例中，该第二接触可包括在所述栅极电极下水平延伸用于将所述催化剂垫与所述至少一个垂直延伸的导体碳纳米管耦接的导电层。 
优选地，提供一种半导体器件结构，其包括具有被覆盖以栅极电介质的垂直侧壁的栅极电极以及在与所述栅极电极的该垂直侧壁相邻的位置处垂直延伸的半导体碳纳米管。源极优选与该半导体碳纳米管的一端电耦接，漏极优选与该半导体碳纳米管的相反端电耦接。多个半导体器件结构可以以阵列布置且作为存储电路或者作为逻辑电路互连在一起。 
优选地，提供一种合成包括碳纳米管的FET的阵列的方法，其适于批量生产技术且其中在集成到FET结构中的催化剂材料处发生的CVD纳米管合成工艺不受限于反应物流限制。 
优选地，提供一种制造器件结构的方法。该方法优选包括形成堆叠结构，该堆叠结构包括多个与源极接触电耦接的催化剂垫、栅极电极层、以及将该栅极电极层与该多个催化剂垫分隔开的绝缘层。该方法还优选包括划分所述堆叠结构从而在所述栅极电极层中定义多个栅极电极，其中相邻栅极电极通过反应物路径被分隔开且所述多个催化剂垫的每个在所述多个栅极电极的对应的一个的垂直侧壁附近的位置处至少部分暴露于反应物路径。优选地，至少一个半导体碳纳米管采用包括将反应物通过所述反应物路径引导到所述多个催化剂垫的每个的化学气相沉积工艺被合成在所述多个催化剂垫的每个上。 
根据第二方面，提供一种电路，包括互连的多个所述第一方面的半导体器件结构，其以特征在于多个行和多个列的阵列布置。 
在一个实施例中，该多个半导体器件互连作为存储电路。 
在一个实施例中，该电路还包括：多个字线，每个电互连位于所述阵列的所述多个行的对应的一个中的所述多个半导体器件的每个的所述栅极电极；以及多个位线，每个电互连位于所述阵列的所述多个列的对应的一个中的所述多个半导体器件的每个的所述第二接触。 
在一个实施例中，所述多个字线的每个包括所述多个半导体器件的所述栅极电极。 
在一个实施例中，所述多个位线的每个包括电耦接位于所述阵列的所述 多个行的对应的一个中的所述多个半导体器件的每个的源极的导电条。 
在一个实施例中，该电路还包括：基板，承载所述多个半导体器件且特征在于垂直于表面观察时的表面区域，所述多个半导体器件通过开口空间分隔开，所述开口空间在所述表面区域的约20％至约50％的范围。 
在一个实施例中，该多个半导体器件互连作为逻辑电路。 
根据第三方面，提供一种制造包括半导体器件结构的阵列的电路的方法，包括：形成包括导电层、每个与该导电层电耦接的多个第一催化剂垫、栅极电极层、以及将该栅极电极层与所述多个第一催化剂垫分隔开的绝缘层的堆叠结构；划分所述堆叠结构从而在所述栅极电极层中定义多个栅极电极以定义所述阵列，其中相邻栅极电极通过反应物路径分隔开且所述多个第一催化剂垫的每个在所述多个栅极电极的对应的一个的垂直侧壁附近的位置处至少部分暴露到所述反应物路径；以及通过所述反应物路径将反应物引导到所述多个第一催化剂垫的每个以用于通过化学气相沉积工艺在所述多个第一催化剂垫的每个上从所述反应物合成至少一个半导体碳纳米管。 
在一个实施例中，该方法还包括：在所述栅极电极上形成多个第二催化剂垫；以及在所述多个第二催化剂垫的每个上合成至少一个导体碳纳米管。 
在一个实施例中，该方法还包括定义所述多个第一催化剂垫的每个的活性区域。 
在一个实施例中，定义所述活性区域还包括：用掩模覆盖所述多个第一催化剂垫的每个的第一部分；以及蚀刻所述多个第一催化剂垫的相对于所述掩模选择的第二部分，使得所述第一部分定义所述活性区域。 
在一个实施例中，所述掩模是临时间隔物，在蚀刻后其从所述器件结构被去除。 
在一个实施例中，该方法还包括：形成多个第一接触，其每个与合成在所述多个第一催化剂垫的对应的一个上的所述至少一个半导体碳纳米管的第一端电耦接。 
在一个实施例中，该阵列特征在于以多个行和多个列布置的半导体器件结构，且该方法还包括：构图所述导电层从而定义多个位线，其每个电互连位于所述阵列的所述多个行的每个中的全部半导体器件的所述第一接触。 
在一个实施例中，该阵列特征在于以多个行和多个列布置的半导体器件结构，且所述多个栅极电极的每个定义用于位于所述阵列的所述多个列的对 应的一个中的所述多个半导体器件的字线。 
在一个实施例中，该方法还包括：形成多个第二接触，其每个与合成在所述多个第一催化剂垫的对应的一个上的所述至少一个半导体碳纳米管的第二端电耦接。 
在一个实施例中，该方法还包括：将所述多个栅极电极、所述多个第一接触、以及所述多个第二接触电互连为逻辑电路。 
在一个实施例中，该方法还包括将所述多个栅极电极、所述多个第一接触、以及所述多个第二接触电互连为存储电路。 
在一个实施例中，该方法还包括：从所述第一多个催化剂垫扩散电导率增强物质到其上所述至少一个半导体碳纳米管的相邻端中。 
在一个实施例中，扩散所述电导率增强物质发生在通过所述反应物路径将所述反应物引导到所述多个第一催化剂垫的每个之后。 
附图说明
现在将参照附图以示例方式详细说明本发明的实施例，附图中： 
图1A是根据本发明一实施例的部分基板的顶视图； 
图1B是根据本发明一实施例的基本沿图1A的线1B-1B截取的剖视图； 
图2A是根据本发明一实施例的在后续制造阶段图1A的基板的顶视图； 
图2B是根据本发明一实施例的基本沿图2A的线2B-2B截取的剖视图； 
图3A是根据本发明一实施例的在后续制造阶段与图2A类似的顶视图； 
图3B是根据本发明一实施例的基本沿图3A的线3B-3B截取的剖视图； 
图4A是根据本发明一实施例的在后续制造阶段与图3A类似的顶视图； 
图4B是根据本发明一实施例的基本沿图4A的线4B-4B截取的剖视图； 
图5A是根据本发明一实施例的在后续制造阶段与图4A类似的顶视图； 
图5B是根据本发明一实施例的基本沿图5A的线5B-5B截取的剖视图； 
图6A是根据本发明一实施例的在后续制造阶段与图5A类似的顶视图； 
图6B是根据本发明一实施例的基本沿图6A的线6B-6B截取的剖视图； 
图7A是根据本发明一实施例的在后续制造阶段与图6A类似的顶视图； 
图7B是根据本发明一实施例的基本沿图7A的线7B-7B截取的剖视图； 
图8A是根据本发明一实施例的在后续制造阶段与图7A类似的顶视图； 
图8B是根据本发明一实施例的基本沿图8A的线8B-8B截取的剖视图；
图9A是根据本发明一实施例的在后续制造阶段与图8A类似的顶视图； 
图9B是根据本发明一实施例的基本沿图9A的线9B-9B截取的剖视图； 
图10A是根据本发明一供选实施例的器件结构的与图9A类似的顶视图； 
图10B是基本沿图10A中的线10B-10B截取的剖视图； 
图11A是根据本发明一供选实施例的器件结构的与图10A类似的顶视图； 
图11B是基本沿图11A中的线11B-11B截取的剖视图； 
图12A是根据本发明一供选实施例的器件结构的与图11A类似的顶视图； 
图12B是基本沿图12A中的线12B-12B截取的剖视图； 
具体实施方式
各种实施例提供用于形成场效应晶体管(FET)的阵列的方法，该场效应晶体管包括半导体碳纳米管作为作为沟道区域，且可选地，包括导体碳纳米管作为栅极接触和/或源极接触的构件。相邻FET间隔开，使得碳纳米管变长时到达支持纳米管合成的催化剂材料的CVD反应物流不会变得受限。因为纳米管合成不因显著的流限制而受到妨碍，所以碳纳米管可以以较高速度生长至较大长度，且FET的阵列可通过合适的批量生产技术形成。 
参照图1A和1B，层堆叠10形成在覆盖以导电层14的多个平行行或条的基板12上，导电层14包括在所完成的器件结构54(图9A和9B)中参与源极/漏极连接的导电材料。基板12可由任何合适的基板材料构成，包括但不限于硅(Si)、砷化镓(GaAs)、玻璃、碳化硅(SiC)和二氧化硅(SiO2)。如果基板12由导电材料构成，则它必需被覆盖以绝缘材料(未示出)，使得分立器件结构54在制成之后不短路到一起。层堆叠10包括通过绝缘层20与栅极导体18分隔开的图案化的催化剂垫层16。栅极导体18包括导电材料的毯层，例如通过低压化学气相沉积(LPCVD)工艺沉积的高度掺杂的多晶硅。绝缘层20由通过任何合适的常规沉积技术沉积的绝缘材料薄膜形成，例如SiO2、氮化硅(Si3N4)或氮氧化硅(SiOxNy)。形成基板12、导电层14和栅极导体18的材料不催化碳纳米管的合成。 
通过利用任何常规沉积技术沉积催化剂材料的毯层，然后采用标准光刻 和减蚀刻工艺构图该毯层来形成催化剂垫16，所述常规沉积技术包括但不限于利用合适的前体例如金属卤化物和羰基金属的化学气相沉积(CVD)工艺、溅镀、以及物理气相沉积。定位导电的催化剂垫16使得导电层14的条不彼此短路。催化剂垫16中的催化剂材料是当在适于促进纳米管生长的化学反应条件下暴露于适当的反应物时能成核并支持半导体碳纳米管的合成或生长的任何材料。用于催化剂垫16的合适催化剂材料包括但不限于铁、镍、钴、这些金属的化合物例如金属氧化物和金属硅化物、以及这些金属的合金。在金属氧化物的情况下，需要进行还原以获得或激活催化剂材料。催化剂材料或与催化剂材料混合成合金的材料，例如过渡金属、钾、铷、或五氟化砷(AsF5)，在合适的条件下也能够从催化剂垫16选择性扩散到合成的半导体碳纳米管42(图7A和7B)中以增大被扩散的区域的电导率，如下面说明的。 
这里提及的术语“垂直”、“水平”等以示例而不是以限制的方式给出，以确定参照系。这里所使用的术语“水平”定义为平行于常规平面或基板12的表面的平面，与取向无关。术语“垂直”指的是与刚才定义的水平垂直的方向。诸如“在...上”、“在...上方”、“在...下”、“侧”(如“侧壁”)、“更高”、“更低”、“在...之上”、“在...下面”和“在...下方”相对于水平平面定义。应理解，可采用各种其它的参照系而不偏离本发明的思想和范围。 
参照处于后续制造阶段的图2A和2B，其中相似的附图标记表示与图1A和1B中相似的特征，绝缘层24沉积在栅极导体18上且通过标准光刻和蚀刻工艺被构图。绝缘层24由不催化碳纳米管的合成的绝缘材料的薄膜形成，例如SiO2、Si3N4或SiOxNy。绝缘层24可通过任何合适的常规沉积技术来沉积。绝缘层20和24应是薄的，以优化器件性能。 
参照处于后续制造阶段的图3A和3B，其中相似的附图标记表示与图2A和2B中相似的特征，层堆叠10(图2A和2B)被构图从而形成与共同作用以定义器件结构54(图9A和9B)的矩形栅格的导电层14的条直交地行进的基本相同的平行列栅极电极25的阵列。为此，绝缘层24和栅极导体18的垂直对准部分通过还暴露催化剂垫16和导电层14的区域的标准光刻和蚀刻工艺被去除。绝缘层20将每个栅极电极25与导电层14电隔离。在存储器应用中，每个栅极电极25定义用于选择相应的器件结构54的列中的全部器件结构54的字线26。尽管图3A和3B中仅示出两个栅极电极25，但 是这仅仅是示例的方式，任何数目的栅极电极25可定义在栅极导体18中从而满足特定电路设计。 
导电层14的相邻条通过绝缘层12的多个平行条之一彼此分隔开，当绝缘层20和栅极导体18的部分被去除时，它们被暴露。导电层14的条定义位线27，用于选择相应的器件结构54的行中的全部器件结构54。字线26和位线27与适当的电路(未示出)进行接口，从而读取或寻址位于选定字线26和选定位线27的交叉处的特定器件结构54。因此，根据本发明的此实施例定义了存储器件结构54的阵列。 
参照处于后续制造阶段的图4A和4B，其中相似的附图标记表示与图3A和3B中相似的特征，形成可以由SiO2或SiOxNy构成的临时间隔物28，其覆盖催化剂垫16、绝缘层20和栅极电极25的垂直表面。临时间隔物28的厚度或宽度在蚀刻之后确定最终暴露到用于合成碳纳米管的反应物的催化剂垫16的每个的催化剂位置或活性区域34。据信活性区域34的尺寸是确定合成在其上的半导体碳纳米管42(图7A和7B)的尺寸的一个因素。在本发明的某些实施例中，活性区域34的宽度为若干纳米左右。 
参照处于后续制造阶段的图5A和5B，其中相似的附图标记表示与图4A和4B中相似的特征，利用本领域技术人员公知的湿蚀刻或干蚀刻工艺通过去除催化剂垫16的未被临时间隔物28掩蔽的部分来定义活性区域34。活性区域通过利用本领域技术人员公知的湿蚀刻或干蚀刻工艺来去除临时间隔物28而暴露。蚀刻工艺之后，所得结构包括每个具有所需特征尺寸的活性区域34的阵列。活性区域34的一列与每个栅极电极25对准。 
在本发明的供选实施例中，催化剂垫16沉积为单层厚度且被退火从而产生纳米晶。较小的纳米晶可以导致较小直径纳米管42(图7A和7B)的合成且可以有利于单壁碳纳米管42的合成。 
参照处于后续制造阶段的图6A和6B，其中相似的附图标记表示与图5A和5B中相似的特征，绝缘层38施加到每个栅极电极25的垂直表面。绝缘层38可由任何合适的绝缘或电介质材料构成，例如通过氧化工艺生长的或者通过CVD工艺沉积的SiO2。绝缘层38充当完成的器件结构54(图10A和10B)中的栅极电介质。字线26布置为平行列且位线27以平行的行布置，相邻字线26通过提供到达活性区域34的反应物流路径的对应的多个开口容积或空间39之一分隔开。在本发明的某些实施例中，开口空间39定义的区 域对沿与基板12正交或垂直的方向观察的总区域的比值为约20％和约50％之间，优选约33％。绝缘层38的形成会氧化形成活性区域34的催化剂材料或以其它方式使之不活泼。氧化的催化剂材料可利用混合气体(forming gas)或氢在约300℃至约600℃的温度下还原，其被选择从而避免潜在地还原绝缘层38。 
参照处于后续制造阶段的图7A和7B，其中相似的附图标记表示与图6A和6B中相似的特征，碳纳米管42通过CVD工艺生长或合成在活性区域34上。碳纳米管42的长度通常为约50nm至约500nm，其大致对应于栅极电极25的垂直高度。可选的间隔物(未示出)可应用在催化剂垫16的活性区域34的垂直表面周围从而消除从那些垂直表面的纳米管合成，其会潜在地堵塞开口空间39和/或通过延伸在相邻字线26或相邻位线27之间而不期望地产生不需要的电连接。如果暴露在开口空间39中的导电层14由支持纳米管合成的导电材料构成，则必须应用临时掩模材料层(未示出)以在纳米管合成期间覆盖导电层14的暴露水平表面且在纳米管合成之后被去除。 
每个活性区域34支持一个或更多半导体碳纳米管42的合成。在本发明的一个实施例中，纳米管合成条件和反应物和/或构成催化剂垫16的催化剂材料的类型被选择来在活性区域34上选择性地生长半导体碳纳米管42。供选地，通过例如施加足够大的电流从而破坏具有导体分子结构的纳米管42，活性区域34上的半导体碳纳米管42可以优先选自所生长的包括导体和半导体分子结构两者的纳米管42的集合。用于导体碳纳米管的合成后破坏的示例性方法描述在共同受让的美国专利No.6423583中，在此引用其全部内容作为参考。 
碳纳米管42构成精确布置的键合碳原子的六角环的中空圆筒管，具有特征在于半导体电子状态的结构。圆筒管可具有从约0.5nm到若干纳米范围内的直径，该直径受到活性区域34的尺寸的限制，如果多壁，可具有数纳米的壁厚。没有限制地，碳纳米管42可以是类似同心圆筒的多壁纳米管，或者替代地可以构成单壁纳米管。 
碳纳米管42从对应的活性区域34向上延伸，具有垂直的或者考虑到生长方向上会发生从垂直状态的较小的偏离(例如倾斜)而至少基本垂直的取向。变长的碳纳米管42将紧密地在空间上遵循栅极电极25的相邻垂直表面或与之一致。预期纳米管42的垂直方向对于等离子体增强CVD特别明显， 等离子体增强CVD中纳米管42可沿开口空间39中存在的电场的方向变长。尽管不希望被理论束缚，相信范得瓦尔斯力将作用来将变长的碳纳米管42吸引到绝缘层38的垂直表面。 
合成碳纳米管42的CVD工艺或等离子体增强CVD工艺优选依赖于在适于促进碳纳米管在形成催化剂垫16的催化剂材料上的生长的生长条件下供应的任何合适的气体或蒸发的含碳反应物，包括但不限于一氧化碳(CO)、乙烯(C2H4)、甲烷(CH4)、乙炔(C2H2)、二甲苯(C6H4(CH3)2)、C2H2和氨(NH3)的混合物、C2H2和氮(N2)的混合物、C2H2和氢(H2)的混合物、乙醇(C2H6O)和N2的混合物。基板12可加热到足以促进和/或加速CVD生长的温度。反应物被输送或供给到每个活性区域34，在那里反应物与催化剂材料化学反应从而成核碳纳米管42且在成核后维持其生长。特别地，在由字线26之间开口空间39定义的容积中反应物没有明显的流动限制地自由流动到活性区域34以参与半导体碳纳米管42的合成。预期通过碳原子在每根碳纳米管42与相应的活性区域34之间的界面处的增加而产生合成。催化剂垫16的催化剂材料参与且促进碳纳米管合成，而其自身不被化学反应转变或消耗，所述化学反应通过减小形成半导体碳纳米管42的反应的活性能而发生在其暴露表面。 
在纳米管合成期间或者完成纳米管合成且不再存在反应物之后通过高温热退火，源自催化剂材料或来自与催化剂材料混合成合金的材料的原子会扩散到半导体碳纳米管42的长度区域中。扩散物质的存在将提高优选约等于绝缘层20的厚度的长度的扩散区域中半导体碳纳米管42的电导率。通常，在比纳米管合成期间的温度高的温度进行扩散，其仅在碳纳米管42合成之后受控地促进扩散。换言之，合成期间导电提高物质不从催化材料的活性区域34传输到碳纳米管42中，否则对于与栅极电极25水平对准的纳米管42的长度会损害纳米管42的半导体属性。 
参照处于后续制造阶段的图8A和8B，其中相似的附图标记表示与图7A和7B中相似的特征，通过常规工艺保形沉积电介质材料的填充层46从而填充相邻字线26之间的开口空间以及相邻半导体碳纳米管42之间的任何如果存在的间隔。填充层46可以是例如通过CVD工艺沉积的SiO2或低介电常数的旋涂玻璃。填充层46稳定化接触或接近绝缘层38的碳纳米管42的位置。填充层46通过CMP或任何其它合适的平坦化技术抛平且另一绝缘 层48例如SiO2沉积在平坦化的填充层46上。抛光去除填充层46至足以使突出到绝缘层24的上表面的水平平面之上的长纳米管42也变短的深度。 
参照处于后续制造阶段的图9A和9B，其中相似的附图标记表示与图8A和8B中相似的特征，通过利用标准光刻和蚀刻工艺在绝缘层48中定义接触开口，可选地用一个或更多阻挡/粘合增强层(未示出)对该接触开口加衬，及毯式沉积金属例如钨以用金属塞(plug)填充该接触开口，且然后通过任何合适的平坦化技术例如CMP去除该导电材料的过量浮盖物，由此形成与半导体碳纳米管42电耦接的源极/漏极接触50以及与栅极电极25电耦接的栅极接触52。当接触开口被蚀刻时特定碳纳米管42的自由端或前导尖端被暴露且在接触开口被填充以对应的金属塞从而形成源极/漏极接触50之后所述特定碳纳米管42的自由端或前导尖端垂直突出到对应的接触50的主体中。 
所得结构是存储电路，包括布置为场效应晶体管的互连的行和列阵列的存储器件结构54，所述场效应晶体管每个包括通过栅极电极25定义的栅极、源极/漏极接触50、催化剂垫16和导电层14的条定义的第二源极/漏极接触、绝缘层38定义的栅极电介质、以及沿半导体碳纳米管42的长度定义的半导体沟道区域。每个完成的器件结构54被电耦合以用于与支承在基板12的相邻区域上的其它器件结构54一起在存储电路中运行。 
图9A和9B中概略示出的多个电容器55和多个电容器56与不同字线26中的漏极接触50电耦接以用于电荷存储。此结构更详细地描述于例如S.Arai等人在IEEE IEDM01-403(2001)中的文章中，在此引用其全部内容作为参考。当足够的电压从传导线57、59之一施加到合适的字线26时，电流选择性地从催化剂垫16经碳纳米管42流动以在电容器56中存储电荷。存储器件结构54通过用来读和写存储器件结构54的二元状态的导电层14的条(例如位线27)和栅极电极25(例如位线26)电耦合。 
参照根据本发明一供选实施例的图10A和10B，其中相似的附图标记表示与图1-9中相似的特征，存储器件结构58包括催化剂垫22的第二图案化层，其设置在层堆叠10中一般在栅极导体18(图1A和1B)上面且在绝缘层24(图2A和2B)下面的位置。构成催化剂垫22的催化剂材料是当在适于促进纳米管生长的化学反应条件下暴露到合适的反应物时能够成核和支持碳纳米管44的合成或生长的任何导电材料。用于催化剂垫22的合适的催 化剂材料在上面关于催化剂垫16进行了描述。在催化剂垫22上通过CVD生长工艺生长或合成一个或更多碳纳米管44，其中至少小部分多个碳纳米管44具有特征在于导体电子态的结构。表征CVD生长工艺的合成条件可被修改从而优先地生长导体碳纳米管44。碳纳米管44的长度通常约10nm至约100nm。替代栅极接触52的栅极接触60与碳纳米管44电耦接且因此与栅极电极25中的对应的一个电耦接。 
在本发明的一个实施例中，在与图8A和8B对应的制造阶段之后，接触开口通过标准光刻和蚀刻工艺定义在绝缘层24、填充层46和绝缘层48中从而暴露催化剂垫22。碳纳米管44通过CVD生长工艺被合成且接触开口被填充以金属塞从而提供栅极接触60。在接触开口被填充以对应的金属塞之后，碳纳米管44垂直地突出到对应的栅极接触60的主体中。 
绝缘层24水平上被缩短使得层24的垂直边缘从活性区域34上面的栅极电极25的垂直表面缩回。绝缘层24的减小的宽度还减小形成在催化剂垫16上的弯曲的碳纳米管44(图8A和8B)的自由端接触绝缘层24的垂直表面的可能性且由此与栅极电极25的垂直表面间隔开。 
参照图11A和11B，其中相似的附图标记表示与图1-10中相似的特征，逻辑器件结构74的导电层14在与图1A和1B的制造阶段相当的制造阶段被蚀刻从而以层条纹化定义中断，其最终被填充以部分填充层46。作为图4A和4B中可见的导电层14的条纹化的结果且与之协作，相邻的器件结构74被电隔离，除非在完成的器件结构中故意互连从而形成逻辑电路。半导体器件结构74从层堆叠10(图2A和2B)构造，层堆叠10通过利用标准光刻和蚀刻工艺构图栅极导体18以定义配置为间隔开的岛的基本相同的栅极电极66的阵列而被修改。栅极电极66被布置为阵列的列和行，其中相邻栅极电极66通过对应的多个开口空间39之一被分隔开，开口空间39在半导体碳纳米管42的生长期间向对应的一个活性区域34提供反应物流路径。 
与半导体碳纳米管42的一端电耦接的源极/漏极接触68、与导电垫76电耦接从而定义经导电层14与半导体碳纳米管42的相反端的源极连接的金属柱80、以及与每个栅极电极66电耦接的栅极接触70通过标准光刻和蚀刻工艺形成在绝缘层48中。导电层14的一段截条在每个栅极电极66下面从对应的金属柱80水平地延伸从而与相关的催化剂垫16电耦接。导电层14的截条、催化剂垫16和金属柱80共同形成第二源极/漏极接触。导电金属化 线82、84和86分别互连源极/漏极接触68、栅极接触70和金属柱80，用于作为逻辑电路运行，如本领域技术人员所理解的那样。 
参照根据本发明一供选实施例的图12A和12B，其中相似的附图标记表示与图11A和11B中相似的特征，逻辑器件结构88还包括催化剂垫76，其每个由能支持至少一个导体碳纳米管90的生长的催化剂材料形成。导电的催化剂垫76通过形成催化剂垫16的工艺被引入到层堆叠10中。其中至少一小部分具有导体电子态的碳纳米管90在与图7A和7B的制造阶段对应的制造阶段被合成，在图7A和7B的制造阶段半导体碳纳米管42及，可选地，碳纳米管44(图10A和10B)被合成。通过标准光刻和蚀刻工艺在绝缘层48中形成的源极/漏极接触92与导体碳纳米管90电耦接。碳纳米管90的自由端延伸到源极/漏极接触92的主体中。源极/漏极接触68、栅极接触70和源极/漏极接触92分别通过导电金属化线82、84和86互连，以用于作为逻辑电路运行，如本领域技术人员所理解的。预期栅极接触70也可部分通过导体碳纳米管(未示出但是类似于图10A和10B所描绘的碳纳米管44)形成。 
尽管通过各种实施例的描述说明了本发明，且同时相当详细地描述了这些实施例，但是这些应用无意以这些细节约束或以任何方式限制所附权利要求的范围。其它优点和修改对本领域技术人员是显而易见的。因此，在其较宽的方面，本发明不局限于显示和描述的特定细节、典型的装置和方法、以及示例性例子。因此，可以从这些细节做出改变而不偏离申请人的基本发明概念的思想和范围。

Claims (24)

1.一种半导体器件结构，包括：
第一晶体管，包括：第一栅极电极，其包括垂直侧壁和覆盖该垂直侧壁的第一栅极电介质；至少一个第一半导体碳纳米管，其沟道区域在与所述第一栅极电极的所述垂直侧壁相邻的位置处垂直延伸在相对的第一和第二端之间；第一源极/漏极接触，与所述至少一个第一半导体碳纳米管的所述第一端电耦接；以及第二源极/漏极接触，与所述至少一个第一半导体碳纳米管的所述第二端电耦接；
第二晶体管，包括：第二栅极电极，其包括垂直侧壁和覆盖该垂直侧壁的第二栅极电介质；至少一个第二半导体碳纳米管，其沟道区域在与所述第二栅极电极的所述垂直侧壁相邻的位置处垂直延伸在相对的第一和第二端之间；第三源极/漏极接触，与所述至少一个第二半导体碳纳米管的所述第一端电耦接；以及第四源极/漏极接触，与所述至少一个第二半导体碳纳米管的所述第二端电耦接；以及
介质填充区域，位于所述第一栅极电极的垂直侧壁和所述第二栅极电极的垂直侧壁之间，所述至少一个第一半导体碳纳米管位于所述介质填充区域之中。
2.如权利要求1所述的半导体器件结构，其中所述至少一个第一半导体碳纳米管是单壁半导体碳纳米管。
3.如权利要求1所述的半导体器件结构，其中该第一源极/漏极接触包括催化剂垫，其特征在于对生长所述至少一个第一半导体纳米管有效的催化剂材料。
4.如权利要求3所述的半导体器件结构，其中所述至少一个第一半导体碳纳米管的所述第一端包含在制造期间从所述催化剂垫扩散到所述第一端中的电导率增强物质。
5.如权利要求1所述的半导体器件结构，其中，所述第一晶体管还包括：设置在所述第一源极/漏极接触与所述栅极电极之间用于将所述第一源极/漏极接触与所述第一栅极电极电隔离的绝缘层。
6.如权利要求1所述的半导体器件结构，其中，所述第一晶体管还包括：设置在所述源极/漏极第二接触与所述第一栅极电极之间用于将所述第二源极/漏极接触与所述栅极电极电隔离的绝缘层。
7.如权利要求1所述的半导体器件结构，其中，所述第一晶体管还包括：栅极接触以及将所述栅极电极与所述栅极接触电耦接的至少一个导体碳纳米管。
8.如权利要求3所述的半导体器件结构，其中所述第二源极/漏极接触包括与所述至少一个第一半导体碳纳米管的所述第二端电耦接的垂直延伸的金属柱。
9.如权利要求8所述的半导体器件结构，其中所述第二源极/漏极接触包括在所述第一栅极电极下水平延伸用于将所述催化剂垫与所述金属柱耦接的导电层。
10.如权利要求3所述的半导体器件结构，其中所述第二源极/漏极接触包括与所述至少一个第一半导体碳纳米管的所述第二端电耦接的至少一个垂直延伸的导体碳纳米管。
11.如权利要求10所述的半导体器件结构，其中所述第二源极/漏极接触包括在所述第一栅极电极下水平延伸用于将所述催化剂垫与所述至少一个垂直延伸的导体碳纳米管耦接的导电层。
12.一种用于制造包括半导体器件结构的阵列的电路的方法，包括：形成堆叠结构，其包括导电层、每个与该导电层电耦接的多个第一催化剂垫、栅极电极层、以及将所述栅极电极层与所述多个第一催化剂垫分隔开的绝缘层；划分所述堆叠结构从而在所述栅极电极层中定义多个栅极电极以定义所述阵列，所述阵列中相邻栅极电极通过反应物路径分隔开且所述多个第一催化剂垫的每个在接近所述多个栅极电极的对应的一个的垂直侧壁的位置处至少部分暴露于所述反应物路径；以及通过所述反应物路径将反应物引导到所述多个第一催化剂垫的每个以用于通过化学气相沉积工艺在所述多个第一催化剂垫的每个上从所述反应物合成至少一个半导体碳纳米管。
13.如权利要求12所述的方法，还包括：在所述栅极电极上形成多个第二催化剂垫；以及在所述多个第二催化剂垫的每个上合成至少一个导体碳纳米管。
14.如权利要求12所述的方法，还包括：定义所述多个第一催化剂垫的每个的活性区域。
15.如权利要求14所述的方法，其中定义所述活性区域还包括：用掩模覆盖所述多个第一催化剂垫的每个的第一部分；以及蚀刻所述多个第一催化剂垫的每个的相对于所述掩模选择的第二部分，使得所述第一部分定义所述活性区域。
16.如权利要求15所述的方法，其中所述掩模是临时间隔物，在蚀刻后其从所述器件结构被去除。
17.如权利要求12所述的方法，还包括：形成多个第一接触，其每个与合成在所述多个第一催化剂垫的对应的一个上的所述至少一个半导体碳纳米管的第一端电耦接。
18.如权利要求17所述的方法，其中该阵列特征在于以多个行和多个列布置的半导体器件结构，且该方法还包括：构图所述导电层从而定义多条位线，其每条电互连位于所述阵列的所述多个行的每个中的全部半导体器件的所述第一接触。
19.如权利要求18所述的方法，其中该阵列特征在于以多个行和多个列布置的半导体器件结构，且所述多个栅极电极的每个定义用于位于所述阵列的所述多个列的对应的一个中的多个半导体器件的字线。
20.如权利要求17至19的任一项所述的方法，还包括：形成多个第二接触，其每个与合成在所述多个第一催化剂垫的对应的一个上的所述至少一个半导体碳纳米管的第二端电耦接。
21.如权利要求20所述的方法，还包括：将所述多个栅极电极、所述多个第一接触、以及所述多个第二接触电互连作为逻辑电路。
22.如权利要求20所述的方法，还包括：将所述多个栅极电极、所述多个第一接触、以及所述多个第二接触电互连作为存储电路。
23.如权利要求12所述的方法，还包括：从所述多个第一催化剂垫的每个扩散电导率增强物质到其上所述至少一个半导体碳纳米管的相邻端中。
24.如权利要求23所述的方法，其中扩散所述电导率增强物质发生在通过所述反应物路径将所述反应物引导到所述多个第一催化剂垫的每个之后。
CN2005800046714A 2004-02-12 2005-02-10 半导体器件结构及制造包括该结构的阵列的电路的方法 Active CN1943055B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/777,576 2004-02-12
US10/777,576 US7829883B2 (en) 2004-02-12 2004-02-12 Vertical carbon nanotube field effect transistors and arrays
PCT/EP2005/050591 WO2005078819A1 (en) 2004-02-12 2005-02-10 Methods of fabricating vertical carbon nanotube field effect transistors for arrangement in arrays and field effect transistors and arrays formed thereby

Publications (2)

Publication Number Publication Date
CN1943055A CN1943055A (zh) 2007-04-04
CN1943055B true CN1943055B (zh) 2011-02-23

Family

ID=34838018

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800046714A Active CN1943055B (zh) 2004-02-12 2005-02-10 半导体器件结构及制造包括该结构的阵列的电路的方法

Country Status (9)

Country Link
US (2) US7829883B2 (zh)
EP (1) EP1714330B1 (zh)
JP (1) JP5089174B2 (zh)
KR (1) KR100992296B1 (zh)
CN (1) CN1943055B (zh)
AT (1) ATE504946T1 (zh)
DE (1) DE602005027316D1 (zh)
TW (1) TWI344662B (zh)
WO (1) WO2005078819A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US20050167655A1 (en) * 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same
US7109546B2 (en) 2004-06-29 2006-09-19 International Business Machines Corporation Horizontal memory gain cells
US7233071B2 (en) 2004-10-04 2007-06-19 International Business Machines Corporation Low-k dielectric layer based upon carbon nanostructures
DE102004049453A1 (de) * 2004-10-11 2006-04-20 Infineon Technologies Ag Elektrischer Schaltkreis mit einer Nanostruktur und Verfahren zum Herstellen einer Kontaktierung einer Nanostruktur
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7781862B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
WO2007092770A2 (en) * 2006-02-02 2007-08-16 William Marsh Rice University Fabrication de dispositifs electriques par façonnage de nanotubes
WO2007092835A2 (en) * 2006-02-07 2007-08-16 William Marsh Rice University Production de reseaux verticaux de nanotubes de carbone a petit diametre et paroi simple
US20070183189A1 (en) * 2006-02-08 2007-08-09 Thomas Nirschl Memory having nanotube transistor access device
US7626190B2 (en) * 2006-06-02 2009-12-01 Infineon Technologies Ag Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
JP2009540333A (ja) * 2006-06-12 2009-11-19 プレジデント アンド フェロウズ オブ ハーバード カレッジ ナノセンサーおよび関連技術
KR100803690B1 (ko) * 2006-08-10 2008-02-20 삼성전자주식회사 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법.
KR100781972B1 (ko) * 2006-09-18 2007-12-06 삼성전자주식회사 메모리 소자 및 그의 제조방법
US20080272361A1 (en) * 2007-05-02 2008-11-06 Atomate Corporation High Density Nanotube Devices
KR101478540B1 (ko) 2007-09-17 2015-01-02 삼성전자 주식회사 트랜지스터의 채널로 나노 물질을 이용하는 바이오 센서 및그 제조 방법
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US8395901B2 (en) * 2007-11-13 2013-03-12 William Marsh Rice University Vertically-stacked electronic devices having conductive carbon films
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
US8350360B1 (en) 2009-08-28 2013-01-08 Lockheed Martin Corporation Four-terminal carbon nanotube capacitors
US8405189B1 (en) * 2010-02-08 2013-03-26 Lockheed Martin Corporation Carbon nanotube (CNT) capacitors and devices integrated with CNT capacitors
EP2363958A1 (en) * 2010-03-04 2011-09-07 Thomson Licensing Field programmable gate array
US8455365B2 (en) 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
US8772782B2 (en) 2011-11-23 2014-07-08 International Business Machines Corporation Transistor employing vertically stacked self-aligned carbon nanotubes
CN104576321A (zh) * 2015-01-30 2015-04-29 京东方科技集团股份有限公司 一种电极结构、其制作方法、显示基板及显示装置
CN107572504B (zh) * 2016-07-05 2020-07-10 中国科学院金属研究所 一种柔性薄层碳覆盖碳纳米管垂直阵列的制备方法
CN206067049U (zh) 2016-07-29 2017-04-05 合肥鑫晟光电科技有限公司 膜材以及撕膜装置
US11417729B2 (en) * 2019-08-29 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with channels formed of low-dimensional materials and method forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1361608A2 (en) * 2002-05-10 2003-11-12 Texas Instruments Incorporated Providing electrical connection between an active region and a conductive layer in a semiconductor device using carbon nanotubes
CN1472814A (zh) * 2002-08-01 2004-02-04 �й���ѧԺ�����о��� 基于碳纳米管单电子晶体管设计的单电子存储器及制法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5796573A (en) 1997-05-29 1998-08-18 International Business Machines Corporation Overhanging separator for self-defining stacked capacitor
US6250984B1 (en) 1999-01-25 2001-06-26 Agere Systems Guardian Corp. Article comprising enhanced nanotube emitter structure and process for fabricating article
JP3730476B2 (ja) * 2000-03-31 2006-01-05 株式会社東芝 電界放出型冷陰極及びその製造方法
SE520109C2 (sv) * 2000-05-17 2003-05-27 Ericsson Telefon Ab L M Effekttransistorer för radiofrekvenser
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
DE10036897C1 (de) 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
KR100751736B1 (ko) 2000-11-01 2007-08-27 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 포인트 컨택트 어레이, ｎｏｔ 회로, 및 이를 이용한 전자회로
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
US6440763B1 (en) * 2001-03-22 2002-08-27 The United States Of America As Represented By The Secretary Of The Navy Methods for manufacture of self-aligned integrally gated nanofilament field emitter cell and array
US6525453B2 (en) * 2001-05-02 2003-02-25 Huang Chung Cheng Field emitting display
US7084507B2 (en) 2001-05-02 2006-08-01 Fujitsu Limited Integrated circuit device and method of producing the same
JP4225716B2 (ja) * 2001-09-11 2009-02-18 富士通株式会社 円筒状多層構造体による半導体装置
US7073157B2 (en) 2002-01-18 2006-07-04 California Institute Of Technology Array-based architecture for molecular electronics
EP1341184B1 (en) 2002-02-09 2005-09-14 Samsung Electronics Co., Ltd. Memory device utilizing carbon nanotubes and method of fabricating the memory device
EP1341183B1 (en) * 2002-02-25 2008-12-03 STMicroelectronics S.r.l. Optically readable molecular memory obtained using carbon nanotubes, and method for storing information in said molecular memory
US6515325B1 (en) 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US6891227B2 (en) 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
JP4416376B2 (ja) * 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
US6830981B2 (en) * 2002-07-02 2004-12-14 Industrial Technology Research Institute Vertical nanotube transistor and process for fabricating the same
US6979947B2 (en) 2002-07-09 2005-12-27 Si Diamond Technology, Inc. Nanotriode utilizing carbon nanotubes and fibers
DE10250984A1 (de) 2002-10-29 2004-05-19 Hahn-Meitner-Institut Berlin Gmbh Feldeffekttransistor sowie Verfahren zu seiner Herstellung
DE10250830B4 (de) 2002-10-31 2015-02-26 Qimonda Ag Verfahren zum Herstellung eines Schaltkreis-Arrays
DE10250829B4 (de) * 2002-10-31 2006-11-02 Infineon Technologies Ag Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle
JP4071601B2 (ja) * 2002-11-11 2008-04-02 富士通株式会社 半導体装置
KR100790859B1 (ko) 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
KR100493166B1 (ko) 2002-12-30 2005-06-02 삼성전자주식회사 수직나노튜브를 이용한 메모리
US6933222B2 (en) 2003-01-02 2005-08-23 Intel Corporation Microcircuit fabrication and interconnection
WO2004105140A1 (ja) 2003-05-22 2004-12-02 Fujitsu Limited 電界効果トランジスタ及びその製造方法
JP4762522B2 (ja) * 2003-10-28 2011-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7038299B2 (en) 2003-12-11 2006-05-02 International Business Machines Corporation Selective synthesis of semiconducting carbon nanotubes
US7374793B2 (en) 2003-12-11 2008-05-20 International Business Machines Corporation Methods and structures for promoting stable synthesis of carbon nanotubes
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
US20050167655A1 (en) 2004-01-29 2005-08-04 International Business Machines Corporation Vertical nanotube semiconductor device structures and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1361608A2 (en) * 2002-05-10 2003-11-12 Texas Instruments Incorporated Providing electrical connection between an active region and a conductive layer in a semiconductor device using carbon nanotubes
CN1472814A (zh) * 2002-08-01 2004-02-04 �й���ѧԺ�����о��� 基于碳纳米管单电子晶体管设计的单电子存储器及制法

Also Published As

Publication number Publication date
DE602005027316D1 (de) 2011-05-19
US7829883B2 (en) 2010-11-09
TW200535896A (en) 2005-11-01
EP1714330B1 (en) 2011-04-06
KR100992296B1 (ko) 2010-11-08
WO2005078819A1 (en) 2005-08-25
KR20060130154A (ko) 2006-12-18
US7820502B2 (en) 2010-10-26
TWI344662B (en) 2011-07-01
JP5089174B2 (ja) 2012-12-05
US20080044954A1 (en) 2008-02-21
ATE504946T1 (de) 2011-04-15
JP2007523477A (ja) 2007-08-16
EP1714330A1 (en) 2006-10-25
CN1943055A (zh) 2007-04-04
US20050179029A1 (en) 2005-08-18

Similar Documents

Publication Publication Date Title
CN1943055B (zh) 半导体器件结构及制造包括该结构的阵列的电路的方法
CN100568573C (zh) 垂直半导体器件结构及其形成方法
JP5511746B2 (ja) 垂直型ナノチューブ半導体デバイス構造体の形成方法
US7566945B2 (en) Semiconductor devices including nanotubes
US20050276093A1 (en) Memory cell, memory cell arrangement, patterning arrangement, and method for fabricating a memory cell
CN102047421B (zh) 采用选择性制造的碳纳米管可逆电阻切换元件的存储器单元及其形成方法
CN107996001A (zh) 用于存储器结构中的控制栅电极的含钴导电层
TWI324812B (en) Method for forming self-aligned contacts and local interconnects simultaneously
US7847333B2 (en) Structured, electrically-formed floating gate for flash memories
WO2002067336A1 (fr) Film memoire et son procede de fabrication, element de memoire, dispositif de stockage semi-conducteur, circuit integre semi-conducteur, et equipement electronique portable
CN100433332C (zh) 存储增益单元及其形成和操作状态读取方法与存储电路
CN101310378A (zh) 制造半导体器件的方法以及利用该方法获得的半导体器件
MXPA06008502A (en) Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171130

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171130

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right