JP4762522B2

JP4762522B2 - 半導体装置の作製方法

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Publication number: JP4762522B2
Application number: JP2004312684A
Authority: JP
Inventors: 舜平山崎; 幸恵根本
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-10-28
Filing date: 2004-10-27
Publication date: 2011-08-31
Anticipated expiration: 2024-10-27
Also published as: JP2005159332A

Description

本発明は、微細構造の半導体素子、及び微細構造の半導体素子で形成される半導体装置を作製する方法に関する。

近年、半導体装置を含む電気器具（ビデオカメラ、デジタルカメラ、プロジェクター、パーソナルコンピュータ、モバイルコンピュータ、携帯電話または電子書籍等）の小型化、軽量化、コストの低減に対する要求は高まるばかりである。電気器具を小型化、軽量化しても性能が落ちないことはユーザーにとって当然の要求であり、電気器具には今以上の性能が要求され続ける。なお、電気器具の機能や性能を決定するのは、システムを構成するＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔの略）の特性や、電気器具の表示部における表示装置の特性である。そこで、ＬＳＩ等の半導体装置に関する微細化、高集積化や、表示装置の高輝度、高精細化に関する研究開発がさかんに進められている。これは、微細度や集積度が向上することにより、ひとつのチップに搭載できる機能が多くなるため、上記したような電気器具の小型化、軽量化、高性能化の要求を満たすためである。また、表示装置においては、画素数が増えることで高精細な画像表示が可能となる。

また、例えば、ひとつのチップにＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどひとつのシステム（機能回路）を構成する回路がモノリシックに搭載され、高速化、高信頼性、低消費電力化が可能なシステムオンチップが提案されている。また、前述したようなシステム（機能回路）を薄膜トランジスタ（以下、ＴＦＴと示す。）で形成して、表示パネルと同一基板上に形成（搭載）されたシステムオンパネルが提案されている。これらを実現するために、高集積化の技術開発が続いている。また、前述したようなシステム（機能回路）をＴＦＴで形成するためには、スイッチング速度の早いＴＦＴを作製する必要がある。このため、ＴＦＴの半導体領域の結晶性を高めると共に、ＴＦＴ素子の微細化が益々必要とされており、半導体素子の各部分のサイズ（配線幅、チャネル幅、コンタクトホールの直径等）を縮小する試みがなされている。

しかしながら、微細化において、レジストマスクを形成する為の露光工程のアライメン
ト精度、縮小投影露光による加工技術の精度、レジストの現像後形成されたレジストマスクの仕上り寸法、コンタクトホールを開口するために層間絶縁膜をエッチングするときの横方向のエッチング量等を精密に制御しなければならず、微細構造の半導体素子を有する半導体装置の製造を著しく困難なものとしている。

また、半導体装置の応答速度を高速にするために、半導体素子の各部分のサイズ（配線幅、チャネル幅、コンタクトホールの直径等）を縮小すると、短チャネル効果によって閾値電圧が高くなってしまい、信頼性が低下するという問題がある。

以上のことをふまえ、本発明では、高速化及び高集積化が可能な半導体素子、及びそれが高集積された半導体装置、並びにこれらの作製方法を提供する。

本発明の一は、基板の厚さ方向に積層されたソース領域、チャネル形成領域、及びドレイン領域と、絶縁膜を介して前記チャネル形成領域と重畳するゲート電極とを有し、前記チャネル形成領域は、極細炭素繊維で形成されている半導体装置である。

また、本発明の一は、基板表面上に半導体素子が形成される半導体装置であって、前記半導体素子は、前記基板表面の垂直方向に接して積層されるソース領域、チャネル形成領域、及びドレイン領域と、前記チャネル形成領域の側面に形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル形成領域の反対側に形成されるゲート電極とを有し、前記チャネル形成領域は、極細炭素繊維で形成されている。

前記極細炭素繊維は、前記極細炭素繊維を充填する部材で包囲されており、その材料は、絶縁材料又は半導体材料で形成されている。

なお、前記極細炭素繊維を充填する部材が絶縁材料で形成されている場合は、ゲート絶縁膜としても機能する。

前記チャネル形成領域は、一本の極細炭素繊維又は複数の極細炭素繊維で形成されている。

前記ソース領域又はドレイン領域と、前記極細炭素繊維との間には、金属元素を含む領域が形成されている。

この金属元素を含む領域は、ニッケル、鉄、コバルト、白金、ゲルマニウム、チタン、パラジウム、又は亜鉛から選ばれた元素、若しくは前記元素を主成分とする合金材料若しくは化合物である。

前記ゲート電極は、前記チャネル形成領域を囲繞している。この場合、複数のチャネル形成領域を一つのゲート電極で覆っても良い。

前記ゲート電極は、前記チャネル形成領域の一部を重畳している。この場合、複数のゲート電極で、チャネル形成領域を重畳してもよい。

基板としては、単結晶シリコン基板または化合物半導体基板、若しくはガラス、石英、プラスチック、アルミナ、セラミック、又は絶縁膜が表面に形成された導電部材で形成されている。

前記極細炭素繊維は、グラファイトナノファイバ、カーボンナノファイバ、カーボンナノチューブ、チューブ状グラファイト、カーボンナノコーン、又はコーン状グラファイトである。

また、本発明の一は、導電性を有する第１の領域上に、選択的に金属元素を含む領域を形成し、前記金属元素を含む領域上に極細炭素繊維を形成し、前記極細炭素繊維を包囲する絶縁膜を形成し、前記極細炭素繊維を包囲する絶縁膜に接するゲート電極を形成し、前記極細炭素繊維と接続する導電性を有する第２の領域を形成する半導体装置の作製方法である。

また、導電性を有する第１の領域上に、第１の絶縁膜を介してゲート電極を形成し、前記ゲート電極の表面を覆う第２の絶縁膜を形成し、前記第１の絶縁膜の一部を除去して、前記導電性を有する第１の領域を露出した後、該導電性を有する第１の領域上に金属元素を有する領域を形成し、前記金属元素を有する領域上に極細炭素繊維を形成し、前記極細炭素繊維の間を充填する部材を形成した後、前記極細炭素繊維に接続する導電性を有する第２の領域を形成する半導体装置の作製方法である。

また、導電性を有する第１の領域上に、選択的に金属元素を含む領域を形成し、前記金属元素を含む領域上に極細炭素繊維を形成した後、半導体膜を成膜し、前記半導体膜に、レーザ光を照射して前記極細炭素繊維の間を半導体材料で形成される部材で充填し、前記半導体材料で形成される部材の一部を除去した後、前記極細炭素繊維を包囲する絶縁膜を形成し、前記極細炭素繊維を包囲する絶縁膜に接するゲート電極を形成し、前記極細炭素繊維と接続する導電性を有する第２の領域を形成する半導体装置の作製方法である。

また、導電性を有する第１の領域上に、第１の絶縁膜を介してゲート電極を形成し、前記ゲート電極の表面を覆う第２の絶縁膜を形成し、前記第１の絶縁膜の一部を除去して、前記導電性を有する第１の領域を露出した後、該導電性を有する第１の領域上に金属元素を有する領域を形成し、前記金属元素を有する領域上に極細炭素繊維を形成した後、半導体膜を成膜し、前記半導体膜にレーザ光を照射して、前記極細炭素繊維の間を半導体材料で形成される部材で充填した後、前記半導体膜の一部を除去し、前記半導体膜及び前記ゲート電極上に第３の絶縁膜を形成し、前記第３の絶縁膜の一部を除去して前記極細炭素繊維を露出した後、導電性を有する第２の領域を形成する半導体装置の作製方法である。

前記レーザ光は、連続発振のレーザから照射されるレーザ光である。代表的な連続発振のレーザは、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ₄レーザ、Ｎｄ：ＹＬＦレーザ、Ｎｄ：ＹＡ
ｌＯ₃レーザ、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、または
Ｔｉ：サファイアレーザーである。

前記導電性を有する第１の領域及び前記導電性を有する第２の領域は、ソース領域及びドレイン領域である。

前記極細炭素繊維は、グラファイトナノファイバ、カーボンナノファイバ、カーボンナノチューブ、チューブ状グラファイト、カーボンナノコーン、又はコーン状グラファイト。

ＣＮＴとしては、単層又は多層のものがあるか、ここではどちらを用いることもできる。

極細炭素繊維は、半導体を呈する。このため、極細炭素繊維を用いた半導体素子は、電界効果トランジスタと同様に、バリスティック伝導を示す。また、極細炭素繊維は、ナノ単位であって微細であり、且つ安定性を有している。さらに、本発明の半導体素子は、基板表面に対して縦方向に積層されている。このため、微細、かつスイッチング速度が速い半導体素子を形成することができる。また、半導体素子が微細であるため、高集積された半導体装置を作製することができる。

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。

（第１実施形態）

本発明の半導体素子の一実施形態を、図１を用いて説明する。本実施形態では、ゲート電極がチャネル形成領域を囲繞（包囲）している。

図１（Ａ）は、半導体素子を模式的に示す斜視図である。半導体素子は、ソース領域及びドレイン領域１０１ａ、１０１ｂと、ソース領域及びドレイン領域の間に形成されているチャネル形成領域（図示しない。）と、少なくともチャネル形成領域を覆うゲート絶縁膜１０２と、ゲート絶縁膜１０２を介してチャネル形成領域を囲繞するゲート電極１０３とで形成されている。

図１（Ｂ）は、図１（Ａ）の（イ）−（イ’）を示す断面図である。ソース領域及びドレイン領域１０１ａ、１０１ｂの間に、チャネル形成領域１０４が形成されており、該チャネル形成領域は、ゲート絶縁膜１０２を介してゲート電極１０３に囲繞（包囲）されている。

極細炭素繊維１０５の間には、極細炭素繊維の間を充填する部材１０７が形成されている。この代表例としては、絶縁材料または半導体材料で形成される。

なお、極細炭素繊維の間を充填する部材１０７が、絶縁材料で形成されている場合、図１２に示すようにゲート絶縁膜１０２を設けず、極細炭素繊維の間を充填する材料に接してゲート電極１０３を設けても良い。この場合、半導体素子を形成するための工程数を削減することができ、スループットを向上させることができる。

極細炭素繊維の間を充填する部材１０７が半導体材料で形成されている場合、極細炭素繊維及びその間を充填する部材がチャネル形成領域１０４である。一方、極細炭素繊維の間を充填する部材が、絶縁材料で形成されている場合、チャネル形成領域１０４は、極細炭素繊維である。このとき、絶縁材料を、アクリル、ベンゾシクロブテン、パリレン、フレア、ポリイミド、シロキサンポリマー等の低誘電率材料（好ましくは、比誘電率が４以下の材料）を用いると、極細炭素繊維の間に生じる寄生容量を低減することができ、低消費電力及び高速動作化が可能である。

極細炭素繊維は、ソース領域又はドレイン領域の一方上に選択的に形成された金属元素を有する領域１０６上に形成されており、且つソース領域又はドレイン領域の他方と接続している。金属元素を有する領域１０６は、金属元素で形成される領域、又は金属元素化合物で形成される領域である。本実施形態において、金属元素を有する領域１０６は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の化合物で形成される。化合物としては、珪化物、酸化物等が挙げられる。

なお、図１３に示すように、一本の極細炭素繊維１０５でチャネル形成領域１０４を形成してもよい。この場合、より微細な半導体素子を形成することができ、高集積された半導体装置を作製することができる。

ソース領域又はドレイン領域１０１ａ、１０１ｂは、導電材料で形成することができる。導電材料としては、アルミニウム、チタン、金、白金、又はタングステンの金属材料やこれらを含む合金の一種若しくは複数種を組み合わせて形成する。また、導電性を有する半導体、代表的にはｐ型またはｎ型を呈する結晶性半導体膜又は単結晶半導体基板の一部であっても良い。

ソース領域又はドレイン領域１０１ａ、１０１ｂは、アルミニウム、チタン、金、白金、又はタングステンの金属材料を、スパッタリング法、蒸着法、又はＣＶＤ法によって成膜した後、フォトリソグラフィーを行うことにより形成する。また、半導体基板にｎ型またはｐ型を付与する不純物を、任意の領域に添加して形成する。さらには、ソース領域又はドレイン領域１０１ｂが、絶縁性を有する基板上に形成される場合、絶縁性を有する基板上にｎ型またはｐ型を呈する半導体膜を成膜し、公知のフォトリソグラフィー工程により所望の形状にエッチングする。又は、絶縁性を有する基板上に半導体膜を成膜し、該半導体膜にｎ型又はｐ型を付与する不純物元素を添加するし、公知のフォトリソグラフィー工程により、所望の形状にエッチングする。

なお、ソース領域又はドレイン領域１０１ａ、１０１ｂは、図１４に示すソース領域又はドレイン領域１１１ａ、１１１ｂのように、極細炭素繊維１０５又は金属元素を有する領域１０６と接する面が、基板面に対して一定の傾斜を有する構造としても良い。この場合、極細炭素繊維の端部も、基板面に対して傾斜を有して配列している。

本実施形態においては、ソース領域、ドレイン領域１０１ａ、１０１ｂ、及びチャネル形成領域１０４を円柱状として示したが、この構造に限定されるものではない。例えば、三角柱、四角柱、多角柱等の角柱構造で形成することもできる。さらには、ソース領域、ドレイン領域、チャネル形成領域の断面構造が異なるものでもよい。

本実施形態で示す半導体素子は、極細炭素繊維をチャネル形成領域に有し、かつ基板表面に対して縦方向に積層されている。このため、微細で、且つスイッチング速度が速い半導体素子である。

（第２実施形態）
本実施形態では、実施形態１とは異なる構造の半導体素子を、図２を用いて示す。なお、図１と同様の部位に関しては、同じ符号を用いて説明し、各部位の詳細な説明を省略する。

図２（Ａ）は、本実施形態の半導体素子を模式的に示す斜視図である。半導体素子は、ソース領域及びドレイン領域１０１ａ、１０１ｂと、ソース領域及びドレイン領域の間に形成されているチャネル形成領域（図示しない。）と、少なくともチャネル形成領域を覆うゲート絶縁膜１０２、ゲート絶縁膜１０２を介してチャネル形成領域の一部を重畳する一つのゲート電極２０３で形成されている。

ゲート電極がチャネル形成領域を重畳する割合は、任意にすることができる。

図２（Ｂ）は、図２（Ａ）の（ロ）−（ロ’）を示す断面図である。ソース領域及びドレイン領域の間に、チャネル形成領域１０４が形成されており、該チャネル形成領域は、ゲート絶縁膜１０２を介してゲート電極２０３に重畳されている。

極細炭素繊維１０５の間には、第１実施形態と同様に、極細炭素繊維の間を充填する部材が形成されている。この代表例としては、絶縁材料または半導体材料で形成される。

極細炭素繊維の間を充填する部材１０７が半導体材料で形成されている場合、極細炭素繊維１０５及びその間を充填する部材１０７がチャネル形成領域である。一方、極細炭素繊維の間を充填する部材１０７が、絶縁材料で形成されている場合、チャネル形成領域は、極細炭素繊維１０５である。

また、極細炭素繊維１０５は、第１実施形態と同様に、ソース領域又はドレイン領域の一方上に選択的に形成された金属元素を有する領域上に形成されており、且つソース領域又はドレイン領域の他方と接続している。

（第３実施形態）
本実施形態では、第１実施形態及び第２実施形態とは異なる構造の半導体素子を、図３を用いて示す。なお、図１と同様の部位に関しては、同じ符号を用いて説明し、各部位の詳細な説明を省略する。

図３（Ａ）は、本実施形態の半導体素子を模式的に示す斜視図である。半導体素子は、ソース領域及びドレイン領域１０１ａ、１０１ｂと、ソース領域及びドレイン領域の間に形成されているチャネル形成領域（図示しない。）と、少なくともチャネル形成領域を覆うゲート絶縁膜１０２、ゲート絶縁膜１０２を介してチャネル形成領域の一部を重畳する複数のゲート電極３０３ａ、３０３ｂで形成されている。本実施形態では、２つのゲート電極で形成されている。

ゲート電極がチャネル形成領域を重畳する割合、及び各ゲート電極の距離は、任意にすることができる。

図３（Ｂ）は、図３（Ａ）の（ハ）−（ハ’）を示す断面図である。ソース領域及びドレイン領域１０１ａ、１０１ｂの間に、チャネル形成領域１０４が形成されており、該チャネル形成領域は、ゲート絶縁膜１０２を介して二つのゲート電極３０３ａ、３０３ｂに重畳されている。

極細炭素繊維１０５の間には、実施形態１と同様に、極細炭素繊維の間を充填する部材が形成されている。この代表例としては、絶縁材料または半導体材料で形成される。

また、第１実施形態と同様に、極細炭素繊維１０５は、ソース領域又はドレイン領域の一方上に選択的に形成された金属元素を有する領域上に形成されており、且つソース領域又はドレイン領域の他方と接続している。

（第４実施形態）
本実施形態では、第１実施形態乃至第３実施形態とは異なる構造の半導体素子を、図４を用いて示す。なお、図１と同様の部位に関しては、同じ符号を用いて説明し、各部位の詳細な説明を省略する。

図４（Ａ）は、本実施形態の半導体素子を模式的に示す斜視図である。半導体素子は、ソース領域及びドレイン領域１０１ａ〜１０１ｄと、ソース領域及びドレイン領域の間に形成されているチャネル形成領域（図示しない。）と、チャネル形成領域を覆うゲート絶縁膜１０２ａ、１０２ｂ、ゲート絶縁膜１０２ａ、１０２ｂを介してチャネル形成領域を囲繞するゲート電極４０３で形成されている。本実施形態では、１つのゲート電極４０３が２つのチャネル形成領域を囲繞している。

なお、本実施形態では、ゲート電極４０３は、チャネル形成領域１０４ａ、１０４ｂをそれぞれ囲繞しているが、この構造に限定されず、２つのチャネル形成領域１０４ａ、１０４ｂの一部ずつを重畳してもよい。

図４（Ｂ）は、図４（Ａ）の（ハ）−（ハ’）を示す断面図である。ソース領域及びドレイン領域の間（１０１ａと１０１ｂの間、１０１ｃと１０１ｄの間）に、チャネル形成領域１０４ａ、１０４ｂが形成されており、該チャネル形成領域は、ゲート絶縁膜１０２ａ、１０２ｂを介してゲート電極４０３に囲繞されている。

極細炭素繊維１０５ａ、１０５ｂの間には、第１実施形態と同様に、極細炭素繊維の間を充填する部材が形成されている。この代表例としては、絶縁材料または半導体材料で形成される。

極細炭素繊維の間を充填する部材１０７が半導体材料で形成されている場合、極細炭素繊維１０５ａ、１０５ｂ及びその間を充填する部材１０７ａ、１０７ｂがチャネル形成領域である。一方、極細炭素繊維の間を充填する部材１０７ａ、１０７ｂが、絶縁材料で形成されている場合、チャネル形成領域は、極細炭素繊維１０５ａ、１０５ｂである。

また、第１実施形態と同様に、極細炭素繊維１０５ａ、１０５ｂは、ソース領域又はドレイン領域の一方上に選択的に形成された金属元素を有する領域上に形成されており、且つソース領域又はドレイン領域の他方と接続している。

（第５実施形態）
本実施形態では、第１実施形態乃至第４実施形態に示される半導体素子の作製方法について図５を用いて説明する。本実施形態では、第１実施形態で示される半導体素子の作製方法を示すが、第２実施形態乃至第４実施形態に示される半導体素子それぞれに適応することができる。

本実施形態では、基板として絶縁性を有する基板、代表的には、ガラス、石英、セラミック、又はプラスチックを用いる。ガラス基板としては、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス、アルミノシリケートガラスなどの無アルカリガラス基板が使用される。さらには、表面に絶縁膜を形成したシリコン基板やステンレス基板などの半導電性または導電性基板も適用可能である。

図５（Ａ）に示すように、基板５０１上に所望の形状を有する半導体領域５０２を形成し、その上に第１の層間絶縁膜を形成する。半導体領域５０２は、ソース領域又はドレイン領域の一方である。

ここでは、半導体領域５０２は、基板上にリン（Ｐ）又はボロン（Ｂ）を含む結晶性半導体膜を成膜し、フォトリソグラフィー工程により形成したレジストマスクを用いて、所望の形状にエッチングする。

第１の層間絶縁膜は、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、またはシロキサンポリマー）を主成分とする原料を用いて層を形成する。

次に、第１の層間絶縁膜の一部上に、フォトリソグラフィー工程によりレジストマスク（図示しない。）を形成する。この後、ドライエッチング法、ウェットエッチング法等の公知の手法を用いて層間絶縁膜の一部を除去して、コンタクトホール５０３を有する第２の層間絶縁膜５０４を形成するとともに、半導体領域５０２の一部を露出する。

次に、図５（Ｂ）に示すように、露出された半導体領域の表面に、選択的に金属元素を有する領域５１１を形成する。金属元素を有する領域は、少なくとも半導体領域に第１の導電膜を成膜し、リフトオフ法、エッチング法等により第１の導電膜の一部を除去して、半導体領域上に縞状の金属元素を含む領域２２１を形成する。また、マスクを用いて成膜して金属元素を含む領域を形成することができる。さらには、第１の導電膜を半導体領域上に成膜した後、所定の温度で加熱して、半導体領域の表面に金属化合物（金属珪化物、金属窒化物、金属酸化物等）を形成することができる。第１の導電膜の代表例は、ニッケル元素、鉄元素、コバルト元素、白金元素、ゲルマニウム元素、チタン元素、パラジウム元素、又は亜鉛元素、若しくはこれらの元素の合金、更には化合物で形成される膜が挙げられる。

次に、金属元素を含む領域５１１を触媒として極細炭素繊維５１２を形成する。形成方法としては、アルコールを原料ガスに用いた触媒ＣＶＤ法、メタン、エチレン、またはアセチレン等の炭化水素を含む雰囲気で１００〜１１００度、好ましくは４００〜６５０度に加熱する熱ＣＶＤ法、同様の炭化水素を用い、０．１〜１０ｔｏｒｒの減圧下で形成するプラズマＣＶＤ法等がある。プラズマＣＶＤ法では、基板側に負の電圧を印加することにより、極細炭素繊維は基板に対して垂直方向に成長する。また、大気圧雰囲気で、炭化水素を原料として、パルス電圧を印加するプラズマＣＶＤ法によって、ＣＮＴを形成することもできる。

次に、極細炭素繊維の間を充填する部材５１３を形成する。極細炭素繊維の間を充填する部材５１３としては、半導体材料で形成されるもの、又は絶縁材料で形成されるものとをあげることができる。本実施形態では、絶縁材料を用いて極細炭素繊維の間を充填する部材を形成する。絶縁材料は、塗布可能な材料、代表例としては、ポリイミド樹脂、アクリル樹脂、シロキサン構造を含む樹脂、又は有機ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）、無機ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）等に代表される塗布シリコン酸化膜が挙げられる。無機ＳＯＧとしては、ＰＳＧ（ＰｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ）、ＢＳＧ（ＢｏｒｏｓｉｌｉｃａｔｅＧｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ）、シリケート系ＳＯＧ、アルコキシシリケート系ＳＯＧ、ポリシラザン系ＳＯＧが挙げられる。有機ＳＯＧとしては、ポリメチルシロキサンに代表される、Ｓｉ−ＣＨ₃結合を有するシリコン酸化膜が挙げられる。これらを、スピン
コートにて塗布することにより、極細炭素繊維の間を充填する。

なお、極細炭素繊維の間を充填する部材５１３を図１５に示すように、液滴吐出法によって、吐出口５６１からコンタクトホールに極細炭素繊維の間を充填する部材の材料を吐出してもよい。５６２は、液滴吐出法により形成した極細炭素繊維の間を充填する部材である。この方法により、所望の領域にのみ、材料を吐出することが可能であり、材料の削減、及びコスト削減を図ることができる。

次に、図５（Ｃ）に示すように、極細炭素繊維の間を充填する部材５１３の表面をエッチングして、極細炭素繊維５１２を露出させると共に、層間絶縁膜５０４の一部又は全部を異方性エッチングして、図５（Ｃ）の５２１に示すような、極細炭素繊維及びそれを包囲する領域５２１を形成する。なお、極細炭素繊維を包囲する領域は、極細炭素繊維の間を充填する部材の一部である。

次に、極細炭素繊維及びそれを包囲する領域５２１を覆うように第２の絶縁膜を成膜する。該第２の絶縁膜は、後のゲート絶縁膜となる。第２の絶縁膜は、プラズマＣＶＤ法またはスパッタ法を用い、シリコンを含む絶縁膜の単層または積層構造の絶縁膜を形成する。なお、極細炭素繊維の間を充填する部材５１３及び第２の層間絶縁膜のエッチング条件により、極細炭素繊維及び半導体領域が絶縁膜で覆われている場合、該第２の絶縁膜を形成する必要はない。

次に、第２の絶縁膜上に、第２の導電膜５２３を成膜する。第２の導電膜の材料としては、単層構造又は多層構造とすることができる。ゲート電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、銀―銅―パラジウム合金（ＡｇＰｄＣｕ合金）を用いてもよい。さらには、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。

次に、図５（Ｄ）に示すように、第２の導電膜を所望の形状にエッチングして、ゲート電極５３１を形成する。例えば、マスクを用いず異方性エッチングを行うことにより、第１実施形態に示すような、チャネル形成領域を囲繞するゲート電極を形成することができる。また、所望の領域にマスクを用いることにより、第２実施形態乃至第４実施形態に示されるような、チャネル形成領域の一部を重畳するゲート電極を形成することができる。

次に、図５（Ｅ）に示されるように、第３の層間絶縁膜５４１を形成した後、第３の層間絶縁膜の一部をエッチングしてコンタクトホールを形成すると共に、チャネル形成領域である極細炭素繊維５１２、及び半導体領域５０２をそれぞれ一部露出する。つぎに、チャネル形成領域及び半導体領域に接続する導電膜５４２、５４３を形成する。本実施形態においては、チャネル形成領域及び半導体領域に接続する導電性としては、導電性を有する結晶性半導体膜を成膜し、所望の形状にエッチングする。チャネル形成領域に接続される結晶性半導体膜は、ドレイン領域又はソース領域の他方となる。なお、本実施形態のように、チャネル形成領域に接続する導電膜と半導体領域に接続する導電膜とを、同一の層間絶縁膜上に形成しているが、この構造に限られず、異なる層で形成してもよい。

本実施形態で示す半導体素子は、極細炭素繊維をチャネル形成領域に有し、かつ基板表面に対して縦方向に積層されている。このため、微細で、且つスイッチング速度が速い半導体素子を作製することができる。

（第６実施形態）
本実施形態では、第１実施形態乃至第４実施形態に示される半導体素子の作製方法について図６を用いて説明する。本実施形態では、第５実施形態において、極細炭素繊維の間を充填する部材として、半導体膜を用いた例を示す。

図６（Ａ）に示すように、第５実施形態の工程により、半導体領域５０２上に形成されたコンタクトホール内に極細炭素繊維５１２を形成する。

次に、極細炭素繊維の間を充填する部材５５１を形成する。本実施形態では、極細炭素繊維の間を充填する部材５５１を、半導体材料を用いて極細炭素繊維の間を充填する部材を形成する。半導体材料の代表例としては、非晶質半導体膜又は結晶性半導体膜がある。プラズマＣＶＤ法、スパッタリング法により、非晶質又は結晶質の半導体膜を基板上に成膜、該半導体膜に連続発振のレーザから射出されるレーザ光５５２を照射して溶融させる。

連続発振のレーザとしては、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ₄レーザ、Ｎｄ：ＹＬＦレーザ、Ｎｄ：ＹＡｌＯ₃レーザ、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、またはＴｉ：サファイアレーザー等を適宜用いることができる。

この結果、図６（Ｂ）の５５３で示されるような極細炭素繊維の間を充填する部材を形成することができる。なお、溶融した非晶質半導体膜は、極細炭素繊維の間で結晶化される。

この後、図６（Ｃ）〜（Ｅ）に示すように、第５実施形態と同様の工程により、ゲート絶縁膜となる第２の絶縁膜５２２、ゲート電極５３１、及び導電膜５４２、５４３、第３の層間絶縁膜５４１を形成する。

なお、本実施形態において、基板として絶縁性を有する基板の代わりに、単結晶半導体基板を用いることもできる。この場合、半導体領域５０２は、半導体基板の一部に不純物元素をドーピングして形成すれば良い。

また、極細炭素繊維の間を充填する部材５１３として絶縁材料で形成されるものを示したが、半導体材料で形成してもよい。この場合、第１の絶縁膜５２２は必須となる。

（第７実施形態）
本実施形態では、第１実施形態乃至第４実施形態に示される半導体素子の作製工程として、第５実施形態又は第６実施形態とは異なる工程を示す。本実施形態では、基板として、シリコン単結晶等の半導体材料又は半導体化合物の単結晶基板を用いた例を示す。なお、本実施形態は、ガラス基板等の絶縁表面を有する基板にも適応することができる。

図７（Ａ）に示すように、シリコン基板６０１にｐ型を付与する不純物又はｎ型を付与する不純物をドーピングしてｐ型ウェル領域又はｎ型ウェル領域６０２を形成する。なお、基板として絶縁表面を有する基板、代表的には、ガラス、石英、セラミック、又はプラスチック、若しくは、表面に絶縁膜を形成したシリコン基板やステンレス基板などの半導電性または導電性基板を用いた場合は、第５実施形態又は第６実施形態に示すように、所望の形状であって、かつ導電性を有する半導体膜を形成する。

次に、基板表面に第１の絶縁膜６０３を形成する。第１の絶縁膜としては、プラズマＣＶＤ法またはスパッタリング法、熱酸化法等を用い、シリコンを含む絶縁膜の単層または積層構造の絶縁膜を形成する。

なお、第１の絶縁膜６０３は、ｐ型ウェル領域又はｎ型ウェル領域６０２と後に形成されるゲート電極６１１とを絶縁するために設ける。

次に、第１の絶縁膜上に、第１の層間絶縁膜を形成する。層間絶縁膜としては、第５実施形態に示す第１の層間絶縁膜と同様の材料及び作製方法を適宜用いる。次に、層間絶縁膜の一部をエッチングして、コンタクトホールが形成された層間絶縁膜６０４を形成すると共に、第１の絶縁膜６０３を露出する。

次に、コンタクトホール内に第１の導電膜６０５を形成する。この後、第１の導電膜としては、第５実施形態の第２の導電膜５２３と同様の材料及び作製方法にて作製することができる。

次に、図７（Ｂ）に示すように、第１の導電膜の一部をエッチングしてゲート電極６１１を形成する。本実施形態においては、異方性エッチングを用いることにより第１実施形態で示されるような、チャネル形成領域を囲繞するゲート電極を形成することができる。また、エッチングする領域により、第２実施形態乃至第４実施形態に示されるようなゲート電極を適宜形成することができる。さらには、第１の導電膜を成膜する際に、マスクを用いて形成することにより、エッチング工程を経ずとも、所望の形状を有するゲート電極を形成することができる。

次に、少なくともゲート電極の露出部に第２の絶縁膜６１２を形成する。第２の絶縁膜の形成方法としては、第５実施形態の第２の絶縁膜と同様の手法により形成することができる。また、第２の絶縁膜も第５実施形態の第２の絶縁膜と同様の材料及び手法を用いて形成する。この後、第２の絶縁膜において、ｐ型ウェル領域、又はｎ型ウェル領域と接する第２の絶縁膜の部分を、ドライエッチング又はウェットエッチングにより除去し、図６（Ｃ）に示されるようなゲート絶縁膜６２１を形成する。

なお、ゲート電極として、アルミニウム、タンタル、チタン等を用いて形成すると、上記の工程によりゲート絶縁膜を形成する代わりに、ゲート電極の表面を陽極酸化法又はプラズマ酸化法によりゲート絶縁膜６２１を形成することもできる。この工程の場合、ｐ型ウェル領域、又はｎ型ウェル領域と接する第２の絶縁膜が形成されないため、工程を削減することが可能となる。

次に、第５実施形態と同様の工程により、半導体領域の表面に金属元素を含む領域５１１を形成した後、該領域上に極細炭素繊維５１２を形成する。

次に、図７（Ｄ）に示すように、第５実施形態と同様に、極細炭素繊維の間を充填する部材５１３を形成する。本実施形態では、極細炭素繊維の間を充填する部材５１３は、絶縁材料又は半導体材料で形成することができる。

次に、図７（Ｅ）に示すように、極細炭素繊維の間を充填する部材５１３の表面をエッチングして、極細炭素繊維の表面を露出すると共に、チャネル形成領域６４１を形成する。この工程は、公知のウェットエッチング法、ドライエッチング法、ＣＰＭ（Ｃｈｅｍｉｃａｌ−ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：化学的・機械的ポリッシング）法等を用いることができる。なお、チャネル形成領域６４１は、極細炭素繊維５１２と半導体材料で形成される領域である。

次に、第２の層間絶縁膜を形成した後、該第２の層間絶縁膜の一部をエッチングしてコンタクトホールが形成された第３の層間絶縁膜６４２を形成すると共に、チャネル形成領域６４１の一部を露出する。次に、チャネル形成領域に接続するドレイン領域６４３を形成する。

（第８実施形態）
本実施形態では、第１実施形態乃至第４実施形態に示される半導体素子の作製工程として、第７実施形態において、極細炭素繊維の間を充填する材料として絶縁膜を用いた構造の作製工程を示す。

図８（Ａ）〜図８（Ｃ）に示すように、第７実施形態と同様の工程により、６０１シリコン基板上に極細炭素繊維５１２、ゲート絶縁膜６２１、ゲート電極６１１を形成する。

次に、図８（Ｄ）に示すように、極細炭素繊維の間に極細炭素繊維の間を充填する部材７１３を形成する。本実施形態においては、極細炭素繊維の間を充填する部材としては、絶縁膜を形成する。絶縁膜の材料及びその形成方法は、第５実施形態の極細炭素繊維の間を充填する部材５１３と同様のものを適応することができる。なお、本実施形態においては、極細炭素繊維の間を充填する部材は、絶縁膜であるため、第２の層間絶縁膜としても機能する。このため、第１の層間絶縁膜及び第３の絶縁膜上に、一定の膜厚を有して形成する。

次に、図８（Ｅ）に示すように、極細炭素繊維の間を充填する部材の一部をドライエッチング法、又はウェットエッチング法等の公知の手法によりエッチングして、コンタクトホールを形成すると共に、極細炭素繊維の一部を露出する。

次に、チャネル形成領域６４１である極細炭素繊維に接続するドレイン領域６４３を形成する。

本実施例では、第１実施形態乃至第４実施形態に示される、基板膜厚方向にソース領域、チャネル形成領域、ドレイン形成領域が積層され、かつチャネル形成領域が極細炭素繊維で形成させる半導体素子が、多層配線構造を有する半導体装置の例について、図９に示す。

図９（Ａ）に示すように、第５実施形態乃至第８実施形態に示す工程によって、基板上に基板の膜厚方向にソース領域、チャネル形成領域、ドレイン形成領域が積層され、かつチャネル形成領域が極細炭素繊維で形成される半導体素子を形成する。本実施形態においては、第８実施形態で示させる工程を適応し、６０１シリコン基板上にｐ型ウェル領域又はｎ型ウェル領域６０２、該半導体領域に接続するチャネル形成領域６４１、該チャネル形成領域を包囲し、且つゲート絶縁膜として機能する第３の絶縁膜６１２、第３の絶縁膜を介してチャネル形成領域を囲繞するゲート電極６１１、チャネル形成領域と接続するドレイン領域６４３を形成する。なお、ゲート電極６１１とｐ型ウェル領域又はｎ型ウェル領域６０２との間を絶縁する第２の絶縁膜６１０、第２の絶縁膜上であって且つゲート電極の側面に形成されている第１の層間絶縁膜６０４、第１の層間絶縁膜上に形成される第３の絶縁膜６１２、第３の絶縁膜上に形成され且つ極細炭素繊維の間を充填する部材７１３がそれぞれ形成されている。

次に、図９（Ｂ）に示すように、第２の層間絶縁膜として機能する極細炭素繊維の間を充填する部材７１３及びドレイン領域６４３上に第３の層間絶縁膜８１１を形成する。第３の層間絶縁膜としては、第１の層間絶縁膜４０７と同様の材料を用いて形成することができる。次に、第３の層間絶縁膜の一部をエッチングして、コンタクト孔を開口した後、第１の導電膜８１２及び第２の導電膜８１３を成膜する。第１の導電膜８１２としては、ブロッキング効果を有する導電性材料によって形成する。第１の導電膜の代表例としては、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、ＷＳｉｘで形成される膜が挙げられる。第２の導電膜８１３としては、リフローが可能な金属材料膜７０６を成膜する。ここではアルミニウムを主成分とする合金、代表的にはＡｌＧｅ膜を形成する。また、本実施例では、２層構造の導電膜を成膜したが、これに限られず単層の導電膜、又は３層以上の導電膜でもよい。

次に、図９（Ｃ）に示すように、３５０℃〜４００℃の熱処理を行って第２の導電膜をリフローさせて凹凸を緩和する。ここで、凹凸が緩和された金属膜８２１が形成される。第１の導電膜及び第２の導電膜を所望の形状にエッチングして、図９（Ｄ）に示す第１の接続配線８３２を形成する。

なお、第２の導電膜として、アルミニウムを含む合金の代わりに、銅で形成される膜を形成し、ダマシン法により接続配線を形成しても良い。銅で形成される配線は、低抵抗であり、且つ平坦性を有するため、多層配線を可能とすることで、さらなる素子の高集積化が可能である。

次に、層間絶縁膜の形成と、コンタクトホールの形成と、金属材料膜の形成と、リフロー処理と、エッチング処理とを同様に繰り返して、第４の層間絶縁膜８３３、第５の層間絶縁膜８３５、第２の接続配線８３４、第３の接続配線８３６を形成する。

また、本実施例では、単結晶半導体基板上に形成された半導体素子を有する多層構造の半導体装置を示したが、これに限られず、ガラス基板等の絶縁表面を有する基板を用いたＦＥＴを有する半導体装置に適応することもできる。

本実施例で示す半導体素子は、極細炭素繊維をチャネル形成領域に有し、かつ基板表面に対して縦方向に積層されている。このため、微細で、且つスイッチング速度が速い半導体素子を作製することができる。また、多層配線構造を有しているため、さらなる素子の高集積化が可能である。

本実施例では、本発明を用いて形成する半導体素子を有する半導体装置の一例であるパッケージについて図１０を用いて説明する。図１０（Ａ）に、ワイヤーボンディング法でチップがインターポーザに接続されている、パッケージの断面構造を表す斜視図を示す。９０１はインターポーザ、９０２はチップ、９０３はモールド樹脂層に相当する。チップ９０２はインターポーザ９０１上に、マウント用の接着剤９０４によりマウントされている。

また図１０（Ａ）に示すインターポーザ９０１は、ソルダーボール９０５が設けられたボールグリッドアレイ型である。ソルダーボール９０５は、インターポーザ９０１のチップ９０２がマウントされている側とは反対の側に設けられている。そしてインターポーザ９０１に設けられた配線９０６は、インターポーザ９０１に設けられたコンタクト孔を介して、ソルダーボール９０５と電気的に接続している。

なお本実施例では、チップ９０２とソルダーボール９０５との電気的な接続をするための配線９０６を、インターポーザ９０１のチップがマウントされている面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。

図１０（Ａ）では、チップ９０２と配線９０６とが、ワイヤ９０７によって電気的に接続されている。図１０（Ｂ）に、図１０（Ａ）に示したパッケージの断面図を示す。チップ９０２には第１実施形態乃至第４実施形態で示される半導体素子９０９が設けられており、またチップ９０２のインターポーザ９０１が設けられている側とは反対側に、パッド９０８が設けられている。パッド９０８は該半導体素子９０９と電気的に接続されている。そしてパッド９０８は、インターポーザ９０１に設けられた配線９０６と、ワイヤ９０７によって接続されている。

９１０はプリント配線基板の一部に相当し、９１１はプリント配線基板９１０に設けられた配線または電極に相当する。配線９０６はソルダーボール９０５を介して、プリント配線基板９１０に設けられた配線または電極９１１に接続される。なおソルダーボール９０５と、配線または電極９１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。

なお、本実施例においては、チップがワイヤーボンディング法によってインターポーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、ワイヤーボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多いチップの接続に向いている。

また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケージ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えることができるというメリットを有している。

さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを高めることができるというメリットを有している。

本発明により、歩留まり高く高集積化された半導体装置を作製することができる。

本実施例では、本発明を用いて形成する半導体素子を有する半導体装置の一例である表示装置について説明する。

本発明を用いて形成する半導体素子を、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等の表示装置の駆動を制御する各種回路に用いることができる。

本実施例で示す半導体素子は、極細炭素繊維をチャネル形成領域に有し、かつ基板表面に対して縦方向に積層されている。このため、スイッチング速度が速い半導体素子が高集積された半導体装置である。

本発明を実施して得た半導体装置を組み込むことによって様々な電子機器を作製するこ
とができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の１つであるカーナビゲーションを例に挙げ、本発明の素子が実際に電子機器に実装されている様子を図１１（Ａ）に示す。

図１１（Ａ）に示すナビゲーションシステムの表示部のモジュールは、基板上に画素部１１０２、画素部の表示を制御する走査線駆動回路１１０３、信号線駆動回路１１０４、コントロール回路１１０５、オーディオ用回路１１０６、映像信号処理回路１１０７、ＳＲＡＭ１１０８等が設けられている。本実施例では、基板１１０１はガラス基板である。

また、ＦＰＣ１１０９によって、外部に設けられているプリント配線基板と接続されている。

図１１（Ｂ）には、基板１００１上に形成された各回路のブロック図を示す。なお、画素部１１０２に液晶素子が形成される場合の回路について説明する。画素部１１０２は、階調電源１１１１を有する。画素部１１０２の周囲には、走査線駆動回路１１０３と、信号線駆動回路１１０４とが設けられている。なお、画素部１１０２は、発光素子、ＤＭＤ素子、電界放出素子等を用いてもよい。

コントロール回路１１０５は、ＣＰＵ１１１２、ＣＰＵ用インターフェース（Ｉ／Ｆ）１１１３、ＣＰＵが使用するスタック・変数用ＳＲＡＭとして機能するＷＲＡＭ１１１４、プログラムと画像データが格納されているマスクＲＯＭとして機能するＰＲＯＭ１１１５、ＰＲＯＭとＷＲＡＭのアドレス・データバスのインターフェース及びＷＲＡＭ用アドレスの一部をデコードしてオーディオ用回路を制御する信号を作製する機能を有するメモリーコントローラ１１１６、を有している。

オーディオ用回路１１０６は、音声データが格納されているマスクＲＯＭとして機能するオ
ーディオＲＯＭ１１２１、オーディオ用回路のクロック信号を作製したり、カウンタを使ってオーディオＲＯＭのアドレスを作製する機能を有するオーディオコントローラ１１２２、デジタル音声データからアナログ波形を作製したり、アナログ波形を増幅する機能を有するアンプ１１２３を有する。

映像信号処理回路１１０７は、画像データの色情報を格納するＳＲＡＭとして機能するＣＲＡＭ１１３１を有する。

さらに、画像の座標情報や画像一行分の画像情報を格納するＳＲＡＭ１１０８が設けられている。

これら機能を有する各回路は、プリント基板（図示しない）に設けられた電源回路からの電源が、ＦＰＣ１１０９を介して供給される。

また、ＦＰＣ１１０９を介して、外部に設けられたキーボードからの入力信号、メモリ、クロック、スピーカー、電源等の信号を入出力する。

本発明で作製される半導体素子は、微細且つ高速度動作が可能であるため、図１１（Ａ）に示される各回路の半導体素子の作製に本発明を適応することにより、高精細な表示を有し、且つ応答ずれの少ないナビゲーションシステムを作製することが可能である。

本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子の作製工程を説明する断面図。本発明に係る半導体素子の作製工程を説明する断面図。本発明に係る半導体素子の作製工程を説明する断面図。本発明に係る半導体素子の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る半導体装置の作製工程を説明する断面図。本発明に係る電子機器を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子を説明する断面図。本発明に係る半導体素子の作製工程を説明する断面図。

Claims

基板上に形成した導電性を有する第１の領域上に接して、選択的に金属元素を含む領域を形成し、
前記金属元素を含む領域上に接して、半導体を呈する極細炭素繊維を前記金属元素を含む領域を触媒として前記基板に対して垂直方向に形成し、
前記極細炭素繊維の間を充填する部材を形成し、
前記極細炭素繊維を包囲するゲート絶縁膜を形成し、
前記ゲート絶縁膜に接するゲート電極を形成し、
前記極細炭素繊維と接続する導電性を有する第２の領域を前記極細炭素繊維上に形成することを特徴とする半導体装置の作製方法。
基板上に形成した導電性を有する第１の領域上に接して、選択的に金属元素を含む領域を形成し、
前記金属元素を含む領域上に接して、半導体を呈する極細炭素繊維を前記金属元素を含む領域を触媒として前記基板に対して垂直方向に形成した後、半導体材料を形成し、
前記半導体材料に、レーザ光を照射して前記極細炭素繊維の間を半導体材料で充填し、
前記半導体材料の一部を除去した後、
前記極細炭素繊維を包囲するゲート絶縁膜を形成し、
前記ゲート絶縁膜に接するゲート電極を形成し、
前記極細炭素繊維と接続する導電性を有する第２の領域を前記極細炭素繊維上に形成することを特徴とする半導体装置の作製方法。
基板上に形成した導電性を有する第１の領域上に、第１の絶縁膜を介してゲート電極を筒状に形成し、
前記ゲート電極の内表面を覆う第２の絶縁膜を形成し、
前記第２絶縁膜の一部を除去して、前記導電性を有する第１の領域を露出した後、該導電性を有する第１の領域上に接して、金属元素を含む領域を前記第２の絶縁膜内に形成し、
前記金属元素を含む領域上に接して、半導体を呈する極細炭素繊維を前記金属元素を含む領域を触媒として前記基板に対して垂直方向に形成し、
前記極細炭素繊維の間を充填する部材を形成した後、前記極細炭素繊維に接続する導電性を有する第２の領域を前記極細炭素繊維上に形成することを特徴とする半導体装置の作製方法。
請求項１又は請求項３において、
前記極細炭素繊維の間を充填する部材は、半導体材料で形成されることを特徴とする半導体装置の作製方法。
請求項１又は請求項３において、
前記極細炭素繊維の間を充填する部材は、絶縁材料で形成されることを特徴とする半導体装置の作製方法。
請求項１又は請求項３において、
前記極細炭素繊維の間を充填する部材は、液滴吐出法で形成されることを特徴とする半導体装置の作製方法。
請求項５において、
前記絶縁材料は、比誘電率が４以下の低誘電率材料であることを特徴とする半導体装置の作製方法。
請求項２において、
前記レーザ光は、連続発振のレーザから照射されるレーザ光であることを特徴とする半導体装置の作製方法。
請求項１乃至請求項８のいずれか一項において、
前記極細炭素繊維の領域は、チャネル形成領域であることを特徴とする半導体装置の作製方法。
請求項１乃至請求項９のいずれか一項において、
前記金属元素を含む領域は、基板面に対して傾斜することを特徴とする半導体装置の作製方法。
請求項１乃至請求項１０のいずれか一項において、
前記金属元素は、ニッケル、鉄、コバルト、白金、ゲルマニウム、チタン、又はパラジウムから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物であることを特徴とする半導体装置の作製方法。
請求項１乃至請求項１１のいずれか一項において、
前記導電性を有する第１の領域及び前記導電性を有する第２の領域は、ソース領域及びドレイン領域であることを特徴とする半導体装置の作製方法。
請求項１乃至請求項１２のいずれか一項において、
前記極細炭素繊維は、グラファイトナノファイバ、カーボンナノファイバ、カーボンナノチューブ、チューブ状グラファイト、カーボンナノコーン、又はコーン状グラファイトであることを特徴とする半導体装置の作製方法。