KR101013482B1 - 반도체 장치 및 그의 제작방법 - Google Patents

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토루 타카야마
유고 고토
준야 마루야마
유미코 오노
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저가이고 용적이 작으며 고집적화된 반도체 장치를 제작하는 방법을 제공한다. 본 발명의 특징은, 반도체 박막을 사용하여 형성된 반도체 소자를 전사 기술에 의해, 반도체 기판을 사용하여 형성된 반도체 소자 위에 전사하여 반도체 장치를 제작하는데 있다. 종래의 제작방법과 비교하여, 낮은 비용과 높은 처리량으로 반도체 장치의 대량 생산이 실현될 수 있고, 반도체 장치 당 생산 비용이 저감될 수 있다.

Description

반도체 장치 및 그의 제작방법{Semiconductor device and manufacturing method thereof}
도 1은 본 발명에 따른 반도체 장치의 단면도.
도 2는 본 발명의 배선부를 나타내는 도면.
도 3(A) 및 도 3(B)는 본 발명의 반도체 장치를 사용한 전자 기기의 모듈의 상면도와 블록도.
도 4(A)∼도 4(F)는 본 발명의 실시형태 1을 나타내는 도면.
도 5(A)∼도 5(D)는 본 발명의 실시형태 2를 나타내는 도면.
도 6(A)∼도 6(G)는 본 발명의 실시형태 3을 나타내는 도면.
도 7(A)∼도 7(E)는 본 발명의 실시예 1을 나타내는 도면.
도 8(A)∼도 8(D)는 본 발명의 실시예 1을 나타내는 도면.
도 9는 본 발명에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101: 절연성 기판 102: 배선층 103: 접착층
104: 반도체 소자 105: 접착층 106: 반도체 소자
107: 관통 구멍 108: 외부 단자 109, 110: 전극 패드
111, 113: 배선
본 발명은 고집적화된 반도체 장치 및 그의 제작방법에 관한 것이다. 구체적으로는, 본 발명은 집적회로를 가진 반도체 소자(IC 칩)를 적층시킨 반도체 장치 및 그의 제작방법에 관한 것이다.
휴대 전화기나 전자 수첩 등으로 대표되는 휴대용 전자 기기에는, 메일(e-mail) 송수신, 음성 인식, 소형 카메라에 의한 영상의 로딩(loading), 인터넷 등 다양한 기능이 요구되고 있다. 따라서, 회로 규모나 메모리 용량이 큰 반도체 장치(패키지)가 요구되고 있다.
한편, 휴대용 전자 기기에는, 더욱 소형화, 박형화, 및 저가격화가 진행되고 있다. 이 때문에, 반도체 장치(패키지), 저항 등의 수동 부품, 실장 기판 등의 소형화 및 저가격화가 요구되고 있으며, 거의 칩 사이즈까지 소형화된 반도체 장치, 즉, CSP(Chip Size Package)가 개발되고 있다(문헌 1: 일본국 공개특허공고 평9-121002호 공보).
따라서, 복수의 반도체 기판에 의해 집적된 집적회로(IC 칩)를 하나의 패키지에 탑재하여 반도체 장치의 집적도를 높인 MCP(Multi Chip Package)가 있다(문헌 2: 일본국 공개특허공고 평5-90486호 공보).
MCP(Multi Chip Package)로서는, 복수의 반도체 기판을 사용하여 형성한 집 적회로(IC 칩)를 횡으로 배열하여 집적도를 높인 것이 있다. 이것은 복수의 IC 칩을 횡으로 나열하기 때문에, 패키지의 면적이 크게 되고, 실장 기판의 축소가 방해받게 된다.
또한, 문헌 2에 기재되어 있는 반도체 장치(패키지)는 실리콘 웨이퍼(반도체 기판)로 형성된 집적회로(IC 칩)를 복수 개 적층한 것이다. 그 IC 칩의 막 두께가 비교적 두껍기 때문에, 이들을 적층하면, 패키지의 면적은 작아지게 되는 반면, 패키지의 용적이 증대하고, 이 결과, 패키지를 사용한 전자 기기의 박형화가 방해를 받게 된다.
따라서, MCP에 있어서 패키지의 용적을 억제하기 위해, 실리콘 웨이퍼로 형성된 IC 칩을 얇게 연마하는 공정(백 그라인더(back grinder))이 채용되고 있다. 그러나, 이 공정은 실리콘 웨이퍼의 뒷면에 대략 10 nm 정도의 연마흔을 남기기 때문에, 반도체 소자의 기계적 강도를 저하시키는 원인이 되고 있다. 이 결과, 반도체 소자의 연마 공정에 의해, 수율이 저하된다는 문제가 있다.
또한, 실리콘 웨이퍼는 유리 기판과 비교하면 가격이 높기 때문에, 이것을 이용한 반도체 소자를 복수 적층하면, 한 패키지 당 비용이 높아지게 된다는 문제가 있다.
이상의 문제들을 감안하여, 본 발명에서는 낮은 비용으로 용적이 작으면서 고집적화된 반도체 장치를 제작하는 것을 과제로 한다.
본 발명에 따르면, 절연성 기판 상에, 배선부, 제1 반도체 소자, 제2 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로서,
반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
상기 배선부를 사이에 두고 상기 절연성 기판에 상기 제1 반도체 소자를 접착하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 및 반도체 박막을 차례로 적층하고, 가열 처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 이용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 서로 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정; 및
상기 제1 반도체 소자와 상기 배선부를 전기적으로 접속한 후, 상기 제2 반도체 소자와 상기 배선부를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
또한, 본 발명에 따르면, 절연성 기판 상에, 배선부, 제1 반도체 소자, 제2 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로서,
반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
상기 절연성 기판 위에 형성된 상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하고, 가열 처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정; 및
상기 제2 반도체 소자와 상기 배선부를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
또한, 본 발명에 따르면, 절연성 기판 상에, 제1 배선부, 제1 반도체 소자, 제2 배선부, 제2 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로 서,
반도체 기판을 이용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
상기 절연성 기판 위에 형성된 상기 제1 배선부와 상기 제1 반도체 소자를 전기적으로 접속한 후 절연막을 사이에 두고 상기 제1 반도체 소자 위에 제2 배선부를 형성하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하고, 가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 이용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제2 기판과 마주보도록 상기 제2 반도체 소자에 제3 기판을 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정; 및
상기 제2 배선부와 상기 제2 반도체 소자를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
또한, 본 발명에 따르면, 절연성 기판 위에, 배선부, 제2 반도체 소자, 제1 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로서,
반도체 기판을 이용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하고, 가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 이용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정;
상기 배선부를 사이에 두고 상기 절연성 기판에 상기 제2 반도체 소자를 붙이는 공정; 및
상기 배선부와 상기 제2 반도체 소자를 전기적으로 접속한 후 상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
또한, 본 발명에 따르면, 절연성 기판 위에, 배선부, 제2 반도체 소자, 제1 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로서,
반도체 기판을 이용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하고, 가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 이용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정;
상기 절연성 기판 위에 형성된 상기 배선부와 상기 제2 반도체 소자를 전기적으로 접속하는 공정; 및
상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
또한, 본 발명에 따르면, 절연성 기판 위에, 제1 배선부, 제2 반도체 소자, 제2 배선부, 제1 반도체 소자를 차례로 적층한 반도체 장치를 제작하는 방법으로서,
반도체 기판을 이용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하고, 가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화한 후, 이 결정화된 반도체 박막을 이용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
상기 제2 기판과 마주보도록 상기 제2 반도체 소자에 제3 기판을 접착하는 공정;
상기 제1 접착 부재를 제거하는 공정;
상기 제2 기판을 상기 제2 반도체 소자로부터 분리하는 공정;
상기 절연성 기판 위에 형성된 상기 제1 배선부와 상기 제2 반도체 소자를 전기적으로 접속한 후 상기 제3 기판을 사이에 두고 상기 제2 반도체 소자 위에 제2 배선부를 형성하는 공정; 및
상기 제2 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포 함하는 것을 특징으로 하는 반도체 장치의 제작방법이 제공된다.
상기 반도체 기판은 단결정 실리콘 기판 또는 화합물 반도체 기판이고, 대표적으로는, N형 또는 P형의 단결정 실리콘 기판, GaAs 기판, InP 기판, GaN 기판, SiC 기판, ZnSe 기판, GaP 기판, 또는 InSb 기판이다.
또한, 상기 반도체 박막은 실리콘을 포함하는 박막이다.
본 발명에 있어서의 상기 제1 반도체 소자는 전원 회로, 송수신 회로, 메모리, 또는 음성 처리 회로의 증폭기를 포함하고, 상기 제2 반도체 소자는 화소부의 주사선 구동회로, 신호선 구동회로, 콘트롤러, CPU, 또는 음성 처리 회로의 컨버터를 포함한다.
또한, 상기 제1 접착 부재는 박리 가능한 접착재이다. 상기 절연성 기판은 폴리이미드, 알루미나, 세라믹, 또는 유리 에폭시 수지로 이루어진 군으로부터 선택된 재료로 되어 있다.
본 발명에서 제조된 반도체 장치에서, 반도체 기판을 이용하여 집적회로를 형성한 반도체 소자와, 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자가 유기 수지 또는 접착 부재를 사이에 두고 절연성 기판 위에 적층되어 있다.
반도체 기판을 이용하여 집적회로를 형성한 반도체 소자가, 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자와 상기 절연성 기판 사이에 끼어져 있다.
반도체 박막을 이용하여 집적회로를 형성한 반도체 소자가, 반도체 기판을 이용하여 집적회로를 형성한 반도체 소자와 상기 절연성 기판 사이에 끼어져 있다.
반도체 박막을 이용하여 집적회로를 형성한 반도체 소자의 막 두께는 50 ㎛ 이하, 바람직하게는 0.1 ㎛ 내지 1 ㎛이다.
본 발명에 따르면, 반도체 장치 하나 당 사용하는 반도체 기판으로 형성되는 집적회로의 수, 대표적으로는, 단결정 실리콘 IC의 수를 삭감하는 것이 가능하므로, 종래의 MCP에 비하여 낮은 비용이면서 높은 처리량으로 반도체 장치를 대량 생산할 수 있고, 반도체 장치 하나 당 생산 비용을 억제할 수 있다.
회로 규모나 메모리 용량이 보다 큰 반도체 장치를 전자 기기의 한정된 용적 내에 보다 많이 탑재할 수 있고, 또한, 전자 기기의 다기능화를 실현하면서, 반도체 장치를 소형화 및 경량화시킬 수도 있다. 특히 휴대용 전자 기기의 경우, 그의 소형화 및 경량화가 중요시 되기 때문에, 본 발명의 반도체 장치를 사용하는 것은 유효하다.
본 발명의 반도체 장치는 액정 표시장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 표시장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등의 표시장치의 구동을 제어하는 각종 회로에도 사용될 수 있다.
예를 들어, 액티브 매트릭스형 액정 표시장치 또는 발광 장치의 경우, 각 화소를 선택하는 주사선 구동회로, 선택된 화소에 비디오 신호를 공급하는 타이밍을 제어하는 신호선 구동회로, 주사선 구동회로 및 신호선 구동회로에 공급할 신호를 생성하는 콘트롤러, 음성 처리 회로의 컨버터 등을 TFT로 제조한 다음, 실리콘 웨이퍼 등의 반도체 기판으로 제조하는 것이 바람직한 회로(대표적으로는, 전원 회로, 송수신 회로, 메모리, 음성 처리 회로의 증폭기 등) 위에 설치하여, 적층 구조 의 반도체 장치로 할 수 있다.
또한, 본 발명의 전자 기기는 상기한 표시장치에 한정되는 것은 아니고, 비디오 카메라, 디지털 카메라, 고글형 표시장치(헤드 장착형 표시장치), 내비게이션 시스템, 음향 재생 장치(카 오디오 시스템, 오디오 세트 등), 퍼스널 컴퓨터, 게임 기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 책 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 표시장치를 구비한 장치)까지 그 범위에 포함한다. 특히, 본 발명은 노트형 퍼스널 컴퓨터, 휴대형 디지털 카메라, 고글형 표시장치(헤드 장착형 표시장치), 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 책 등)으로 대표되는 휴대형 전자 기기에 사용하는 경우에 유효하다.
이하, 본 발명의 실시형태에 관하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시할 수 있으며, 본 발명의 취지 및 그의 범위에서 일탈하지 않고 그의 형태 및 세부 사항을 다양하게 변형할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
본 실시형태에서는, 본 발명의 반도체 장치에 관하여 도 1을 사용하여 설명한다. 도 1은 본 발명에 따른 반도체 장치의 단면도를 나타낸다. 절연성 기판(인터포저(interposer))(101) 위에 배선층(102) 및 열 압착 접합 시트와 같은 접착층(103)을 사이에 두고, 반도체 기판을 이용하여 집적회로를 형성한 반도체 소자(104)가 형성되며, 이 반도체 소자(104) 위에 열 압착 접합 시트와 같은 접착층(105)을 사이에 두고, 반도체 박막을 사용하여 집적회로를 형성한 반도체 소자(106)가 형성되어 있다. 상기 절연성 기판에는 관통 구멍(107)을 형성하여 두고, 이 관통 구멍을 통하여 배선층(104)과 솔더 볼(solder ball) 등의 외부 단자(108)가 접속되어 있다.
절연성 기판(104)에는, 폴리이미드 기판, 알루미나 기판, 세라믹 기판, 유리 에폭시 기판 등의 공지의 재료를 사용할 수 있다. 또한, 적층된 집적회로에서 발생한 열을 확산시키기 위해, 2∼30 W/mK 정도의 높은 열전도율을 가지는 재료를 사용하는 것이 바람직하다.
또한, 반도체 소자의 표면에는 전극 패드(109, 110)가 형성되어 있고, 이 전극 패드(109, 110)와 배선부(102)의 단자가 각각 와이어(111, 113)에 의해 접속되어 있다. 그 전극 패드는 알루미늄 또는 알루미늄 합금으로 형성되어 있다.
도 2는 배선부(102)의 상면도를 나타낸 것이다. 이 배선부(102)에는, 절연성 기판(101) 위에 외부 단자에 접속하기 위한 금속 패드(221)와, 반도체 소자 상의 전극 패드(도 1의 109, 110)와 와이어(도 1의 111, 113)와 접속되는 단자(222)가 있으며, 이들이 배선(223)에 의해 접속되어 있다. 또한, 이 배선부는 구리, 금, 알루미늄, 니켈, 주석 등의 박막이 원하는 형으로 에칭되어 형성되어 있다. 또한, 반도체 소자의 전극 패드와 배선부의 단자는 열 압착 접합법 또는 초음파 접합법을 이용한 와이어 본딩법에 의해 접속되어 있다. 이 때의 배선은 금, 금을 포 함하는 합금, 구리, 또는 구리를 포함하는 합금으로 형성된 금속의 세선(細線)이다. 또한, 외부 단자는 실장 기판의 배선과 반도체 장치의 배선부, 즉, 반도체 소자를 접속하기 위한 단자이다.
반도체 기판을 사용하여 집적회로를 형성한 반도체 소자(104)는, 단결정 실리콘 기판 또는 화합물 반도체 기판을 이용하여 전계 효과 트랜지스터(FET), 바이폴라 트랜지스터, 기억 소자, 다이오드, 광전 변환 소자, 저항 소자, 코일, 용량 소자, 인덕터 등의 소자를 형성하고, 이들 소자를 이용하여 집적회로를 형성하여 형성된 것이다. 대표적인 단결정 실리콘 기판으로서는, N형 또는 P형 단결정 실리콘 기판((100) 기판, (110) 기판, (111) 기판 등)이 있고, 대표적인 화합물 반도체 기판으로서는, GaAs 기판, InP 기판, GaN계 에피택시용의 GaN 기판, SiC 기판, ZnSe 기판, GaP 기판, InSb 기판이 있다. 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자로서는, 대표적으로는, 전원 회로, 송수신 회로, 메모리, 또는 음성 처리 회로의 증폭기를 포함한다.
반도체 박막을 이용하여 집적회로를 형성한 반도체 소자(106)는, 폴리실리콘막을 이용하여 집적회로를 구성한 것이 있다. 구체적으로는, 이 집적회로는 박막트랜지스터(TFT), 기억 소자, 다이오드, 광전 변환 소자, 저항 소자, 코일, 용량 소자, 인덕터 등을 이용하여 형성된다. 또한, 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자로서는, 표시장치의 경우, 각 화소를 선택하는 주사선 구동회로, 선택된 화소에 비디오 신호를 공급하는 타이밍을 제어하는 신호선 구동회로, 콘트롤러, CPU, 또는 음성 처리 회로의 컨버터를 포함한다.
또한, 도 9에 도시된 바와 같이, 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자(106)가 배선층(102) 및 열 압착 접합 시트와 같은 접착층(103)을 사이에 두고 절연성 기판(인터포저)(101) 위에 제공되고, 반도체 기판을 이용하여 집적회로를 형성한 반도체 소자(104)가 열 압착 접합 시트와 같은 접착층(105)을 사이에 두고 상기 반도체 소자(106) 위에 제공될 수도 있다.
본 발명의 반도체 장치는 2층의 반도체 소자가 적층된 구성을 가지지만, 이 구성에 한정되는 것은 아니다. 반도체 기판을 이용하여 형성한 반도체 소자(104)와 반도체 박막을 이용하여 형성한 반도체 소자(106)가 복수개씩 적층된 구성을 가질 수도 있다.
또한, 도 1에서는 복수의 반도체 소자가, 절연성 기판 위에 각각 마련된 배선부(단자)에 배선들을 통하여 접속되어 있지만, 각 반도체 소자들을 배선으로 서로 접속하여도 좋다.
[실시형태 2]
본 실시형태에서는, 실시형태 1에서 설명한 반도체 장치를 제작하는 방법에 관하여 설명한다. 본 실시형태의 반도체 장치는 모든 반도체 소자가 페이스 업(face up) 형태이다.
먼저, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자(제1 반도체 소자)의 제작방법이 도 4(A)에 나타내어져 있다. 절연성 기판(411) 상에 배선부(412)를 형성한 후, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자(제1 반도체 소자)(413)를 열 압착 접합 시트 등의 접착층(414)을 이용하여 접 착한다. 또한, 절연성 기판(401)에는, 외부 단자와 반도체 소자를 접속하기 위한 관통 구멍(도 1의 부호 107)가 형성되어 있다. 또한, 외부 단자는 실장 기판의 배선과 반도체 소자를 전기적으로 접속하기 위한 단자이다. 절연성 기판(411), 배선부(412), 및 접착 부재(414)를 이용하여 고정된 단결정 실리콘으로 이루어진 반도체 소자(413)가 부호 A1으로 표시되어 있다.
다음에, 반도체 박막을 사용하여 집적회로를 형성한 반도체 소자(제2 반도체 소자)의 제작방법이 도 4(B)∼도 4(D)에 나타내어져 있다. 먼저, 도 4(B)에 도시한 바와 같이, 기판(401) 위에 금속층(402)을 형성한다. 금속층(402)으로서는, W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt로부터 선택된 원소, 또는 그 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 이루어지는 단층, 또는 이들의 적층, 혹은 이들 원소의 질화물, 예를 들어, 질화 티탄, 질화 텅스텐, 질화 탄탈, 질화 몰리브덴으로 이루어지는 단층 또는 이들의 적층을 사용하면 좋다. 또한, 금속층의 합금의 금속 성분비 또는 금속층에 포함되는 산소 또는 질소의 조성비를 적절히 조절함으로써, 후의 박리 공정의 조건이 상이하다. 따라서, 박리 공정을 다양한 프로세스에 적응하도록 조절될 수 있다. 질화물층 또는 금속층(402)의 막 두께는 10 nm∼200 nm, 바람직하게는 50 nm∼75 nm으로 한다.
다음에, 금속층 또는 질화물층(402) 위에 산화물층(403)을 형성한다. 이 때, 금속층 또는 질화물층(402)과 산화물층(403) 사이에 비정질 상태의 금속 산화막(산화 텅스텐막)(405)이 2 nm∼5 nm 정도의 막 두께로 형성된다. 후의 공정에서 박리할 때, 그 금속 산화막에서는 금속 산화막과 산화막의 계면, 또는 금속 산화막 과 금속막의 계면에서 분리가 일어난다. 산화물층(403)으로서는, 스퍼터링법에 의해, 산화 실리콘, 산화질화 실리콘, 금속 산화물 재료로 이루어지는 층을 형성하면 좋다. 산화물층(403)의 막 두께는 질화물층 또는 금속층(402)의 막 두께의 약 2배 이상인 것이 바람직하다. 여기에서는, 산화 실리콘 타겟을 이용한 스퍼터링법에 의해 산화 실리콘막을 150 nm∼200 nm의 막 두께로 한다.
다음에, 산화물층(403) 위에 수소를 포함하는 층을 형성한다. 수소를 포함하는 층에는 반도체층 또는 질화물층 등을 적응할 수 있다. 본 실시형태에서는, 수소를 포함하는 층으로서 제1 반도체층(404)을 형성한다. 그 다음, 수소를 포함하는 층 내에 포함되는 수소를 확산시키기 위한 열처리를 행한다. 이 공정은 결정성 반도체막의 형성 프로세스와는 별도로 행해져도 좋고, 그 프로세스와 겸용시켜 이 공정을 생략해도 좋다. 예를 들어, 수소를 포함하는 막으로서 수소를 포함하는 비정질 실리콘막을 사용하고, 가열하여 폴리실리콘 막을 형성하는 경우, 결정화시키기 위해 500℃ 이상의 열처리를 행하면, 폴리실리콘 막을 형성함과 동시에 수소의 확산을 행할 수 있다. 이 때, 금속층(402)과 산화물층(403) 사이에 형성된 비정질 금속 산화물층(405)은 결정성을 가지는 금속 산화물 막(435)이 된다.
다음에, 도 4(C)에 도시한 바와 같이, 공지의 수단에 의해 제1 반도체층(404)을 원하는 형상으로 에칭하여 제2 반도체층(434)을 형성한다. 이 제2 반도체층은 TFT(도시하지 않음)를 형성한다. 이 시점에서의 제2 반도체층(434)의 막 두께는 50 ㎛ 이하, 바람직하게는 0.1 ㎛ 내지 1 ㎛이다.
이어서, 제2 반도체층(434)을 고정하는 지지체가 되는 제2 기판(406)을 박리 가능한 접착재(407)로 밀봉한다. 제2 기판(406)으로는, 제1 기판(401)보다 강성이 높은 기판, 대표적으로는, 석영 기판, 금속 기판, 또는 세라믹 기판을 사용하는 것이 바람직하다. 또한, 박리 가능한 접착재(407)로서는, 유기 재료로 된 접착재를 사용하면 된다. 유기 재료로 된 접착재로서는, 반응 박리형 접착재, 열 박리형 접착재, 자외선 박리형 접착재 등의 광 박리형 접착재, 혐기 박리형 접착재 등의 각종 박리형 접착재를 예로 들 수 있다. 또한, 양 측면에 박리 가능한 접착재로 된 접착층을 가지는 부재(대표적으로는, 양면 테이프 또는 양면 시트)가 사용될 수도 있다.
도 4(C)에서, 제1 기판(401) 및 그 제1 기판 위에 형성된 금속층(402)을 박리체(450)라고 부르고, 산화물층(403)으로부터 제2 반도체층(434)(즉, 금속층(402)과 제2 기판(406)을 고정하는 박리 가능한 접착재(407) 사이에 끼워진 층)까지를 피(被)박리체(451)라고 부른다.
이어서, 도 4(D)에 도시된 바와 같이, 박리체(450)와 피박리체(451)를 물리적 수단에 의해 서로 분리한다. 금속 산화물층(435)내에서, 산화물층(433)과 금속 산화물층(435) 사이 또는 금속 산화물층(435)과 금속층(402) 사이에 분리가 발생하여, 박리체(450)와 피박리체(451)가 비교적 작은 힘으로 분리될 수 있다.
이렇게 하여, 피박리체(451)를 박리체(450)로부터 분리할 수 있다. 여기에서, 피박리체(451) 및 그것에 박리 가능한 접착재(407)로 고정된 제2 기판(404)을 부호 B1으로 나타낸다. 다음에, 제2 기판과 그 위에 고정된 박리층(B1)을 분할하여 박리체(C1)를 칩 형상으로 형성한다. 이 칩 형상의 박리체는 제2 반도체 소자 를 포함한다. 제2 반도체 소자(1434)는 제2 반도체층(434)을 분할하여 형성된다. 또한, 제2 반도체 소자(1434)는 분할된 제2 기판(이후, 제3 기판(1406)이라 칭한다) 위에 접착재(1407)로 고정된다. 또한, 접착재(1407)의 반대측에는 산화물층(1403)(산화물층(403)을 분할하여 형성된)이 형성된다.
이어서, 도 4(E)에 도시된 바와 같이, 칩 형상의 박리체(B1)가 도 4(A)의 A1 위에 고정된다. 구체적으로는, 제2 반도체 소자(1434), 즉, 제2 반도체 소자를 형성하는 산화물층(403)을, 절연성 기판(411) 위에 형성된 제1 반도체 소자(413)의 표면에 접착 부재(421)를 이용하여 접착한다. 또한, 산화물층(403)과 접착 부재(421) 사이에, 열 전도율이 높은 재료를 끼워 그 재료를 통하여 산화물층(403)을 접착하면 방열성이 높아진다.
피박리체(451)와 제1 반도체 소자(413)를 접합하는 접착 부재(421)가 제3 기판(1406)과 피박리체(451)를 접합하는 박리 가능한 접착재(1407)보다 높은 접착성을 가지는 재료로 형성되는 것이 증요하다. 그 접착 부재(421)로는, 반응 경화형 접착재, 열 경화형 접착재, 자외선 경화형 접착재 등의 광 경화형 접착재, 혐기형 접착재 등의 각종 경화형 접착재가 사용될 수 있다. 또한, 양 측면에 박리 가능한 접착재로 된 접착층을 가지는 부재(대표적으로는, 양면 테이프 또는 양면 시트)가 사용될 수도 있다.
다음에, 도 4(F)에 도시된 바와 같이, 지지체로 기능하는 제3 기판(1406)과 박리 가능한 접착재(1407)를 제2 반도체 소자(1434)로부터 분리한다. 즉, 유기 재료로 이루어진 박리 가능한 접착재(1407)를 열 반응, 광 반응, 온도에 의한 반응, 또는 화학 반응(예를 들어, 물, 산소 등과 반응)시켜, 제3 기판(1406)과 유기 재료로 된 박리 가능한 접착재(1407)를 제2 반도체 소자(1434)로부터 분리한다.
이어서, 각 반도체 소자의 전극 패드(422, 423)와 배선부의 단자(424, 425)를 배선(426, 427)으로 접속한다. 먼저, 제1 반도체 소자 상의 전극 패드(423)와 배선부의 단자(424)를 와이어 본딩법으로 접속한 후, 제2 반도체 소자 상의 전극 패드(422)와 배선부의 단자(425)를 같은 공정으로 접속한다.
그 다음, 기밀(氣密) 봉지(封止) 방법 또는 수지 봉지 방법으로 반도체 소자들과 배선들을 봉지하여도 좋다. 기밀 봉지 방법을 이용하는 경우, 일반적으로는 세라믹, 금속 또는 유리 등으로 된 케이스를 사용하여 봉지한다. 또한, 수지 봉지 방법을 이용하는 경우, 구체적으로는 몰드(mold) 수지 등이 사용된다. 본 실시형태에서는, 제2 반도체 소자가 제1 반도체 소자의 보호층으로도 기능하기 때문에, 제2 반도체 소자와 배선이 반드시 봉지될 필요는 없지만, 봉지를 행하면, 반도체 장치의 기계적 강도가 높아질 수 있고, 인접하는 회로로부터의 전자(電磁) 노이즈가 차단될 수 있다. 이어서, 절연성 기판의 관통 구멍에서, 배선부(412)의 단자와 외부 단자(429)를 접속한다.
이상의 공정에 의해, 단결정 실리콘 기판으로 대표되는 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자와, 폴리실리콘 박막으로 대표되는 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자가 적층된 반도체 장치를 제조할 수 있다.
또한, 상기한 것과 유사한 공정을 사용하여 제2 반도체 소자 위에 제3 반도 체 소자와 제4 반도체 소자를 적층함으로써, 더욱 고집적화된 반도체 장치를 제조할 수 있다.
또한, 제1 반도체 소자로 제2 반도체 소자를 전사(轉寫)하는 전사 공정이 상기한 공정에 한정되지 않고, 다른 공정을 응용하는 것도 가능하다.
본 실시형태에 따라 제조한 반도체 장치는 반도체 소자를 적층한 반도체 장치이고, 반도체 소자의 일부를 반도체 박막으로 형성하기 때문에, 고집적화되고 용적이 작다는 특징이 있다.
또한, 반도체 장치 하나 당, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자의 수, 대표적으로는, 단결정 실리콘 IC의 수를 삭감할 수 있으므로, 종래의 MCP에 비하여 낮은 비용이면서 높은 처리량으로 반도체 장치를 대량 생산할 수 있고, 반도체 장치 하나 당 생산 비용을 억제할 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1 및 실시형태 2와 다른 구조의 반도체 장치에 관하여 설명한다. 본 실시형태에서는, 제1 반도체 소자가 플립 칩(flip chip) 형태(페이스 다운(face down) 형태)인 점이 실시형태 2와 다르다.
도 5(A)∼도 5(D)는 본 실시형태에 관한 반도체 장치의 단면도를 나타낸다. 절연성 기판(501) 위의 배선부(502)와, 반도체 기판을 포함하는 제1 반도체 소자(503)의 전극 패드(504)가 범프(bump) 등의 접속 단자(505)로 접속되어 있다. 또한, 제1 반도체 소자(503)와 절연성 기판(501) 및 그 절연성 기판 위에 형성된 배선부(502)는 수지(506) 등으로 고정되어 있다. 또한, 절연성 기판(501)에는, 외 부 단자와 반도체 소자를 접속하기 위한 관통 구멍(도시하지 않음)이 형성되어 있고, 이 관통 구멍에서 배선부(502)와 외부 단자가 접속된다. 또한, 외부 단자는 실장 기판의 배선에 접속된다. 절연성 기판(501), 배선부(502), 제1 반도체 소자(503)의 전극 패드(504), 범프(505), 이들을 고정하는 수지(506) 등을 부호 A2로 표시한다.
다음에, 실시형태 2와 유사한 공정으로, 도 4(E)에 나타낸 제3 기판(1406)에 의해 고정된 반도체 박막을 포함하는 제2 반도체 소자(1434)를 형성한다. 제2 반도체 소자(1434)의 반도체 박막의 막 두께는 50 ㎛ 이하, 바람직하게는 0.1 ㎛ 내지 1 ㎛이다. 박리 가능한 접착재(1407)를 사용하여, 제2 기판(1406)과 반도체 박막으로 형성되는 제2 반도체 소자(1434)를 고정한다.(제3 기판 및 그 제3 기판에 고정된 제2 반도체 소자를 부호 C1으로 나타낸다).(도 5(B))
다음에, 접착 부재(511)를 사용하여 도 5(B)의 C1을 도 5(A)의 A2 위에 고정한다. 구체적으로는, 절연성 기판(501) 위에 형성된 제1 반도체 소자(503)의 표면에, 제2 반도체 소자가 형성된 산화물층(1403)을, 접착 부재(511)를 이용하여 접착한다. 또한, 산화물층(1403)과 접착 부재(511) 사이에, 열 전도율이 높은 재료를 통하여 접착하면, 열 방사성이 높아진다. 이 후, 실시형태 1과 같은 방법에 의해 제2 반도체 소자(1434)로부터 지지체인 제3 기판(1406) 및 박리 기능한 접착재(1407)를 분리한다.(도 5(C))
다음에, 도 5(D)에 도시된 바와 같이, 제2 반도체 소자(1434)의 전극 패드(512)와 배선부(502)의 단자(513)를 배선(514)으로 접속한다. 이 후, 절연성 기판(501) 위에 적층된 집적회로(434, 503) 및 배선(514)을 실시형태 2와 같은 방법을 사용하여 봉지하여도 좋다. 그 다음, 절연성 기판(501)의 관통 구멍에서, 배선부(502)의 전극 패드와 외부 단자(516)를 접속한다.
이상의 공정에 의해, 단결정 실리콘 기판으로 대표되는 반도체 기판을 이용하여 집적회로를 형성한 반도체 소자와, 폴리실리콘 막으로 대표되는 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자가 적층된 반도체 장치를 제조할 수 있다.
본 실시형태에 따라 제조한 반도체 장치는 집적회로를 적층한 반도체 장치이고, 반도체 박막을 사용하여 반도체 소자의 일부를 형성하기 때문에, 고집적화되고 또한 용적이 작다는 특징이 있다.
또한, 반도체 장치 하나 당, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자의 수, 대표적으로는, 단결정 실리콘 IC의 수를 삭감하는 것이 가능하므로, 종래의 MCP에 비교하여 낮은 비용이면서 또한 높은 처리량으로 반도체 장치를 대량 생산할 수 있고, 반도체 장치 하나 당 생산 비용을 억제할 수 있다.
또한, 반도체 기판을 사용하여 제조한 집적회로는 플립 칩 형태이고, 집적회로의 전극 패드와 배선부의 단자를 접속하는 배선의 수를 삭감할 수 있으므로, 보다 용적이 작은 반도체 장치를 제조할 수 있다.
[실시형태 4]
본 실시형태에서는, 실시형태 1 내지 실시형태 3과 다른 구조의 반도체 장치를 제작하는 방법에 관하여 설명한다. 본 실시형태에서는, 모든 집적회로가 플립 칩 형태(페이스 다운 형태)인 점이 실시형태 2 및 실시형태 3과 다르다.
도 6(A)∼도 6(G)는 본 실시형태에 따른 반도체 장치의 단면도를 나타낸다. 반도체 기판을 사용하여 집적회로를 형성한 제1 반도체 소자는 실시형태 3에서와 동일한 구조(도 5(A)의 A2)를 가지고, 절연성 기판(501), 제1 배선부(502), 제1 반도체 소자(503)의 전극 패드(504), 범프(505), 이들을 고정하는 수지(506)를 포함한다.
다음에, 도 6(B)에 도시된 바와 같이, 제1 반도체 소자 위에 절연층(601)을 사이에 두고 제2 배선부(602)를 형성한다.
다음에, 실시형태 2와 같은 공정으로, 제2 기판(406) 위에 고정된 반도체 박막을 사용하여 집적회로를 형성한 제2 반도체층(434)을 형성한다. 또한, 제2 기판(406)과, 반도체 박막을 사용하여 집적회로를 형성한 제2 반도체층(434)은 박리 가능한 접착재(407)로 고정되어 있다.(제2 기판 및 이 제2 기판에 고정된 제2 반도체 소자를 부호 B1으로 나타낸다).(도 6(C))
다음에, 도 6(D)에 도시된 바와 같이, 접착 부재(604)를 이용하여 도 6(C)의 B1을 제4 기판(603) 위에 고정한다. 구체적으로는, 제2 반도체층(434)을 형성하는 산화물층(403)을 접착 부재(604)를 이용하여 제4 기판(603)에 접착한다. 제4 기판(603)에는, 유리, 유기 수지, 금속, 또는 세라믹 등이 사용될 수 있다. 제4 기판에 얇은 기판을 사용함으로써, 반도체 장치의 용적을 작게 할 수 있다. 또한, 제4 기판에, DLC(diamond like carbon), 구리, 알루미늄 등의 열 전도율이 높은 부재(막, 판 등)를 사용하면, 방열 효과가 높아지기 때문에 바람직하다.
다음에, 지지체인 제2 기판(406) 및 박리 가능한 접착재(407)를 제2 반도체층(434)으로부터 분리한다. 이 후, 제2 집적회로의 표면에 노출되어 있는 전극 배선 등의 표면을 세정 처리나 O2 플라즈마 처리로 청정한 표면으로 하는 것이 바람직하다. 다음에, 제4 기판을 분할하여 반도체 소자를 칩 형태로 형성한다. 여기서는, 칩 형태로 된 제4 기판(이후, 제5 기판(1603)이라 칭한다)과 그 기판으로 전사된 제2 반도체 소자(1434)를 부호 C2로 나타낸다. 제2 반도체 소자(1434)에서는, 제2 반도체 소자 위에 형성된 산화물층(1403)과 제5 기판(1603)이 접착층(1604)으로 고정되어 있다.(도 6(E))
제2 반도체 소자(1434)의 산화물층(1403)이 접착층(1604)을 통해 제5 기판(1603)에 고정되어 있다.
다음에 도 6(F)에 도시된 바와 같이, 제1 반도체 소자(A3) 위에 제2 반도체 소자(C2)를 접착한다. 구체적으로는, 제2 배선부(602)와, 제2 반도체 소자의 표면의 전극 패드(605)를, 위치 정합을 행하면서 접착 부재 등으로 함께 접착한다. 본 실시형태에서는, 제1 반도체 소자의 표면에 형성된 제2 배선부(602)와, 제2 반도체 소자의 표면의 전극 패드(605)를 이방성 도전막(ACF) 또는 이방성 도전 폴리머(ACP)(606)에 의해 압착한다.
다음에, 도 6(G)에 도시된 바와 같이, 절연성 기판(501)의 관통 구멍에서, 배선부(502)의 전극 패드와 외부 단자(608)를 접속한다.
이상의 공정에 의해, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소 자와 반도체 박막을 사용하여 집적회로를 형성한 반도체 소자가 적층된 반도체 장치를 제조할 수 있다.
본 실시형태에 의해 제조한 반도체 장치는 반도체 소자들을 적층한 반도체 장치이고, 그 반도체 소자의 일부가 반도체 박막으로 형성하기 때문에, 고집적화되고 또한 용적이 작다는 특징이 있다.
또한, 반도체 장치 하나 당, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자의 수, 대표적으로는, 단결정 실리콘 IC의 수를 삭감할 수 있으므로, 종래의 MCP와 비교하여 낮은 비용으로 그리고 더욱 높은 처리량으로 반도체 장치를 대량 생산할 수 있고, 반도체 장치 하나 당 생산 비용을 억제할 수 있다.
또한, 본 실시형태에서 제조한 반도체 장치의 반도체 소자는 모두, 반도체 소자의 전극 패드와 배선부의 단자를 접속하는 배선을 필요로 하지 않는 플립 칩 형태이므로, 보다 용적이 작은 반도체 장치를 제조할 수 있다. 또한, 제3 기판에 유리, 유기 수지, 또는 세라믹 등의 절연성을 가지는 부재를 사용하는 경우, 반도체 장치의 표면은 절연되어 있기 때문에, 몰드 수지 등으로 봉지할 필요가 없다. 이 때문에, 보다 작은 용적을 가지는 반도체 장치를 제조할 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1의 공정을 사용하여 단결정 실리콘 기판으로 형성되는 집적회로(제1 집적회로)와, 폴리실리콘 박막으로 형성되는 집적회로(제2 집적회로)가 적층된 반도체 장치를 제작하는 방법의 예를 도 7(A)∼도 7(E) 및 도 8(A)∼도 8(D)를 이용하여 설명한다.
도 7(A)에 도시된 바와 같이, 유리 기판(제1 기판(700)) 위에 금속막(701), 여기서는, 텅스텐막(막 두께: 10 nm∼200 nm, 바람직하게는 50 nm∼75 nm)을 형성한 다음, 그 위에, 대기에의 노출 없이 산화물막(702), 여기서는, 산화 실리콘막(막 두께: 150 nm∼200 nm)을 적층 형성한다. 이 때, 텅스텐막(701)과 산화 실리콘막(702) 사이에 비정질 상태의 산화 텅스텐막(703)이 2 nm∼5 nm의 두께로 형성된다. 또한, 스퍼터링법으로는 기판의 단부가 성막되기 때문에, 기판의 단부에 성막된 텅스텐막과 산화 실리콘막을 O2 애싱(ashing) 등에 의해 선택적으로 제거하는 것이 바람직하다. 후의 공정에서 박리할 때, 텅스텐막과 산화 실리콘막의 계면 또는 산화 텅스텐막에서 또는 산화 텅스텐막과 산화 실리콘막의 계면에서 분리가 일어난다.
텅스텐막을 사용하는 대신, W-Mo 합금과 같은 텅스텐 함유 합금을 금속막(701)으로 사용할 수도 있다. 금속막 내의 합금의 조성비를 제어함으로써, 박리 공정을 적절히 변경할 수 있다. 또한, 산화막에 질화물을 주입함으로써 박리를 쉽게 행할 수 있고, 또는 이온 주입법 또는 이온 도핑법을 사용하여 산화막에 산소를 주입함으로써 박리가 어렵게 행해질 수도 있다.
다음에, PCVD법에 의해, 하지 절연막이 되는 산화질화 실리콘막(막 두께: 100 nm)(도시하지 않음)을 형성한 다음, 그 위에, 대기에의 노출 없이 비정질 실리콘막(704)(막 두께: 54 nm)을 적층 형성한다.
여기서는, 공지의 기술(고상 성장법, 레이저 결정화 방법, 촉매 금속을 이용 한 결정화 방법 등)을 이용하여 폴리실리콘 막을 형성한 후, 패터닝에 의해 원하는 형상을 가지는 폴리실리콘 영역을 형성하고, 그 영역을 활성 영역으로 하는 TFT(p채널형 TFT(705, 708)와, n채널형 TFT(706, 707))를 제조한다. 이 때, 적절히, 게이트 절연막의 형성, 게이트 전극의 형성, 활성 영역에의 도핑에 의한 소스 영역 또는 드레인 영역의 형성, 층간절연막의 형성, 소스 전극 또는 드레인 전극의 형성, 활성화 처리 등을 행한다.
본 실시예에서는, 폴리실리콘 막의 형성 방법으로는, 촉매 금속을 이용한 결정화 방법을 사용한다. 구체적으로는, 비정질 실리콘막에 금속 원소 Ni를 첨가하여, 550℃로 4시간 가열한다. 이 공정에 의해, 산화 텅스텐막(703)도 결정화된다. 그 후, 연속 발진형 레이저광을 폴리실리콘 막에 조사하여 결정화를 증진시키고, TFT의 채널 길이 방향과 레이저 빔의 주사 방향을 맞추도록, 폴리실리콘 막을 원하는 형상으로 에칭한다. 이와 같은 폴리실리콘 막을 활성 영역으로 사용한 TFT는 높은 전계효과 이동도를 얻을 수 있다. 또한, p채널형 TFT(705)와 n채널형 TFT(706), p채널형 TFT(708)와 n채널형 TFT(707)를 상보적으로 조합하여, CMOS 회로를 구성하고 있다.(도 7(B))
다음에, 층간절연막(709)을 형성한 후, 콘택트 홀을 개구하여, TFT에 접속되는 배선(710, 711)을 형성하고, 이것을 전극 패드로 한다.(도 7(C))
다음에, 도 7(D)에 도시된 바와 같이, 물 또는 알콜류에 용해 가능한 접착 부재(721)를 층간절연막(709) 및 배선(710, 711)의 전면에 도포하고 소성한다. 이 접착 부재의 조성으로는, 예를 들어, 에폭시계, 아크릴레이트계, 실리콘계 등 어떠 한 것이라도 좋다. 여기서는, 스핀 코팅법에 의해 수용성 수지(토아고세이제: VL-WSHL10)로 된 막(막 두께: 30 ㎛)(721)을 도포하고, 가(假)경화시킨 다음, 본(本)경화시킨다.
이어서, 후에 박리를 행하기 쉽도록 하기 위해, 텅스텐층(701)과 산화 실리콘층(702)의 밀착성을 부분적으로 저하시키는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 박리하고자 하는 영역의 주변을 따라 텅스텐층(701) 또는 산화 실리콘층(702)에 레이저광을 부분적으로 조사하는 처리, 혹은 박리하고자 하는 영역의 주변을 따라 외부로부터 산화 텅스텐막(703)에 국소적으로 압력을 가하여 산화 실리콘막(702)의 층내 또는 계면의 일부분에 손상을 주는 처리이다. 구체적으로는, 다이아몬드 펜 등으로 딱딱한 침을 수직으로 내리눌러 하중을 걸어 움직이면 좋다. 바람직하게는, 스크라이버(scriber) 장치를 이용하여, 누르는 양을 1 mm으로 하고, 압력을 걸어 움직이도록 한다. 이와 같이, 박리를 행하기 전에 박리 현상이 발생하기 쉬운 부분, 즉, 계기를 만드는 것이 중요하고, 밀착성을 선택적(부분적)으로 저하시키는 전(前)처리를 행함으로써, 박리 불량이 없어지고, 또한 수율도 향상된다.
이어서, 박리 가능한 접착재(양면 시트)(722)를 이용하여, 수용성 수지로 된 막(721)에 제2 기판(723)을 붙인다. 또한, 박리 가능한 접착재(양면 시트)(722)를 이용하여, 제1 기판(700)에 제3 기판을 붙인다(도시하지 않음). 제3 기판은 후의 박리 공정에서 제1 기판(700)이 파손되는 것을 막는다. 제2 기판(723) 및 제3 기판으로서는, 제1 기판(700)보다 강성이 높은 기판, 예를 들어, 석영 기판 등을 사 용하는 것이 바람직하다.
이어서, 도 7(E)에 도시한 바와 같이, 상기 밀착성을 부분적으로 저하시킨 영역측으로부터 박리시켜, 텅스텐층(701)이 마련되어 있는 제1 기판(700)을 물리적 수단에 의해 벗겨낸다. 제1 기판은 비교적 작은 힘(예를 들어, 사람의 손, 노즐에서 불어나오는 가스 풍압, 초음파 등)으로 벗겨내어질 수 있다. 본 실시예에서는, 산화 실리콘층과 산화 텅스텐층 사이에서 박리(분리)가 일어난다. 상기한 바와 같이, 산화 실리콘층(702) 상에 형성된 폴리실리콘 막으로 형성되는 집적회로를 제1 기판(700)에서 분리할 수 있다. 또한, 산화 실리콘층(702)의 표면에 산화 텅스텐이 잔류하는 경우에는, 밀착성이 떨어지는 경우가 있으므로, 에칭 등으로 산화 텅스텐을 완전히 제거하여, 제1 집적회로와의 밀착성을 높이도록 하여도 좋다. 그 다음, 제2 기판(723)을 분리하여 제2 집적회로를 형성한다.
다음에, 도 8(A)에 도시된 바와 같이, 절연성 기판(730) 위에 배선부(731)를 형성한 후, 절연성 기판 및 배선부 위에 단결정 실리콘 기판으로 된 제1 집적회로(734)를 접착재(732)를 사용하여 배치한다. 또한, 절연성 기판(730)에는, 배선부(731)와 솔더 볼(solder ball) 등의 외부 단자를 접속하기 위한 관통 구멍이 형성되어 있다.
배선부는 포토리소그래피법에 의해 금 합금으로 패턴이 형성되어 있다.
또한, 제1 집적회로는 공지의 방법에 의해 형성된 FET를 사용하여 형성된다. 본 실시예에서는, 단결정 실리콘 기판(750) 위에 NMOSFET(735, 736)와 PMOSFET(737, 738)를 형성하고, 이들이 상보적으로 조합되어, CMOS 회로를 구성하 고 있다. 또한, NMOSFET(735, 736)와 PMOSFET(737, 738)는 소스 영역 및 드레인 영역(752, 753), 게이트 전극(754), 층간절연막(755, 756)을 가지고 있다(여기서는, 대표적으로 NMOSFET(735)를 이용하여 설명한다). 층간절연막의 표면에서, 각 FET에 접속되는 배선이 전극 패드로서(도 8(A))에서는 부호 739, 740)가 기판의 표면에 노출되어 있다. 또한, 각 FET는 산화막(751)에 의해 분리되어 있다. 이 산화막은 선택적 산화법(LOCOS법으로도 불림) 또는 트렌치(trench) 분리법을 이용하여 형성될 수 있다.
또한, NMOSFET와 PMOSFET를 동일한 반도체 기판 위에 형성하는 경우에는, 기판과는 다른 도전성을 가지는 영역(웰(well))을 마련할 필요가 있고, 그 방법으로는, N형 기판 위에 P 웰을 형성하고, P 웰 위에 N채널형 트랜지스터를 형성하고, N형 기판 위에 P채널형 트랜지스터를 형성하는 P 웰 방식과; P형 기판 위에 N 웰을 형성하고, N 웰 위에 P채널형 트랜지스터를 형성하고, P형 기판 위에 N채널형 트랜지스터를 형성하는 N 웰 방식과; N형 또는 P형 기판 위에 N 웰과 P 웰을 형성하고, N 웰 위에 P채널형 트랜지스터를 형성하고, P 웰 위에 N채널형 트랜지스터를 형성하는 트윈 웰 방식이 있다.
또한, 여기서는 하나의 채널 형성 영역을 가지는 FET를 도시하였으나, 특별히 한정되는 것은 아니고, 복수의 채널을 가지는 FET로 하여도 좋다.
다음에, 도 8(B)에 도시된 바와 같이, 실리콘 기판으로 형성된 제1 집적회로(734) 위에 접착 부재(741)를 사용하여 제2 집적회로를 형성하는 산화 실리콘막(1702)을 접착한다. 제2 집적회로는 전극 패드가 형성된 산화 실리콘막(1702) 위에 형성된 CMOS 회로이다. 그리고, 그의 표면에, 절단된 제2 기판(이후, 제3 기판(1723)이라 칭한다)이 수용성 수지(1721) 및 박리 가능한 접착재(1722)로 고정된다. 산화 실리콘막(1702)과 제1 집적회로(734)를 접합하는 접착 부재(741)는 제3 기판(1723)과 제2 집적회로를 접합하는 수용성 수지(1721) 및 박리 가능한 접착재(1722)보다 높은 접착성을 가지는 것이 중요하다. 본 실시예에서는, 접착 부재(741)로 접착 시트를 사용하고, 전극 패드(739, 740)를 덮지 않도록 위치 정합을 하면서 접착한다.
이어서, 도 8(C)에 도시된 바와 같이, 박리 가능한 접착재(양면 시트)(1722)로부터 제2 기판(1723)을 분리시킨 후, 박리 가능한 접착재(양면 시트)(1722)를 수용성 수지(721)로부터 분리시킨다. 그 양면 시트와 제3 기판을 동시에 수용성 수지로부터 분리시켜도 좋다.
이어서, 물을 이용하여 수용성 수지(721)를 녹여 제거한다. 여기에서, 수용성 수지가 남아 있으면, 불량의 원인이 되기 때문에, 전극 패드(710, 711)의 표면을 O2 플라즈마 처리로 청정한 표면으로 하는 것이 바람직하다.
다음에, 도 8(D)에 도시된 바와 같이, 제1 집적회로 상의 전극 패드(739, 740)와 배선부의 단자(741, 742)를 각각 배선(743, 744)에 의해 전기적으로 서로 접속한 후, 제2 집적회로 상의 전극 패드(710, 711)와 배선부의 단자(745, 746)를 각각 배선(747, 748)에 의해 서로 접속한다.
이상의 공정에 의하면, 단결정 실리콘 기판(750)에 의해 집적되는 집적회로( 제1 집적회로)와, 폴리실리콘 막에 의해 집적되는 집적회로(제2 집적회로)가 적층된 반도체 장치를 제조하는 것이 가능하다.
[실시예 2]
본 실시에에서는, 본 발명의 전자 기기들 중 하나인 휴대 전화기를 예로 들어 설명한다. 도 3(A)는 패키지가 실제로 전자 기기에 실장되어 있는 모양을 나타낸다.
도 3(A)에 도시된 휴대 전화기의 모듈에서는, 프린트 배선 기판(816) 위에 메모리(811)상에 적층된 CPU(802)(도 3(A)에서 영역(802/811)), 전원 회로(803), 음성 처리 회로(829)상에 적층된 콘트롤러(801)(도 3(A)에서 영역(801/829)), 송수신 회로(804), 저항, 버퍼, 용량 소자 등의 소자들이 실장되어 있다. 또한, 패널(800)이 FPC(808)에 의해 프린트 배선 기판(816) 위에 실장되어 있다. 패널(800)에는, 발광 소자가 각 화소에 마련된 화소부(805)와, 그 화소부(805)에 포함된 화소를 선택하는 주사선 구동회로(806)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(807)가 설치되어 있다.
프린트 배선 기판(816)에의 전원 전압 및 키보드 등으로부터 입력된 각종 신호는 복수의 입력 단자가 배치된 프린트 배선 기판용의 인터페이스(I/F)부(809)를 통하여 공급된다. 또한, 프린트 배선 기판과 안테나 사이의 신호의 송수신을 행하기 위한 안테나용 포트(810)가 프린트 배선 기판(816)에 마련되어 있다.
또한, 본 실시예에서는, 패널(800) 위에 프린트 배선 기판(816)이 FPC(808)를 이용하여 실장되어 있지만, 반드시 이 구성에 한정되는 것은 아니다. 콘트롤러(801), 음성 처리 회로(829), 메모리(811), CPU(802) 또는 전원 회로(803)를 COG(Chip on Glass) 방법으로 패널(800) 위에 직접 실장하여도 좋다.
또한, 프린트 배선 기판(816)에서는, 인입 배선들 사이에 형성되는 용량이나 배선 자체가 가지는 저항 등에 의해, 전원 전압이나 신호에 노이즈가 실리거나, 신호의 개시가 둔하게 되는 일이 있다. 그러나, 프린트 배선 기판(816)에 용량 소자, 버퍼 등의 각종 소자를 마련함으로써, 전원 전압이나 신호에 노이즈가 실리거나 신호의 개시가 둔해지는 것을 방지할 수 있다.
도 3(B)는 도 3(A)에 도시한 모듈의 블록도를 나타낸다.
본 실시예에서는, 메모리(811)로서 VRAM(832), DRAM(825), 플래쉬 메모리(826) 등이 포함되어 있다. VRAM(832)에는 패널에서 표시하는 화상 데이터가 기억되고, DRAM(825)에는 화상 데이터 또는 음성 데이터가 기억되고, 플래쉬 메모리(826)에는 각종 프로그램이 기억되어 있다. 메모리의 용량을 증가시킴에 따라 실장 표면도 증가되어 버린다. 이 때문에, 메모리를 단결정 실리콘 웨이퍼로 제조하는 것이 바람직하다.
전원 회로(803)에서는, 패널(800), 콘트롤러(801), CPU(802), 음성 처리 회로(829), 메모리(811), 송수신 회로(831)의 전원 전압이 생성된다. 또한, 패널의 사양에 따라서는 전원 회로(803)에 전원이 구비되어 있는 경우도 있다. 전원 회로는 패널, 콘트롤러, CPU 등에 공급하는 전류를 안정하게 제어하는 기능을 가진다. 이를 위한 소자로서는 전류를 많이 흘리는 것이 가능한 바이폴라 트랜지스터가 적당하고, 이 결과, 전원 회로는 실리콘 웨이퍼로 제조하는 것이 바람직하다.
CPU(802)는, 제어 신호 생성 회로(820), 디코더(821), 레지스터(822), 연산 회로(823), RAM(824), CPU용의 인터페이스(835) 등을 가지고 있다. 인터페이스(835)를 통하여 CPU(802)에 입력된 각종 신호는 일단 레지스터(822)에 유지된 후, 연산 회로(823), 디코더(821) 등에 입력된다. 연산 회로(823)에서는, 입력된 신호에 기초하여 연산을 행하고, 각종 명령을 보내는 장소를 지정한다. 한편, 디코더(821)에 입력된 신호는 디코드되어 제어 신호 생성 회로(820)에 입력된다. 제어 신호 생성 회로(820)는 입력된 신호에 근거하여, 각종 명령을 포함하는 신호를 생성하고, 연산 회로(823)에 의해 지정된 장소, 구체적으로는 메모리(811), 송수신 회로(831), 음성 처리 회로(829), 콘트롤러(801) 등으로 보낸다. CPU는 폴리실리콘을 활성 영역으로 이용한 TFT로 제조하여, 박형화를 도모할 수 있다.
메모리(811), 송수신 회로(831), 음성 처리 회로(829), 콘트롤러(801)는 각각 받은 명령에 따라 동작한다. 이하, 그 동작에 관하여 간단하게 설명한다.
키보드(831)로부터 입력된 신호는 인터페이스(809)를 통하여 프린트 배선 기판(816)에 실장된 CPU(802)로 보내진다. 제어 신호 생성 회로(820)는 키보드(831)로부터 보내 온 신호에 따라, VRAM(832)에 기억된 화상 데이터를 소정의 포맷으로 변환하여, 콘트롤러(801)로 보낸다.
콘트롤러(801)는 CPU(802)로부터 보내 온 화상 데이터를 포함하는 신호를 패널의 사양에 맞추어 데이터 처리하여 패널(800)에 공급한다. 또한, 콘트롤러(801)는 전원 전압(803)으로부터 입력된 전원 전압이나 CPU로부터 입력된 각종 신호를 기반으로, Hsync 신호, Vsync 신호, 클럭 신호 CLK, 교류 신호(AC Cont)를 생성하 여 패널(800)에 공급한다. 콘트롤러는 폴리실리콘을 활성 영역으로 사용한 TFT로 제조될 수 있다.
송수신 회로(804)에서는, 안테나(833)에서 전파로서 송수신되는 신호가 처리되고, 구체적으로는 아이솔레이터(isolator), 밴드 패스 필터(band pass filter), VOC(Voltage Controlled Oscillator), LPF(Low Pass Filler), 커플러(coupler), 배런(balun) 등의 고주파 회로를 포함하고 있다. 송수신 회로(804)에서 송수신되는 신호 중, 음성 정보를 포함하는 신호가 CPU(802)의 명령에 따라 음성 처리 회로(829)로 보내진다. 송수신 회로는 고주파 회로를 포함하고 있으므로, GeAs 반도체 기판 또는 실리콘 웨이퍼로 제조된다.
CPU(802)의 명령에 따라 보내진 음성 정보를 포함하는 신호는 음성 처리 회로(829)에서 음성 신호로 복조되고 스피커(828)로 보내진다. 또한, 마이크(827)로부터 보내진 음성 신호는 음성 처리 회로(829)에서 변조되고, CPU(802)의 명령에 따라 송수신 회로(804)로 보내진다. 음성 처리 회로는 증폭기와 컨버터로 형성되어 있다. 증폭기의 특성 편차가 스피커로부터 출력되는 음질에 대하여 현저하게 되기 때문에, 증폭기는 편차가 작은 실리콘 웨이퍼로 제조되는 것이 바람직하다. 한편, 컨버터는 폴리실리콘으로 형성되는 TFT로 제조될 수 있어 박형화를 도모할 수가 있다.
실시예 1에서 제조한 반도체 장치를, 메모리(811) 위에 적층된 CPU(802)(도 3(A)에서 영역(802/811))와, 음성 처리 회로(829) 상에 적층된 콘트롤러(801)(도 3(A)에서 영역(801/829))에 적용할 수 있다. 또한, 본 실시예에서는 상기와 같은 구성의 반도체 장치를 도시하고 있지만, 이 조합에 한정되는 것은 아니다. TFT로 제조하는 것이 가능한 회로(콘트롤러(801), CPU(802), 음성 처리 회로(829)의 컨버터, 화소부의 화소를 선택하는 주사선 구동회로(806)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(807))를 실리콘 웨이퍼 등의 반도체 기판으로 제조하는 것이 바람직한 회로(대표적으로는, 전원 회로(803), 송수신 회로(804), 메모리(811), 음성 처리 회로(829)의 증폭기)에 임의로 마련한 적층 구조로 하는 것이 가능하다.
본 발명에 따라 제조된 반도체 장치는, 집적회로가 형성된 반도체 소자를 적층한 반도체 장치이고, 반도체 소자의 일부를 반도체 박막으로 형성하기 때문에, 고집적화되고 또한 용적이 작다는 특징이 있다.
또한, 반도체 장치 하나 당, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자의 수, 대표적으로는, 단결정 실리콘 IC의 수를 삭감하는 것이 가능하므로, 종래의 MCP와 비교하여 낮은 비용으로 그리고 더욱 높은 처리량으로 반도체 장치를 대량 생산하는 것이 가능하고, 반도체 장치 하나 당 생산 비용을 억제할 수 있다.
또한, 반도체 기판을 사용하여 집적회로를 형성한 반도체 소자를 전원 회로, 송수신 회로, 메모리, 음성 처리 회로의 증폭기 등의 고주파 회로, 고집적회로, 또는 고용량 회로에 적응하고, 반도체 박막을 이용하여 집적회로를 형성한 반도체 소자를 콘트롤러, CPU, 음성 처리 회로의 컨버터, 화소부의 화소를 선택하는 주사선 구동회로와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로 등의 TFT로 제조하는 것이 가능한 회로에 적응함으로써, 보다 작은 용적(즉, 면적이 작고 높이가 낮음)이고 고기능(대표적으로는 메모리의 용량의 증가 등)의 반도체 장치를 제조하는 것이 가능하고, 전자 기기의 한정된 용적 내에 보다 많이 반도체 장치를 탑재하는 것이 가능하게 되어, 전자 기기의 다기능을 실현하면서, 소형화 및 경량화하는 것도 가능하다. 특히 휴대용 전자 기기의 경우, 그의 소형화 및 경량화가 중요시되고 있기 때문에, 본 발명의 반도체 장치를 사용하는 것은 유효하다.

Claims (24)

  1. 절연성 기판 위에 배선부, 제1 반도체 소자, 제2 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    상기 배선부를 사이에 두고 상기 절연성 기판에 상기 제1 반도체 소자를 접착하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 및 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정; 및
    상기 제1 반도체 소자와 상기 배선부를 전기적으로 접속한 후, 상기 제2 반도체 소자와 상기 배선부를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  2. 절연성 기판 위에 배선부, 제1 반도체 소자, 제2 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    상기 절연성 기판 위에 형성된 상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정; 및
    상기 제2 반도체 소자와 상기 배선부를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  3. 절연성 기판 위에 제1 배선부, 제1 반도체 소자, 제2 배선부, 제2 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    상기 절연성 기판 위에 형성된 상기 제1 배선부와 상기 제1 반도체 소자를 전기적으로 접속한 후 절연막을 사이에 두고 상기 제1 반도체 소자 위에 상기 제2 배선부를 형성하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제2 기판과 마주보도록 상기 제2 반도체 소자에 제3 기판을 접착하는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정; 및
    상기 제2 배선부와 상기 제2 반도체 소자를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  4. 절연성 기판 위에 배선부, 제2 반도체 소자, 제1 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 접착하는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정;
    상기 배선부를 사이에 두고 상기 절연성 기판에 상기 제2 반도체 소자를 붙이는 공정; 및
    상기 배선부와 상기 제2 반도체 소자를 전기적으로 접속한 후 상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  5. 절연성 기판 위에 배선부, 제2 반도체 소자, 제1 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제1 반도체 소자 위에 상기 제2 반도체 소자를 붙이는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정;
    상기 절연성 기판 위에 형성된 상기 배선부와 상기 제2 반도체 소자를 전기적으로 접속하는 공정; 및
    상기 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  6. 절연성 기판 위에 제1 배선부, 제2 반도체 소자, 제2 배선부, 제1 반도체 소자를 차례로 적층한 반도체장치를 제작하는 방법으로서,
    반도체 기판을 사용하여 상기 제1 반도체 소자의 집적회로를 형성하는 공정;
    제1 기판의 표면에, 금속막, 금속 산화막, 절연막, 반도체 박막을 차례로 적층하는 공정;
    가열처리에 의해 상기 금속 산화막과 상기 반도체 박막을 결정화하는 공정;
    결정화된 반도체 박막을 사용하여 상기 제2 반도체 소자의 집적회로를 형성하는 공정;
    상기 제1 기판과 마주보도록, 제1 접착 부재를 사용하여 상기 제2 반도체 소자 위에 제2 기판을 붙이는 공정;
    상기 결정화된 금속 산화막으로부터 상기 금속막을, 또는 상기 절연막으로부터 상기 결정화된 금속 산화막을, 또는 상기 결정화된 금속 산화막을 물리적 수단에 의해 분리하는 공정;
    상기 제2 기판과 마주보도록 상기 제2 반도체 소자에 제3 기판을 붙이는 공정;
    상기 제1 접착 부재를 제거하는 공정;
    상기 제2 반도체 소자로부터 상기 제2 기판을 분리하는 공정;
    상기 절연성 기판 위에 형성된 상기 제1 배선부와 상기 제2 반도체 소자를 전기적으로 접속한 후 상기 제3 기판을 사이에 두고 상기 제2 반도체 소자 위에 상기 제2 배선부를 형성하는 공정; 및
    상기 제2 배선부와 상기 제1 반도체 소자를 전기적으로 접속하는 공정을 포함하는, 반도체장치 제작방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판 또는 화합물 반도체 기판인, 반도체장치 제작방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 N형 또는 P형 단결정 실리콘 기판, GaAs 기판, InP 기판, GaN 기판, SiC 기판, ZnSe 기판, GaP 기판, 및 InSb 기판으로 이루어진 군에서 선택되는 기판인, 반도체장치 제작방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 박막이 실리콘을 포함하는, 반도체장치 제작방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 반도체 소자는 전원 회로, 송수신 회로, 메모리, 및 음성 처리 회로의 증폭기로 이루어진 군에서 선택되는 적어도 하나를 포함하는, 반도체장치 제작방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제2 반도체 소자는 화소부의 주사선 구동회로, 신호선 구동회로, 콘트롤러, CPU, 및 음성 처리 회로의 컨버터로 이루어진 군에서 선택되는 적어도 하나를 포함하는, 반도체장치 제작방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 접착 부재는 박리 가능한 접작재로 되어 있는, 반도체장치 제작방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연성 기판은 폴리이미드, 알루미나, 세라믹, 및 유리 에폭시 수지로 이루어진 군에서 선택되는 재료를 포함하는, 반도체장치 제작방법.
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