KR101158831B1 - 반도체 칩 및 그 제조방법 - Google Patents

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순페이 야마자키
유미코 오노
토루 타카야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06586Housing with external bump or bump-like connectors
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    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06589Thermal management, e.g. cooling
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    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/06Polymers
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    • H01L2924/06Polymers
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    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
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    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
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    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
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    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
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Abstract

집적된 박막이 형성된 복수의 소자형성층을 갖는 반도체 칩은 전사기술에 의해 형성된다. 본 발명에서는, 전사기술을 사용하여 일 기판으로부터 박리시킨 막두께 50㎛ 이하의 소자형성층을 다른 기판 상에 전사하고, 또 다른 기판으로부터 박리시킨 막두께 50㎛ 이하의 다른 소자형성층을 상기 소자형성층에 전사하고, 이러한 전사공정들을 반복함으로써, 박막화를 실현하면서 고집적화시킨 반도체 칩을 형성할 수 있다.
반도체 칩, 소자형성층, 접착층, 열도전성막, 기판

Description

반도체 칩 및 그 제조방법{SEMICONDUCTOR CHIP AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 반도체 칩의 구조에 대하여 설명하는 도면,

도 2는 본 발명의 반도체 칩의 구조에 대하여 설명하는 도면,

도 3은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 4는 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 5는 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 6은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 7은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 8은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 9는 본 발명의 반도체 칩의 구조에 대하여 설명하는 도면,

도 10은 본 발명의 반도체 칩에 포함된 CPU의 구조에 대하여 설명하는 도면,

도 11은 본 발명의 반도체 칩의 실시예에 대하여 설명하는 도면,

도 12는 TFT의 제조공정에 대하여 설명하는 도면,

도 13은 TFT의 제조공정에 대하여 설명하는 도면,

도 14는 본 발명의 반도체 칩이 내장된 모듈에 대하여 설명하는 도면,

도 15는 본 발명의 반도체 칩을 사용한 전자기기에 대하여 설명하는 도면,

도 16은 보텀 게이트형 TFT 및 듀얼게이트형 TFT에 대하여 설명하는 도면,

도 17은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면,

도 18은 본 발명의 반도체 칩의 제조방법에 대하여 설명하는 도면.

*도면의 주요부분에 대한 부호의 설명*

101, 201 : 열전도성 기판 102, 202 : 제1 소자형성층

103, 203 : 제2 소자형성층 104 : 접착층

204 : 이방도전성 접착층 105, 205 : 열전도성막

106 : 접속배선 107, 206 : 땜납 볼

본 발명은, 기판 상에 복수의 박막트랜지스터(이하, TFT라 함)로 구성된 반도체장치, 표시장치, 발광장치를 포함하는 복수의 소자형성층을 적층하여 제조된 반도체 칩 및 그 반도체 칩의 제조방법에 관한 것이다. 이때, 상기 반도체장치에는, CPU(Central Processing unit), MPU(Micro Processor unit), 메모리, 마이컴, 화상처리기를 포함한다. 상기 표시장치에는 액정표시장치, PDP(Plasma Display Panel), FED(Field Emission Display) 등을 포함하며, 발광장치에는, 전계발광장치 등을 포함한다.

최근, 절연표면을 갖는 기판 상에 형성된 반도체 박막(두께 수~수백nm 정도)을 사용하여 TFT를 형성하는 기술이 주목되고 있다. TFT는 IC, 광학장치 등과 같은 전자디바이스에 널리 응용되고 있다.

그러나, TFT를 형성할 때에 사용하는 기판에 대한 요구와, TFT 형성 후에 사용하는 기판에 대한 요구가 다르다는 문제가 생기고 있다.

예를 들면, TFT를 형성하는 기판으로서는, 현재, 유리기판이나 석영기판이 많이 사용되고 있지만, 내열성이 높기 때문에 프로세스시의 온도가 고온인 경우에 사용할 수 있다는 반면, 깨어지기 쉽고, 무겁다는 결점이 있다.

이것에 비해, 플라스틱 필름 등의 가요성 기판은, 내열성이 낮기 때문에 고온프로세스에서는 사용할 수 없지만, 거의 깨어지기 않아 경량화를 도모할 수 있다는 이점을 갖는다. 그러나, 저온프로세스로 형성된 TFT는, 유리기판이나 석영기판 상에 형성하는 경우에 비해, 양호한 전기 특성을 얻을 수 없다.

그래서, 이들 두 기판을 사용한 경우에 얻어지는 장점을 살리는 기술로서, 유리 기판이나 석영기판 상에 박막소자(박리체)를 형성한 후, 기판으로부터 박막소자를 박리하여, 플라스틱 기판 등의 전사체에 전사시키는 기술이 개시되어 있다(예를 들면, 일본 특개평 10-125929호 공보 참조.).

이에 따라, 이와 같이 박막소자를 기판으로부터 박리하여 다른 기판 상에 붙이는 전사기술을 사용함으로써, 박막소자의 프로세스에 관계없이 여러 가지 기판 상에 박막소자를 형성할 수 있다.

한편, LSI의 분야에서는, 반도체장치의 고집적화를 도모하기 위해, 여러 가 지 연구가 이루어지고 있고, 예를 들면, 복수의 칩을 적층시켜 반도체소자를 3차원적으로 실장하는 기술이 알려져 있다(예를 들면, 일본 특개평 6-244360호 공보 참조.).

그러나, 적층된 반도체 칩은, 그 박막화에 있어서, 기술적인 한계가 있기 때문에, 고성능화, 고기능화 및 소형화를 실현하는 데에 있어서 오히려 박막화가 기대되고 있다.

그래서, 본 발명의 목적은, 전술한 바와 같은 전사기술을 사용함으로써, 기판 상에 박막형성된 복수의 소자형성층(반도체장치(CPU, MPU, 메모리, 마이컴, 화상처리기 등), 표시장치(액정표시장치, PDP, FED 등), 또는 발광장치 등을 포함함)이 집적화된 반도체 칩을 제공하는데 있다.

또한, 본 발명의 다른 목적은, 기판 상에 복수의 소자형성층을 집적화시키는 경우에 각 소자형성층으로부터 생기는 열이 축적되어, 각 소자가 열화해 버리는 것을 막는 구조를 형성하는데 있다.

본 발명에서는, 전사기술을 사용하여 일 기판으로부터 박리시킨 막두께 50㎛ 이하의 소자형성층을 다른 기판 상에 전사하고, 또 다른 기판으로부터 박리시킨 막두께 50㎛ 이하의 다른 소자형성층을 상기 소자형성층에 전사하고, 이러한 전사공 정을 반복함으로써, 종래의 3차원적으로 실장시킨 경우에 비해 박막화를 실현하면서 고집적화시킨 반도체 칩을 구현할 수 있다.

또한, 본 발명에서, 피전사체가 되는 소자형성층은, 막두께 50㎛ 이하이고, 소자형성층으로부터 생기는 열로 소자가 열화하기 쉽기 때문에, 기판은, 열을 효과적으로 방출시킬 수 있는 열전도성 재료를 사용하는 것을 특징으로 한다. 또한, 이미 전사된 소자형성층 상에 다른 소자형성층을 전사하는 경우에도, 전사표면(이미 전사된 소자형성층 상)에 열전도성 박막을 형성하는 것이 바람직하다.

이때, 여기서 말하는 "열전도성 기판"으로서는, 산화알루미늄(알루미나), 질화알루미늄, 질화산화알루미늄, 질화실리콘 등을 주성분으로 하는 세라믹재 외, 탄소를 주성분으로 하는 흑연재 등을 포함하고, 열전도성의 박막으로서는, 질화알루미늄(AlN), 질화산화알루미늄(AlNXOY(X>Y)), 산화붕소(BP), 질화붕소(BN), 다이아몬드형 카본(DLC : Diamond Like Carbon) 또는 이들 막을 조합한 적층막 등의 박막을 포함한다.

또한, 본 발명에 따른 적층 구조는, 세로방향의 전기적 접속은, 각 층의 일부에 설치된 단자가 접속배선으로 접속되는 와이어 본딩구조와 아울러, 배선(보조배선)을 미리 각 소자형성층에 형성해 놓고, 이들을 세로방향으로 적층 접착하였을 때에 이들 배선이 전기적으로 접속되는 플립칩 구조로 하는 것을 특징으로 한다.

또한, 본 발명에 사용하는 박리방법 또는 전사방법은, 특별히 한정되는 것은 아니지만, 예를 들면, 기판 상에 금속층(또는 질화금속층)을 설치하고, 그 위에 금속산화물층을 설치하며, 더욱이 금속산화물층에 접하여 산화층을 설치하고, 산화층 상에 소자를 형성한 후, 물리적 수단에 의해 금속산화물층의 층 내 또는 다른 층과의 계면에서, 박리시킨다는 방법을 사용할 수 있다. 이때, 박리를 촉진시키기 위해서, 상기 물리적 수단에 의해 박리하기 전에, 가열처리 또는 레이저광 조사를 행하기도 하여, 산화층 상에 수소를 포함하는 막을 형성하고, 이것을 가열함으로써 금속산화물을 결정화시키거나 할 수도 있다. 또한, 2층 사이의 멤브레인 응력을 이용하여 박리를 행하는 응력 박리-오프(stress peel-off)법을 사용해도 된다.

더욱이, 소자형성층과 기판 사이에 분리시키기 위한 층을 설치하고, 이 층을 에천트로 제거하여 소자형성층과 기판을 분리하는 방법이나, 소자형성층과 기판과의 사이에 비정질 실리콘(또는 폴리실리콘)으로 이루어진 층을 설치하고, 기판을 통과시켜 레이저광을 조사하여 소자형성층과 기판을 분리시키는 방법을 사용하는 것이 가능하다.

본 발명에서의 구성은, 열전도성을 갖는 기판 상에, 막두께 50㎛ 이하의 복수의 소자형성층이 적층되어 있는 것을 특징으로 하는 반도체 칩이다.

즉, 열전도성 기판 상에 막두께 50㎛ 이하의 복수의 소자형성층을 갖는 반도체 칩에 있어서, 열전도성 기판 상에 제1 접착층을 통해 제조된 막두께 50㎛ 이하의 제1 소자형성층과, 상기 제1 소자형성층에 접하여 형성된 열전도성막과, 상기 열전도성막 상에 제2 접착층을 통해 제조된 막두께 50㎛ 이하의 제2 소자형성층을 갖는 것을 특징으로 하는 반도체 칩이다.

이때, 상기 구성에서의 소자형성층(제1 소자형성층 및 제2 소자형성층)은, 그 막두께를 0.1~10㎛으로 하는 것이 보다 바람직하다.

상기 구성에 있어서, 상기 제1 소자형성층에 포함된 반도체소자 및 상기 제2 소자형성층에 포함된 반도체소자는, 제1 소자형성층에 포함된 배선 및 제2 소자형성층에 포함된 배선이 접속배선을 통해 서로 전기적으로 접속된 것을 특징으로 한다.

또 다른 구성에 있어서, 상기 제1 소자형성층에 포함된 반도체소자 및 상기 제2 소자형성층에 포함된 반도체소자는, 제1 소자형성층에 포함된 배선 및 제2 소자형성층에 포함된 배선과 각각 전기적으로 접속된 보조배선이, 이방도전성 재료를 포함하는 상기 제1 접착층 및 상기 제2 접착층을 통해 서로 전기적으로 접속된 것을 특징으로 한다.

이때, 여기서 사용된 이방도전성 재료로서는, 절연막으로 덮이고 단방향 도전성을 갖는 Ag, Au, Al 등의 금속입자를 사용할 수 있다. 또한, 이방도전성 재료를 사용하여 제1 소자형성층과 제2 소자형성층을 접착하는 경우에는, 초음파로 상기 소자형성층을 조사하여 그들의 접착을 강하게 하는 것이 바람직하다.

이때, 본 발명에서, 소자형성층은 한 층으로 한정되는 것은 아니며, 상기 제2 소자형성층 상에 동일하게 하여, 열전도성 박막 및 소자형성층을 순차 적층함으로써 소자형성층의 수를 증가시킬 수 있다.

또한, 소자형성층은, TFT 및 이들을 조합하여 형성되는 반도체장치(CPU, MPU, 메모리, 마이컴, 화상처리기 등), 표시장치(액정표시장치, PDP, FED 등), 또는 발광장치를 포함하는 층인 것을 특징으로 한다.

이상과 같이, 열전도성 기판 상에 막두께가 50㎛ 이하의 소자형성을 순차 적 층함으로써, 면적을 크게 하지 않고 집적화된 반도체 칩을 얻기 위한 본 발명의 구성은, 열전도성 기판 상에 막두께 50㎛ 이하의 복수의 소자형성층을 갖는 반도체 칩의 제조방법에 있어서,

제1 기판 상에 복수의 박막트랜지스터를 포함하는 제1 소자형성층을 형성하는 단계와,

그 제1 소자형성층 상에 제1 가용성 유기수지막을 형성하는 단계와,

상기 제1 가용성 유기수지막과 접하여 제1 접착층을 형성하는 단계와,

상기 제1 가용성 유기수지막에 상기 제1 접착층을 통해 제2 기판을 접착시켜, 상기 제1 소자형성층 및 상기 제1 가용성 유기수지막을 상기 제1 기판과 상기 제2 기판 사이에 삽입하는 단계와,

상기 제1 기판을 상기 제1 소자형성층으로부터 물리적 수단에 의해 분리 및 제거하는 단계와,

상기 열전도성 기판과 접하여 제2 접착층을 형성하는 단계와,

상기 열전도성 기판에 상기 제2 접착층을 통해 상기 제1 소자형성층의 노출면을 접착시키는 단계와,

상기 제1 접착층 및 상기 제2 기판을 상기 제1 소자형성층으로부터 분리시키는 단계와,

상기 제1 가용성 유기수지막을 용매에 의해 제거하는 단계와,

상기 노출면 상에 열전도성의 박막을 형성하는 단계와,

제3 기판 상에 복수의 박막트랜지스터를 포함하는 제2 소자형성층을 형성하 는 단계와,

상기 제2 소자형성층 상에 제2 가용성 유기수지막을 형성하는 단계와,

상기 제2 가용성 유기수지막과 접하여 제3 접착층을 형성하는 단계와,

상기 제2 가용성 유기수지막에 상기 제3 접착층을 통해 제4 기판을 접착시켜, 상기 제2 소자형성층 및 상기 제2 가용성 유기수지막을 상기 제3 기판과 상기 제4 기판 사이에 삽입하는 단계와,

상기 제3 기판을 상기 제2 소자형성층으로부터 물리적 수단에 의해 분리 및 제거하는 단계와,

상기 열전도성의 박막과 접하여 제4 접착층을 형성하는 단계와,

상기 열전도성의 박막 상에 상기 제4 접착층을 통해 상기 제2 소자형성층의 노출면을 접착시키는 것을 특징으로 하는 반도체 칩의 제조방법이다.

또한, 상기 구성에 있어서, 상기 열전도성의 박막은, 스퍼터링법에 의해 형성된, 질화알루미늄, 질화산화알루미늄, 인화붕소, 질화붕소 또는 다이아몬드형 카본, 또는 이 막들의 적층막인 것을 특징으로 한다.

더욱이, 상기 구성에 있어서, 상기 제2 접착층 및 상기 제4 접착층 중 어느 한쪽 또는 양쪽이 이방도전성 접착제를 사용하여 형성되고, 상기 소자형성층은, 초음파 조사를 하면서 상기 제2 접착층 및 상기 제4 접착층 중 어느 한쪽 또는 양쪽을 통해 접착되는 것을 특징으로 한다.

이때, 상기 각 구성에 있어서, 상기 제1 기판 및 상기 제3 기판을 금속산화물층으로부터 분리시키는 물리적 수단에 의해 쉽게 분리 및 제거하기 위해서, 상기 제1 기판 및 상기 제3 기판 상에 금속층, 금속산화물층 및 산화물층을 순차로 형성하여, 상기 금속산화물층 내에 결정구조를 갖는 금속산화물을 형성하는 구성이 포함된다. 또한, 상기 산화물층 상에 수소를 함유한 막(질화실리콘막, 질화산화실리콘막, 비정질 반도체막 등)을 형성하여, 수소를 분산시키기 위해 상기 결과의 막을 가열처리함으로써, 결정구조를 갖는 금속산화물층을 형성하는 구성이 상기 각 구성내부에 포함된다.

더욱이, 상기 제1 기판 또는 상기 제3 기판을 쉽게 분리시키기 위해서, 상기 제1 기판 또는 상기 제3 기판에 각각 접착층을 통해 보강기판을 접착시킬 수 있다. 상기 제1 기판 또는 상기 제3 기판을 상기 보강기판과 함께 분리시킬 수 있다.

이상과 같이 본 발명에서는, 전사기술을 사용하여 두께 50㎛ 이하의 소자형성층을 열전도성 기판 상에 복수 적층함으로써, 종래의 3차원적으로 실장시키는 경우에 비해 박막화를 실현하면서 집적도를 높일 수 있다. 또한, 적층되는 소자형성층 사이에 열전도성막을 삽입함으로써, 박막화된 소자형성층이 복수 적층된 경우에 문제가 되는 열의 축적을 방지할 수 있어, 열에 의한 소자의 열화를 방지할 수 있다.

[발명의 실시형태]

본 발명의 실시형태에 대하여 이하에 상세히 설명한다.

(실시형태 1)

본 발명에 따라 제조된 반도체 칩의 구조에 대하여, 도 1a 내지 도 1c를 사 용하여 설명한다. 즉, 도 1a에 나타낸 것처럼, 본 발명의 반도체 칩은, 열전도성 기판(101) 상에 제1 소자형성층(102), 제2 소자형성층(103)이 적층되고, 접착층(104)에 의해 각각 접착되어, 각 소자형성층(102, 103)과 열전도성 기판(101) 상의 배선(도시하지 않음)이 접속배선(106)에 의해 전기적으로 접속된 와이어 본딩구조를 갖는다.

이때, 여기서 적층되는 소자형성층(제1 소자형성층(102), 제2 소자형성층(103))은, 막두께가 50㎛ 이하인 것을 특징으로 하여, 미리 다른 기판 상에 형성한 후, 박리기술을 사용하여 박리하여 얻어진 것을 사용한다.

또한, 본 발명에 있어서 소자형성층이 50㎛ 이하의 박막이고, 발생한 열에 의해 소자가 영향을 받기 쉬우므로, 제1 소자형성층(102)을 붙이는 기판에는 열전도성을 갖는 기판(열전도성 기판(101))을 사용하는 것으로 한다. 또한, 제1 소자형성층(102) 상에 접착층(104)을 통해 제2 소자형성층(103)을 적층하는 경우에는, 제1 소자형성층(102)에 접하여, 열전도성막(105)을 형성한다. 그 외, 여기서는, (도시하지 않은) 열전도성 기판(101)의 표면요철에 의해, 박막인 제1 소자형성층(102) 또는, 제2 소자형성층(103)에 포함되는 소자파괴 또는 상호접속 파괴가 생기지 않도록 열전도성 기판(101)의 표면에 평탄화막을 형성해도 된다.

이때, 열전도성 기판(101)으로서는, 산화알루미늄(알루미나), 질화알루미늄(AlN), 질화산화알루미늄(AlNXOY(X>Y)), 질화실리콘 등을 주성분으로 하는 세라믹기판 외, 탄소를 주성분으로 하는 흑연기판 등을 사용할 수 있어, 열전 도성막(105)으로서는, 질화알루미늄(AlN), 질화산화알루미늄(AlNXOY(X>Y)), 인화붕소(BP), 질화붕소(BN), 다이아몬드형 카본(DLC : Diamond Like Carbon) 또는 이들 막의 적층막을 사용할 수 있다.

또한, 열전도성막(105)의 형성방법으로는, 스퍼터링법, 증착법, CVD 법 등을 사용할 수 있다.

예를 들면, 열전도성막(105)을 AlN으로 형성하는 경우에는, 질화알루미늄(AlN) 타깃을 사용하여, 아르곤 가스와 질소가스가 혼합된 분위기 하에 막형성한다. 이때, 알루미늄(Al) 타깃을 사용하여, 질소가스 분위기 하에 막형성하는 것도 할 수 있다.

또한, 접착된 제1 소자형성층(102) 및 제2 소자형성층(103)은, 각각 접속배선(106)에 의해 열전도성 기판 상의 배선(도시하지 않음)과 각각 전기적으로 접속되어 있다. 이때, 접속배선에는, Au, Cu, Al, Al-Si 또는 Au 합금으로 이루어진 배선을 사용할 수 있다.

그리고, 제1 소자형성층(102) 및 제2 소자형성층(103)은, 열전도성 기판(101)의 배선과 전기적으로 접속된 땜납 볼(107)을 통해 프린트 배선기반(도시하지 않음)에 접착시킴으로써, 외부와의 전기적인 접속이 가능하게 된다.

여기서, 도 1b를 사용하여, 도 1a에 나타낸 소자형성층(제1 소자형성층(102), 제2 소자형성층(103))의 구조 및 접속배선(106)에 의한 소자형성층 및 열전도성 기판(101)과의 전기적 접속에 대하여 설명한다.

제1 소자형성층(102)에는, 반도체소자로서 복수의 박막트랜지스터(이하, TFT 로 나타냄)가 형성되어 있고, 이들 TFT를 조합한 소자를 포함하는 반도체장치(CPU, MPU 마이컴, 메모리, 화상처리기 등), 표시장치(액정표시장치, PDP, FED 등), 또는 발광장치 등이 형성되어 있다.

제1 소자형성층(102)은, 기판 상에 형성된 금속층, 금속산화물층 및 산화물층 상에 복수의 TFT와 배선(보조배선)을 형성한 후, 기판 및 금속층으로부터 산화물층 및 그 위에 형성된 TFT 등을 금속산화물층의 부분에서 물리적으로 박리하여 얻어지는 것이기 때문이다. 금속산화물층을 일부에 포함하는 산화물층(108a)을 갖는다. 또한, 금속산화물층을 일부에 포함하는 산화물층(108a)은, 접착층(104a)을 통해 열전도성 기판(101)과 접착되어 있다.

이때, 접착층(104a)을 형성하기 위한 재료로서는, 반응 경화형 접착제, 열 경화형 접착제 또는 자외선 경화형 접착제 등의 광 경화형 접착제, 또는 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다.

또한, 제1 소자형성층(102) 상에 적층되는 제2 소자형층(103)은, 열전도성막(105)을 통해 형성된다.

제2 소자형성층(103)도 마찬가지로, 기판 상에 형성된 금속층, 금속산화물층 및 산화물층 상에 복수의 TFT나 배선(보조배선)을 형성한 후, 기판 및 금속층으로부터 금속산화물층의 부분에서 산화물층 및 그 위에 형성된 TFT 등을 물리적으로 박리하여 얻을 수 있기 때문에, 금속산화물층을 일부에 포함하는 산화물층(108b)을 갖는다. 또한, 금속산화물층을 일부에 포함하는 산화물층(108b)은, 접착층(104b)을 통해 열전도성막(105)과 접착되어 있다.

이때, 접착층(104b)에 사용하는 재료로서는, 반응 경화형 접착제, 열 경화형 접착제 또는 자외선 경화형 접착제 등의 광경화형 접착제, 또는 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다.

또한, 제1 소자형성층(102) 및 제2 소자형성층(103)은, 각각 제1 소자형성층(102) 및 제2 소자형성층(103)에 형성된 배선(110a, 110b)에 의해 외부와 전극패드(111)를 통해 전기적으로 접속할 수 있다.

제1 소자형성층(102) 및 제2 소자형성층(103)에 형성된 복수의 TFT로 구성된 소자를 포함하는 반도체장치, 표시장치, 또는 발광장치 등과, 열전도성 기판 상에 형성된 배선과는, 접속배선(106)에 의해 전기적으로 접속된다.

또한, 본 실시형태 1에서는, 소자형성층을 2층 적층한 경우에 대하여 설명했지만, 본 발명은 이것으로 한정되는 것은 아니며, 3층 이상의 적층구조로 하여도 된다.

이상에 의해, 열전도성 기판 상에 복수의 소자형성층이 적층된 구조를 갖는 반도체 칩을 형성할 수 있다.

더욱이, 도 1b의 접속구조를 형성한 후, 도 1c에 나타낸 것처럼 열전도성 기판 상에 적층된 소자형성층(102, 103) 및 접속배선(106)을 덮어 수지(112)를 형성하여 밀봉하여도 된다. 또한, 수지(112) 재료로서는 열경화성이나 열가소성의 수지를 사용할 수 있다. 구체적으로는, 에폭시수지, 실리콘수지, PPS 수지(Polyphenylene Sulfide resin) 등의 몰드수지를 사용할 수 있다. 또한, 본 발명에서는, 수지 대신에, 유리, 석영, 플라스틱, 또는 금속재료로 이루어진 기판이 사용될 수 있다.

(실시형태 2)

본 실시형태 2에서는, 실시형태 1과는 구조가 서로 다른 반도체 칩의 구조에 대하여 설명한다. 도 1a 내지 도 1c는, 소자형성층이, 접속배선(106)에 의해 열전도성 기판과 전기적으로 접속되는 구조를 나타냈지만, 본 실시형태에서는, 이러한 접속배선을 사용하지 않고 적층된 소자형성층이 열전도성 기판과 전기적으로 접속된 플립칩 구조를 채택한 경우에 대하여 설명한다.

도 2a에 도시된 것처럼, 열전도성 기판(201) 상에 막두께가 50㎛ 이하의 제1 소자형성층(202), 제2 소자형성층(203)이 적층되고, 이방도전성 접착층(204)에 의해 각각 접착되어 있다. 여기서는, 제1 소자형성층(202) 및 제2 소자형성층(203)은, 그 표면에 각 소자형성층에 형성된 TFT 등과 전기적으로 접속된 배선이 노출되어 있어, 이들이 이방도전성을 갖는 접착재료로 형성된 이방도전성 접착층(204)을 통해 전기적으로 접속되고, 열전도성 기판 상의 배선(도시하지 않음)과도 각각 전기적으로 접속되어 있다.

그리고, 제1 소자형성층(202) 및 제2 소자형성층(203)은, 열전도성 기판(201)의 배선과 전기적으로 접속된 땜납 볼(206)을 통해 프린트 배선기반(도시하지 않음)에 접착시킴으로써, 외부와의 전기적인 접속이 가능하게 된다.

여기서, 도 2b를 사용하여, 도 2a에 나타낸 소자형성층(제1 소자형성층(202), 제2 소자형성층(203))의 구조 및 보조배선 a 및 c(210a 및 210b) 에 의한 소자형성층 및 열전도성 기판(201)과의 전기적 접속에 대하여 설명한다.

제1 소자형성층(202)에는, 반도체소자로서 복수의 박막트랜지스터(이하, TFT로 나타냄)가 형성되어 있고, 이들 TFT의 조합에 의해 반도체장치(CPU, MPU, 메모리, 화상처리기 등), 표시장치(액정표시장치, PDP, FED 등) 또는 발광장치 등이 형성되어 있다.

제1 소자형성층(202)은, 기판 상에 형성된 금속층, 금속산화물층 및 산화물층 상에 복수의 TFT와 배선(보조배선)을 형성한 후, 기판 및 금속층으로부터 산화물층 및 그 위에 형성된 TFT 등을 금속산화물층의 부분에서 물리 수단에 의해 박리하고, 박리면측으로부터 배선(209a)에 도달하는 보조배선 a(210a)를 형성하여 얻어지기 때문에, 박리면에는, 금속산화물층을 일부에 포함하는 산화물층(208a)과, 보조배선 a(210a)의 일부가 노출되어 있다. 그리고, 이방도전성 접착층(204a)을 통해 산화물층(208a) 및 보조배선 a(210a)가, 열전도성 기판(201)과 접착되어 있다. 이에 따라, 제1 소자형성층(202)에 형성된 보조배선 a(210a)와, 열전도성 기판(201) 상의 배선(도시하지 않음)이, 이방도전성 접착층(204a)을 통해 전기적으로 접속된다.

이때, 이방도전성 접착층(204a)을 형성하는 재료로서는, 반응 경화형 접착제, 열 경화형 접착제 또는 자외선 경화형 접착제 등의 광 경화형 접착제, 또는 혐기형 접착제 등의 각종 경화형 접착제에 이방도전성 재료를 분산시킨 이방도전성 접착제를 사용할 수 있다. 또한, 이방도전성 재료로서는, Ag, Au, Al 등의 금속입자를 절연막으로 덮고 단방향 도전성을 갖는 것을 사용할 수 있다. 또한, 이방도전 성 접착제를 사용하는 경우에, 제1 소자형성층을 초음파를 조사하면서 접착하여 보다 강한 밀착성을 얻는 것이 바람직하다.

또한, 제1 소자형성층(202) 상에 적층되는 제2 소자형성층(203)은, 열전도성막(205)을 통해 형성된다.

제2 소자형성층(203)도 마찬가지로, 기판 상에 형성된 금속층, 금속산화물층 및 산화물층 상에 복수의 TFT와 배선을 형성한 후, 기판 및 금속층으로부터 산화물층 및 그 위에 형성된 소자 등을 물리 수단에 의해 박리하고, 박리면측으로부터 배선(209)에 도달하는 보조배선 b(210b)를 형성하여 얻어지기 때문에, 박리면에는, 금속산화물층을 일부에 포함하는 산화물층(208b)과, 보조배선 b(210b)의 일부가 노출되어 있다. 그리고, 이방도전성 접착층(204b)을 통해 산화물층(208b) 및 보조배선 b(210b)가, 제1 소자형성층(202)과 접착되어 있다. 이에 따라, 제2 소자형성층(203)에 형성된 보조배선 b(210b)와, 제1 소자형성층(203)에 형성된 배선(209b)이, 이방도전성 접착층(204b)을 통해 전기적으로 접속되고, 게다가, 열전도성 기판(201) 상의 배선(도시하지 않음)과 전기적으로 접속된다.

이때, 이방도전성 접착층(204b)에 사용하는 재료로서는, 상술한 것처럼, 반응 경화형 접착제, 열 경화형 접착제 또는 자외선 경화형 접착제 등의 광경화형 접착제, 또는 혐기형 접착제 등의 각종 경화형 접착제에 이방도전성 재료를 분산시킨 것을 사용할 수 있다. 또한, 이방도전성 재료로서는, Ag, Au, Al 등의 금속입자를 절연막으로 덮고 단방향 도전성을 갖는 것을 사용할 수 있다.

또한, 이방도전성 접착제를 사용하는 경우에, 제2 소자형성층을 초음파를 조 사하면서 접착하여 보다 강한 밀착성을 얻는 것이 바람직하다.

이때, 도 2b에서의 도면부호 213의 확대도를 도 2c에 나타낸다. 즉, 제2 소자형성층(203)에 형성된 보조배선 b(210b)와, 제1 소자형성층(203)에 형성된 배선(209b)은, 이방도전성입자(215)와 접착제(214)로 이루어진 이방도전성 접착층(204b)에서, 이방도전성입자(215)를 사이에 개재함으로써 전기적인 접속을 얻을 수 있다. 이때, 여기서는, 이방도전성입자(215)의 구조는, 금속입자가 절연막에 의해 덮어져 있는 구조이다.

그러므로, 제1 소자형성층(202) 및 제2 소자형성층(203)에 형성된 복수의 TFT로 구성된 소자를 포함하는 반도체장치, 표시장치 또는 발광장치 등과 열전도성 기판 상에 형성된 배선과는, 보조배선 a 및 b(210a 및 210b) 및 이방도전성 접착층(204a, 204b)에 의해, 전기적으로 접속된다.

또한, 본 실시형태 2에서는, 소자형성층을 2층 적층한 경우에 대하여 설명했지만, 본 발명은 이것으로 한정되는 것은 아니며, 3층 이상의 적층구조로 형성하여도 된다.

이상에 의해, 열전도성 기판 상에 복수의 소자형성층이 적층된 구조를 갖는 반도체 칩을 형성할 수 있다.

이때, 본 발명의 실시형태 1 및 2에서는, TFT의 형태로서는 톱 게이트형 TFT를 예로 들어 설명하였지만, 그 외에, 도 16a에 나타낸 것과 같은 활성층의 하측에 게이트전극을 형성한 보텀 게이트형 TFT, 또는 도 16b에 나타낸 것과 같은, 활성층을 사이에 삽입하도록, 상하에 게이트전극을 갖는 듀얼게이트형 TFT를 사용하는 것 도 가능하다.

[실시예]

이하에, 본 발명의 실시예들에 대하여 설명한다.

(실시예 1)

본 실시예에서는, 발명의 실시예 1에서 설명한 구조를 갖는 본 발명의 반도체 칩의 제조방법에 대하여, 도 3a~도 5c를 사용하여 상세히 설명한다.

도 3a에는, 제1 기판(300) 상에 금속층(301), 금속산화물층(302) 및 산화물층(303)이 순차 적층되고, 그 위에 소자형성층(204)이 형성된 상태를 나타낸다.

제1 기판(300)으로서는, 유리기판, 석영기판, 플라스틱기판, 세라믹기판, 실리콘기판, 금속기판 또는 스테인레스 기판을 사용할 수 있지만, 본 실시예에서는, 유리기판인 AN100을 사용한다.

그리고, 제1 기판(300) 상에 형성되는 금속층(301)에 사용하는 재료로서는, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어진 단층, 또는 이것들의 적층, 혹은, 이것들의 질화물, 예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈, 질화몰리브덴으로 이루어진 단층, 또는 이것들의 적층을 사용하면 된다. 이때, 금속층(302)의 막두께는 10nm~200nm, 바람직하게는 50nm~75nm로 하면 된다.

여기서, 스퍼터링법에 의해 금속층(301)을 형성하는 경우에는, 제1 기판(300)을 고정하기 때문에, 제1 기판(300)의 둘레의 에지부 부근에서의 막두께가 불균일하게 되기 쉽다. 그 때문에, 건식식각에 의해 둘레의 에지부만을 제거하는 것이 바람직하지만, 그 때, 제1 기판(300)도 식각되지 않도록, 기판(300)과 금속층(301)과의 사이에 산화질화실리콘막으로 이루어진 절연막을 100nm 정도의 두께로 형성하여도 된다.

금속층(301) 상에는, 금속산화물층(302) 및 산화물층(303)이 형성되지만, 본 실시예에서는, 우선 산화물층(303)을 형성한 후, 금속층(301)의 일부가 후의 공정에서 산화되어, 금속산화물층(302)이 되는 경우에 대하여 설명한다.

그러므로, 여기서는 금속층(301)으로서 텅스텐으로 이루어진 층의 막두께 10nm~200nm, 바람직하게는 50nm~75nm로 형성하고, 더욱이 대기에 노출되지 않게, 산화물층(303), 여기서는 두께 150nm~200nm의 산화실리콘층을 적층 형성한다. 산화물층(303)의 막두께는, 금속층(301)의 막두께의 2배 이상으로 하는 것이 바람직하다. 예를 들면, 산화실리콘 타깃을 사용한 스퍼터링법에 의해, 산화실리콘막을 150nm~200nm의 막두께로 하는 것이 바람직하다.

또한, 산화물층(303) 상에 형성된 소자형성층(250)은, TFT(p채널형 TFT, 또는 n채널형 TFT)를 적절히 조합하여 형성된 소자를 포함하는 반도체장치, 표시장치 또는 발광장치가 형성되는 층인 것을 말한다. 여기서 나타낸 TFT는, 하지막(305a) 상의 반도체막의 일부에 형성된 불순물영역(304) 및 채널형성영역(306), 게이트 절연막(307) 및 게이트전극(308)에 의해 구성되고, 배선(309)에 의해 전기적으로 접속되어 있다. 또한, 후에 외부와의 접속을 가능하게 하는 전극패드(310)도 형성되 어 있다.

또한, 이 소자형성층(250)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후에 수소를 함유한 재료막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이 열처리는 420℃ 이상이면 되고, 소자형성층(250)의 형성을 위한 프로세스와는 별도로 행해도 되거나, 공정의 단순화를 위해 동시에 행하여도 된다. 예를 들면, 수소를 함유한 재료막으로서 수소를 포함하는 비결정질 실리콘막을 CVD 법에 의해 막형성한 후, 결정화시키기 위해 500℃ 이상의 열처리를 행하면, 가열에 의해 폴리실리콘막을 형성할 수 있으면서 동시에 수소의확산을 행할 수 있다.

이때, 이 열처리를 행함으로써, 금속층(301)과 산화물층(303)과의 사이에 결정구조를 갖는 금속산화물층(302)이 형성된다. 이때, 금속층(301)과 산화물층(303)을 적층형성할 때에, 금속층(301)과 산화물층(303)과의 사이에 2nm~5nm 두께로 형성되어 있던 비결정질 금속산화물층(산화텅스텐층)도 이 열처리에 의해 결정구조를 형성하기 때문에 금속산화물층(302)에 포함된다.

본 실시예에서는, 소자형성층의 일부를 제조하는 공정에서, 금속산화물층(302)이 형성되는 경우에 대하여 설명했지만, 본 발명은 이 방법으로 한정되는 것은 아니며, 금속층(301)을 형성한 후, 금속산화물층(302)을 형성하여, 산화물층(303)을 형성하는 방법이어도 된다.

다음에, 소자형성층(250) 상에 유기수지층(311)을 형성한다. 유기수지층(311)에 사용하는 재료로서는, 물 또는 알콜류에 가용성인 유기재료를 사용하고, 이 유기재료를 전체면에 도포 및 경화함으로써 형성한다. 이 유기재료의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등이어도 된다. 구체적으로는, 스핀코트법에 의해 수용성수지(TOAGOSEI Co.,Ltd.: VL-WSHL10)를 막두께 30㎛로 도포하여, 부분적으로 경화시키기 위해 2분간 노광을 행한 후, UV 광을 이면으로부터 2.5분, 그 표면을 10분 동안 노광하여 완전히 경화시킴으로써 유기수지층(311)이 형성된다.

이때, 층들의 박리를 보다 쉽게 하기 위해, 금속산화물층(302)에서의 밀착성을 부분적으로 저하시키는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 박리하고자 하는 영역의 둘레를 따라 금속층(301) 또는 산화물층(303)에 레이저광을 부분적으로 조사하는 처리, 혹은, 박리하고자 하는 영역의 둘레를 따라 외부로부터 국소적으로 압력을 가하여 산화물층(303)의 층 내 또는 계면의 일부분에 손상을 주는 처리이다. 구체적으로는, 다이아몬드 펜 등으로 경화된 침을 수직으로 강압하여 하중을 걸어 움직이게 하면 된다. 바람직하게는, 스크라이버 장치를 사용하여, 강압량을 0.1mm~2mm로 하고, 압력을 가하여 움직이게 하면 된다. 이와 같이, 쉽게 박리를 하기 위해 일부 공정들을 실행하는 것, 즉 박리공정을 준비하는 것이 중요하다. 밀착성을 선택적(부분적)으로 저하시키는 예비공정은, 박리불량이 없어져, 수율도 더욱 향상한다.

다음에, 제1 접착층(312)을 형성함으로써, 유기수지층(311) 상에 제1 접착층(312)을 통해 제2 기판(313)을 접착할 수 있다. 이때, 제1 접착층(312)을 형성하는 재료로서는, 다음의 공정에서 소정의 처리를 행함으로써 밀착성을 약하게 할 수 있는 공지의 재료를 사용할 수 있지만, 본 실시형태에서는, 다음의 공정에서, 광 조사에 의해 접착력이 저하하는 감광성의 양면 테이프를 사용하는 경우에 대하여 설명한다.

또한, 제1 기판(300)의 노출면에도 제2 접착층(314)을 형성하고, 제2 접착층(314)을 통해 제3 기판(315)을 붙인다. 이때, 제2 접착층(314)을 형성하는 재료는, 제1 접착층(312)과 마찬가지로 양면 테이프를 사용한다. 여기서, 제3 기판(315)은, 후의 박리공정에서 제1 기판(300)이 파손되는 것을 방지한다. 제2 기판(313) 및 제3 기판(315)으로는, 제1 기판(300)보다도 강성이 높은 기판, 예를 들면 석영기판, 반도체기판을 사용하는 것이 바람직하다.

다음에, 상기 밀착성을 부분적으로 저하시킨 영역측으로부터, 금속층(301)이 설치되어 있는 제1 기판(300)을 물리적 수단에 의해 박리시킨다. 금속층(301) 및 기판(300)을 금속산화물층(302)의 부분에서, 비교적 작은 힘(예를 들면, 인간의 손, 노즐로부터 분출되는 가스의 풍압, 초음파 등)으로 분리시켜서 박리할 수 있다. 구체적으로는, 제 1 기판(300)은, 산화텅스텐층, 또는 산화텅스텐층과 산화실리콘층과의 계면, 또는 산화텅스텐층과 텅스텐막과의 계면에서 분리시켜서 박리할 수 있다. 이렇게 해서, 산화물층(303) 상에 형성된 소자형성층(250)을 제1 기판(300)으로부터 박리할 수 있다. 도 3c는 박리 공정 후의 상태를 나타낸다.

또한, 박리에 의해 노출된 표면에는, 금속산화물층(302)의 일부가 남아 있다. 그 남겨진 금속산화물층(302)은 노출면과 상기 기판 등간의 접착을 방지하므로, 상기 남겨진 금속산화물층(302)은 제거되는 것이 바람직하다. 상기 남겨진 금 속산화물층(302)을 제거하기 위해서는, 암모니아 수용액 등의 알칼리성의 수용액이나 산성 수용액 등을 사용할 수 있다. 또한, 금속산화물층(302)의 일부가 박리하기 쉬워지는 온도(430℃ 이하)에서, 이후의 공정을 행해도 된다.

이때, 상기 남겨진 금속산화물층(302)을 제거하여 얻어진 상태가 도 4a에 나타낸 도면부호 401이다. 후의 공정에서, 열전도성 기판에 붙여진 소자형성층에 중복하여 다른 소자형성층을 형성하는 경우에는, 소자형성층의 이 상태(401)는, 상기 다른 소자형성층을 위해 사용된다.

다음에, 제3 접착층(316)을 형성하고, 제3 접착층(316)을 통해 제4 기판(열전도성 기판)(317)과 산화물층(303)(및 소자형성층(250))을 접착한다(도 4a). 이때, 제1 접착층(312)에 의해 접착된 제2 기판(313)과 유기수지층(311)과의 밀착성은, 제3 접착층(316)에 의해 접착된 산화물층(303)(및 소자형성층(250) 등)과 제4 기판(317)과의 밀착성보다 큰 것이 중요하다.

제4 기판(열전도성 기판)(317)으로서는, 유리기판, 석영기판, 세라믹기판, 플라스틱기판, 실리콘기판, 금속기판, 또는 스테인레스 기판 등을 사용할 수 있지만, 높은 열전도율을 갖는 기판을 사용하는 것이 바람직하다. 특히, 산화알루미늄(알루미나), 질화알루미늄, 질화산화알루미늄 또는 질화실리콘 등을 주성분으로 하는 세라믹기판을 사용하는 것이 바람직하다. 이때, 제4 기판(317)에는, 후에 적층된 소자형성층과의 전기적인 접속을 얻기 위한 배선을 형성할 필요가 있다. 이때, 배선형성의 방법으로서는, LSI의 분야에서, 칩을 붙이는 기판(다이(die)라고도 함)에 배선을 형성하는 경우에 사용하는 공지의 방법을 사용할 수 있으므로, 그 설명 은 생략한다.

더욱이, 본 발명에서의 소자형성층은, 50㎛ 이하의 박막이기 때문에, 제4 기판(317) 표면의 요철로 인한 소자파괴와 상기 소자형성층(250)에서의 상호접속 파괴가 생기지 않도록 평탄화막을 형성해도 된다.

또한, 제3 접착층(316)에 사용하는 재료로서는, 반응경화형 접착제, 열경화형 접착제 또는 자외선 경화형 접착제 등의 광경화형 접착제, 또는 혐기형 접착제 등의 각종 경화형 접착제를 들 수 있다. 더욱 바람직하게는, 그 경화형 접착제는, 니켈, 알루미늄 또는 질화알루미늄으로 이루어진 분말, 또는 충전재를 혼합함으로써, 높은 열전도성을 갖게 하는 것이 보다 바람직하다.

다음에, 제2 기판(313)측으로부터 자외선을 조사함으로써, 양면 테이프의 접착력을 저하시켜, 소자형성층(250) 등으로부터 제2 기판(313)을 박리시킨다(도 4b). 더욱이, 노출한 표면을 물로 세정함으로써, 제1 접착층(312) 및 유기수지층(311)을 용해시켜 제거할 수 있다.

다음에, 표면에 노출된 절연막 상에 열전도성막(318)을 형성한다. 열전도성막(318)으로서는, 질화알루미늄, 질화산화알루미늄, 다이아몬드형 카본(DLC) 등의 막을 사용할 수 있어, 스퍼터링법, 반응성 스퍼터링법, 이온빔 스퍼터링법, ECR(전자 사이클론 공명) 스퍼터링법, 이온화 증착법 등의 증기 막 형성법을 사용하여 형성할 수 있다.

도 4c는 열전도성막(318)을 형성하여 얻어진 상태를 나타낸다.

다음에, 도 4c의 열전도성막(318) 상에 제4 접착층(319)을 형성한다. 여기 서, 제4 접착층(319)을 통해 도 4a까지의 공정을 거쳐 얻어진 401의 상태를 갖는 다른 소자형성층이 접착된다(도 5a). 이때, 여기서는, 401의 상태를 갖는 다른 소자형성층을 제2 소자형성층(501)이라 부르고, 제4 기판(317) 상에 형성되어 있는 소자형성층을 제1 소자형성층(502)이라고 부른다.

또한, 제2 소자형성층(501) 상에는, 유기수지층(320), 제5 접착층(321) 및 제5 기판(322)이 형성되어 있다. 본 실시예의 경우에는, 소자형성층의 전극패드가 적층에 의해 겹치지 않도록 하기 위해, 상부의 소자형성층(도 5a에 나타낸 501)은, 작게 할 필요가 있다.

다음에, 제5 기판(322)측으로부터 자외선을 조사함으로써, 제5 접착층(321)으로서 사용된 양면 테이프의 접착력을 저하시켜, 제2 소자형성층(501)으로부터 제5 기판(322)을 분리시킨다(도 5b). 더욱이, 여기서 노출된 표면을 물로 세정함으로써, 제5 접착층(321) 및 유기수지층(320)을 용해시켜 제거할 수 있다.

이상에 의해, 도 5c에 나타낸 것처럼, 제1 소자형성층(502)과 제2 소자형성층(501)이 적층된 구조를 형성할 수 있다. 이때, 도 5c에 나타낸 구조에서, 각 소자형성층의 전극패드(323, 324)와 열전도성을 갖는 제4 기판(317)에 미리 설치된 배선(도시하지 않음)을 접속배선에 의해 접속함으로써, 도 1a 내지 도 1c에 나타낸 구조를 형성할 수 있다. 이때, 접속배선은, Au, Cu, Al-Si 또는 Au 합금으로 형성하여도 된다.

(실시예 2)

본 실시예에서는, 실시형태 2에서 설명한 구조를 갖는 본 발명의 반도체 칩 의 제조방법에 관해서, 도 6a~도 8c를 참조하여 상세히 설명한다.

도 6a는, 제1 기판(600) 상에 금속층(601), 금속산화물층(602), 산화물층(603), 복수의 TFT나 배선을 포함하는 소자형성층(604), 유기수지층(611), 제1 접착층(612) 및 제2 기판(313)을 갖는 구조를 형성한 상태를 나타낸다. 더욱이, 제1 기판(600)과 접하여 형성된 제2 접착층(614)을 통해 붙여진 제3 기판(615)을 갖는 구조를 형성한 후, 금속층(601)과 산화물층(603)과의 사이의 금속산화물층(602)에서 물리적으로 박리시킨 모양을 나타낸다. 이 구조는, 실시예 1에 나타낸 방법과 같은 방법을 사용하고, 동일한 재료를 사용하므로, 여기서는 추가의 설명은 하지 않겠다. 또한, 박리에 의해 노출된 표면에는, 금속산화물층(602)의 일부가 남아 있고, 이것은, 노출면과 기판 등과의 접착을 막으므로, 상기 남겨진 금속산화물층(602)은 제거되는 것이 바람직하다. 이때, 이 금속산화물층(602)의 일부를 제거하기 위해서는, 암모니아 수용액 등의 알칼리성의 수용액이나 산성수용액 등을 사용할 수 있다. 기타, 상기 남겨진 금속산화물층(602)의 일부가 박리하기 쉬워지는 온도(430℃ 이하)에서, 이후의 공정을 행해도 된다.

기판을 박리하고 및 상기 남겨진 금속산화물층(602)을 제거한 후, 포토리소그래피에 의해 형성된 마스크를 사용한 패터닝에 의해, 표면에 노출된 산화물층(603)측으로부터 배선(605)에 도달하는 개구부(616)를 형성한다.

그리고, 그 개구부(616)에 보조배선을 형성하고, 도 6c에 나타낸 구조를 얻는다. 이때, 여기서 사용하는 배선재료로서는, Ag, Au, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 또는 화합물로 형성한다. 이때, 보조배선(617)을 형성하여 얻어진 상태가 도 6c에 나타낸 도면부호 701이다. 후의 공정에서, 열전도성 기판에 붙여진 소자형성층에 중복하여 다른 소자형성층을 형성하는 경우에는, 이 상태(701)로 적층하게 된다.

다음에, 제3 접착층(이방도전성 접착층)(618)을 형성하고, 제3 접착층(618)을 통해 제4 기판(열전도성 기판)(619)과 산화물층(603)(및 소자형성층(604) 등)을 접착한다(도 7a). 이때, 제1 접착층(612)에 의해 접착된 제2 기판(613)과 유기수지층(611)과의 밀착성은, 제3 접착층(618)에 의해 접착된 산화물층(603)(및 소자형성층(604) 등)과 제4 기판(619)과의 밀착성보다 높은 것이 중요하다.

제4 기판(열전도성 기판)(619)으로서는, 유리기판, 석영기판, 세라믹기판, 플라스틱기판, 실리콘기판, 금속기판, 또는 스테인레스 기판 등을 사용할 수 있지만, 높은 열전도율을 갖는 기판을 사용하는 것이 바람직하다. 그 중에서도, 산화알루미늄(알루미나), 질화알루미늄, 질화산화알루미늄, 질화실리콘 등을 주성분으로 하는 세라믹기판이 특히 바람직하다. 이때, 제4 기판(619)에는, 후에 적층된 소자형성층과의 전기적인 접속을 얻기 위해, 배선을 형성해 놓을 필요가 있다. 이때, 배선형성의 방법으로서는, LSI의 분야에서, 칩을 붙이는 기판(다이라고도 함)에 배선을 형성하는 경우에 사용하는 공지의 방법을 사용하므로, 그에 대한 설명은 생략한다.

또한, 제3 접착층(이방도전성 접착층)(618)에 사용하는 재료로서는, 반응경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제에 이방도전성 재료를 분산시킨 것을 사용할 수 있다. 또한, 이방도전성 재료로서는, 단방향 도전성을 갖고 절연막으로 덮은 Ag, Au, Al 등의 금속입자를 사용할 수 있다.

다음에, 제2 기판(613)측으로부터 자외선을 조사함으로써, 양면 테이프의 접착력을 저하시켜, 소자형성층(604)으로부터 제2 기판(613)을 분리시킨다(도 7b). 더욱이, 여기서 노출된 표면을 물로 세정함으로써, 제1 접착층(612) 및 유기수지층(611)을 용해시켜 제거할 수 있다.

다음에, 표면에 노출된 절연막 상에 열전도성막(620)을 형성한다. 열전도성막(620)으로서는, 질화알루미늄, 질화산화알루미늄, 다이아몬드형 카본(DLC) 등의 막을 사용할 수 있고, 스퍼터링법, 반응성 스퍼터링법, 이온빔 스퍼터링법, ECR(전자 사이클론 공명) 스퍼터링법, 이온화 증착법 등의 증기 막 형성법을 사용하여 형성할 수 있다.

도 7c는 열전도성막(620)을 형성하여 얻어진 상태를 나타낸다.

다음에, 도 7c의 열전도성막(620) 상에 제4 접착층(621)을 형성한다. 여기서, 제4 접착층(621)을 통해 도 6c까지의 공정을 거쳐 얻어진 701의 상태를 갖는 다른 소자형성층이 접착된다(도 8a). 또한, 여기서는, 701의 상태를 갖는 다른 소자형성층을 제2 소자형성층(801)이라고 부르고, 제4 기판(619) 상에 형성되어 있는 소자형성층을 제1 소자형성층(802)이라고 부른다.

또한, 제2 소자형성층(801) 상에는, 유기수지층(622), 제5 접착층(623) 및 제5 기판(624)이 형성되어 있다. 이때, 본 실시예의 경우에는, 실시예 1에서 나타낸 바와 같이 소자형성층의 전극패드에 의해 전기적으로 접속되는 것은 아니며, 각 소자형성층이 적층되었을 때에, 제1 소자형성층(802)의 배선(605)과, 제2 소자형성층(801)의 보조배선(625)이 제4 접착층(이방도전성 접착층)(621)을 통해 전기적으로 접속되기 때문에, 각 소자형성층의 크기는 서로 달라도 문제없다.

다음에, 제5 기판(624)측으로부터 자외선을 조사함으로써, 제5 접착층(623)에 사용하고 있는 양면 테이프의 접착력을 저하시켜, 제2 소자형성층(801)으로부터 제5 기판(624)을 분리시킨다(도 8b). 더욱이, 여기서 노출된 표면을 물로 세정함으로써, 제5 접착층(623) 및 유기수지층(622)을 용해하여 제거할 수 있다.

이상에 의해, 도 8c에 나타낸 것처럼, 제1 소자형성층(802)과 제2 소자형성층(801)이 적층된 구조를 형성할 수 있다. 이때, 본 실시예에서는, 도 8a의 공정을 거쳐, 유기수지층(622), 제5 접착층(623) 및 제5 기판(624)을 제거함으로써 도 8c에 나타낸 반도체 칩을 형성한 경우에 대하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니며, 도 8a에서 접착하여 얻어진 구조를 반도체 칩으로서 사용할 수 있다.

(실시예 3)

본 실시예에서는, 실시예 1 또는 실시예 2에서 나타낸 다른 구조를 갖는 반도체칩의 구조를 도 17a 내지 도 18b를 참조하여 설명한다. 본 실시예에 따른 구조는, 복수의 소자형성층을 적층하고 마지막으로 형성된 소자형성층을 열전도성 기판에 접착하여 형성된 것이다. 이러한 구조는, 제1 소자형성층이 열전도층에 접착하여 순차로 복수의 소자형성층을 적층하여 형성된 실시예 1 또는 실시예 2에 나타낸 구조와는 다르다.

도 17a에 나타낸 것처럼, 제1 기판(1800) 상에 제1 소자형성층(1902)이 형성되어 있고, 또한, 제1 기판(1800)에는, 제2 접착층(1814)을 통해 제2 기판(1815)이 접착되어 있다.

본 실시예에서는, 이 시점에서 제1 기판(1800), 제2 접착층(1814) 및 제2 기판(1815)을 금속산화물층(1802)에서 분리시켜 박리하지 않고, 제1 소자형성층(1902) 상의 배선(1805)과 겹치지 않는 위치에 열전도성막(1820)을 형성한다. 이때, 여기서 형성된 열전도성막(1820)은, 실시예 2에서의 열전도성막(620)에 사용한 것과 동일한 재료를 사용하여 동일한 방법으로 형성하여도 된다.

다음에, 열전도성막(1820)이 형성된 제1 소자형성층(1902) 상에 제1 접착층(1821)을 형성한 후, 제2 소자형성층(1901)을 접착한다. 또한, 제1 접착층(1821)은, 이방도전성 접착제에 의해 형성되는 이방도전성 접착층이다.

또한, 여기서 접착된 소자형성층(1902)은, 실시예 2의 도 8a에 나타낸 제2 소자형성층(801)과 동일한 구조를 갖는다. 즉, 이 소자형성층(1902)은, 제2 소자형성층(1901)에 형성된 배선과 전기적으로 접속된 보조배선(1825), 제3 접착층(1823), 제3 기판(1824)을 갖는다. 이때, 보조배선(1825)은, 제1 접착층(1821)을 통해 제1 소자형성층(1902)에서의 배선(1805)과 전기적으로 접속된다.

제1 소자형성층(1902)과 제2 소자형성층(1901)을 접착시킨 후, 제3 기판(1824)측으로부터 자외선을 조사하여 제3 접착층(1823)으로서 사용된 양면 테이프의 접착력을 저하시키고나서, 제2 소자형성층(1901)으로부터 제3 기판(1824)을 분리시킨다. 그리고나서, 여기서 노출된 표면을 물로 세정함으로써, 제3 접착층(1823) 및 유기수지층(1822)을 용해시켜 제거할 수 있다.

다음에, 노출된 배선에 접하여 제2 소자형성층(1901)의 표면에 범프(1826)를 형성하고, 열전도성을 갖는 제4 기판(1827) 상에 이방도전성 접착제에 의해 형성된 제4 접착층(1828)을 통해 접착시킨다. 이때, 범프(1826)를 형성하는 재료로서는, 텅스텐(W), 텅스텐-레늄(W-Re), 팔라듐(Pd), 베릴륨 구리(BeCu) 등을 사용할 수 있다.

제4 기판(열전도성 기판)(1827)으로서는, 유리기판, 석영기판, 세라믹기판, 플라스틱기판, 실리콘기판, 금속기판, 또는 스테인레스 기판 등을 사용할 수 있지만, 높은 열전도율을 갖는 기판을 사용하는 것이 바람직하다. 그 중에서도, 산화알루미늄(알루미나), 질화알루미늄, 질화산화알루미늄, 질화실리콘 등을 주성분으로 하는 세라믹기판이 특히 바람직하다. 이때, 제2 소자형성층(1901)의 배선과 범프(1826)를 통해 전기적인 접속을 얻기 위한 배선을 형성해 놓을 필요가 있다. 이때, 배선형성 방법으로서는, LSI의 분야에서, 칩을 붙이는 기판(다이라고도 함)에 배선을 형성하는 경우에 사용하는 공지의 방법을 사용하므로, 그에 대한 설명은 생략한다. 도 17b는 도 17a에 나타낸 소자형성층의 적층구조를 반전시킨 상태를 나타낸다.

다음에, 실시예 2의 도 6a에서 설명한 것과 마찬가지로 금속층(1801)과 산화물층(1803)과의 사이의 금속산화물층(1802)으로부터 박리시킴으로써, 제1 기판(1800), 제2 접착층(1814) 및 제2 기판(1815)을 분리한다.

또한, 본 실시예에서는, 제2 소자형성층(1901) 상에 존재하는 금속산화물층(1802)은, 암모니아 수용액 등의 알칼리성의 수용액이나 산성수용액 등을 사용하여 제거한다. 이때, 이 제거처리는 필요에 따라 행하여도 된다.

이상에 의해, 도 18b에 나타낸 것처럼, 열전도성 기판(제4 기판(1827)) 상에 제2 소자형성층(1901)과 제1 소자형성층(1902)이 적층된 실시예 1 또는 실시예 2에서 나타낸 구조와 다른 구조를 형성할 수 있다.

(실시예 4)

본 실시예에서는, 열전도성 기판 상에 복수의 소자형성층을 갖는 본 발명의 반도체 칩에 있어서, 열전도성 기판 상에 적층하여 형성된 복수의 소자형성층에 포함되는 TFT들로 구성된 소자가, 열전도성층에 형성된 배선 및 땜납 볼(910, 920)을 통해 외부와 전기적으로 접속할 수 있는 구체적인 구조에 대하여, 도 9a 및 도 9b를 참조하여 설명한다. 이때, 도 9a에는, 실시형태 1에서 설명한 반도체 칩의 구조를 나타내고, 도 9b에는, 실시형태 2에서 설명한 반도체 칩의 구조를 나타낸다.

도 9a에 나타낸 반도체 칩은, 와이어 본딩 방식의 접속구조를 갖는 반도체 칩으로서, 각 소자형성층(901)의 배선과 전기적으로 접속된 전극패드(911)와 열전도성 기판(906)이 접속배선(909)에 의해 전기적으로 접속되어 있다. 이때, 소자형성층(901)은, 실시예 1에 설명된 방법과 같은 방법으로 형성된다.

열전도성 기판(906)의 개구부에는, 기판을 관통하는 배선(907)이 형성되어 있다. 그리고, 이들 배선(907)의 일부를 남겨 열전도성 기판의 양면에 절연층(908)이 형성되어 있다.

이때, 절연층(908)으로 덮여 있지 않은 배선(907)은, 접속배선(909)을 통해 각 소자형성층의 전극패드(911)와 전기적으로 접속되어 있다. 또한, 열전도성 기판(906)의 소자형성층(911)이 접착되어 있지 않은 면에는, 땜납 볼(910)이 형성되어 있다.

도 9a에 나타낸 반도체 칩을, 배선이 형성된 배선기판(프린트 배선판) 상에, 배선기판 상의 배선과 땜납 볼(910)이 접하도록 정렬하여 붙임으로써 전기적인 상호접속을 얻을 수 있다.

도 9b에 나타낸 반도체 칩은, 플립칩 방식의 상호접속구조를 갖는 반도체 칩으로서, 각 소자형성층(931)의 배선과 보조배선이 이방도전성 접착층에 의해 전기적으로 서로 접속되어 있다. 이때, 본 실시예에 나타낸 소자형성층(931)에서, 도 9b의 923의 확대도인 도 9b에 나타낸 것처럼, 복수의 배선은 인출배선(921)에 의해 인출되어 있고, 범프(928)는 그 인출배선(921)에 접하여 형성되고, 이 범프(928)는 이방도전성 접착층(915)을 통해 배선(917)과 전기적으로 접속되는 점에서, 이 구조는 실시예 2의 경우와 다르다.

이때, 이방도전성 접착층(915)에 사용하는 재료는, 실시예 2에서 이방도전성 접착층에 사용하는 재료와 동일한 재료를 사용할 수 있다. 즉, 이방도전성 접착층(915)은, 절연막으로 덮고 단방향 도전성을 갖는 Ag, Au, Al 등의 금속입자로 만들어진 이방도전성입자(925)와, 반응경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제 등의 접착제(924)로 이루어진다. 이방도전성입자(925)를 통해 범프(928)와 배선(917) 을 전기적으로 접속할 수 있다.

또한, 이들 소자형성층이 적층형성되는 열전도성 기판(916)에는, 도 9a의 경우와 마찬가지로, 기판과 절연물(918)을 관통하는 배선(907)과 접하여 도전성의 재료로 이루어진 땜납 볼(920)이 형성되어 있다.

도 9b에 나타낸 반도체 칩을, 배선이 형성된 배선기판(프린트 배선판) 상에, 배선기판 상의 배선과 땜납 볼(920)이 접하도록 정렬하여 붙임으로써 전기적인 상호접속을 얻을 수 있다.

(실시예 5)

본 실시예에서는, 열전도성 기판 상에 붙여진 칩이, CPU로서의 기능을 갖는 경우의 동작 및 구조에 대하여 도 10을 사용하여 설명한다.

우선, 오피코드(operation code)가 인터페이스(1001)에 입력되면, 해석부(1003)(명령어 디코더라고도 함)에서 코드가 해독되고, 신호가 제어신호 발생부(1004)(CPU 타이밍 제어)에 입력된다. 신호가 입력되면, 제어신호 발생부(1004)로부터, 산술 논리 연산부(1009)(이하, ALU로 나타냄) 및 레지스터부(1010)(이하, 레지스터로 나타냄)에 제어신호가 출력된다.

이때, 제어신호 발생부(1004)에는, ALU(1009)를 제어하는 ALU 컨트롤러(1006)(이하, ACON으로 나타냄), 레지스터(1010)를 제어하는 장치(1005)(이하, RCON으로 나타냄), 타이밍을 제어하는 타이밍 컨트롤러(1007)(이하, TCON으로 나타냄) 및 인터럽트를 제어하는 인터럽트 컨트롤러(1008)(이하, ICON으로 나타냄)를 포함한다.

한편, 오퍼랜드가 인터페이스(1001)에 입력되면, ALU(1009) 및 레지스터(1010)에 출력된다. 그리고, 제어신호 발생부(1004)로부터 입력된 제어신호에 근거하여, 예를 들면, 메모리 판독 사이클, 메모리 기록 사이클 또는 I/O 판독 사이클, I/O 기록 사이클 등과 같은 처리를 실행한다.

레지스터(1010)는, 범용레지스터, 스택포인터(SP), 프로그램 카운터(PC) 등으로 구성된다.

또한, 어드레스 컨트롤러(1011)(이하, ADRC로 나타냄)는, 16비트의 어드레스를 출력한다.

이때, 본 실시예에 나타낸 CPU의 구성은, 본 발명의 반도체 칩에 포함된 CPU로서만 예시한 것이고, 본 발명의 구성을 한정하지 않는다. 따라서, 본 발명에 따른 반도체칩은, 본 발명의 것이외의 구조를 갖는 공지의 CPU를 사용하여 완성시킬 수 있다.

(실시예 6)

본 발명의 반도체 칩에 CPU와 발광장치가 적층된 구조에 대하여, 도 11의 단면도를 참조하여 설명한다. 열전도성 기판(1101) 상에 형성된 제1 소자형성층(1102)에는, CPU가 포함되어 있고, 제2 소자형성층(1103)에는, 발광장치가 포함되어 있다. 그리고, 이 층들은, 접속배선(1104)에 의해 전기적으로 서로 접속되어 있다.

이때, 제1 소자형성층(1102)에 포함된 CPU에 대해서는, 실시예 4에서 설명한 구성으로 하면 되므로, 추가의 설명은 생략한다.

또한, 제2 소자형성층(1103)에 포함된 발광장치는, n채널형 TFT(1105), p채널형 TFT(1106)를 조합한 CMOS 회로로 형성된 구동회로부(소스측 구동회로 또는 게이트측 구동회로)(1107)와, 화소부(1108)로 구성된다.

또한, 구동회로를 형성하는 TFT는, 공지의 CMOS 회로, PMOS 회로 또는 NMOS 회로로 형성해도 된다. 또한, 본 실시예에서는, 하나의 소자형성층 상에 구동회로부와 화소부를 형성한 드라이버 일체형을 나타내지만, 반드시 그럴 필요는 없고, 구동회로부를 다른 소자형성층 상에 적층하는 구조로 해도 된다.

또한, 화소부(1108)는, 스위칭용 TFT(1111)와, 전류제어용 TFT(1112)와 그 드레인에 전기적으로 접속된 제1 전극(1113)을 포함하는 복수의 화소로 형성된다. 이때, 제1 전극(1113)의 에지(edge)부를 덮어 절연물(1114)이 형성된다.

전계발광소자(1117)는, 제1 전극(1113), 제2 전극(1116), 이 전극들 사이에 삽입된 전계발광층(1115)으로 구성된다. 여기서, 제1 전극(1113)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, 질화티타늄막, 크롬막, 텅스텐막, Zn막 또는 Pt막 등의 단층; 질화티타늄막과 알루미늄을 주성분으로 하는 막의 하나의 적층; 또는 질화티타늄막, 알루미늄을 주성분으로 하는 막 및 질화티타늄막으로 이루어진 3개의 적층을 사용할 수 있다. 이때, 적층 구조를 갖도록 상기 제 1 전극을 형성함으로써, 배선으로서의 저항도 낮고, 양호한 오믹 콘택 특성이 얻어져, 제 1 전극은 양극으로서 기능시킬 수 있다.

또한, 전계발광층(1115)은, 증착마스크를 사용한 증착법, 또는 잉크젯법에 의해 형성할 수 있다.

전계발광층(1115) 상에 형성된 제2 전극(음극)(1116)의 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이 재료들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 CaN)를 사용할 수 있다. 여기서는, 제2 전극(음극)(1116)은, 발광이 그 제2 전극을 투과하도록, 금속박막과, 투명도전막(ITO(Indium-tin-oxide), 산화인듐산화아연합금(In2O3-ZnO), 산화아연(ZnO) 등)과의 적층으로 형성된다.

이상과 같이 CPU를 포함하는 제1 소자형성층(1102)과 발광장치를 포함하는 제2 소자형성층(1103)을 적층하고, 이 2개의 층들을 전극패드(1119)에 의해 접속배선(1104)을 사용하여 서로 전기적으로 접속한 후, 수지(1120)로 밀봉한다. 또한, 수지재료로서는 열경화성 수지나 열가소성 수지를 사용할 수 있다. 구체적으로는, 에폭시수지, 실리콘수지, PPS 수지(Poly Phenylene Sulfide resin) 등의 몰드수지를 사용할 수 있다.

이때, 여기서는, 도시하지 않았지만 열전도성 기판(1101)에는, 제1 소자형성층(1102) 및 제2 소자형성층(1103)과 전기적으로 접속된 배선이 설치되어 있고, 또한, 배선과 접속된 땜납 볼(1121)을 통해 외부와 접속할 수 있다.

(실시예 7)

본 발명의 실시예에 대하여 도 12a 내지 도 13d를 참조하여 설명한다. 여기서는, 하나의 기판 상에 n채널형 TFT 및 p채널형 TFT를 동시에 제조하는 방법에 대하여 상세히 설명한다.

기판(1200)으로서는, 석영기판, 반도체기판, 세라믹기판, 금속기판 등을 사 용할 수 있지만, 본 실시예에서는 유리기판(#1737)을 사용한다. 그리고, 기판(1200) 상에 질화물층(1201)으로서 PCVD 법에 의해 산화질화실리콘층을 100nm의 막두께로 형성한다.

다음에, 스퍼터링법에 의해 금속층(1202)으로서 텅스텐층을 50nm의 막두께로 막형성하고, 대기에 노출하지 않고 연속적으로 스퍼터링법에 의해 산화물층(1203)으로서 산화실리콘층을 200nm의 막두께로 막형성한다. 산화실리콘층의 막형성 조건은, RF 방식의 스퍼터링장치를 사용하고, 실리콘 타깃(직경 30.5cm)을 사용하여, 기판을 가열하기 위해 가열된 아르곤가스를 유량 20sccm으로서 흐르게 하고, 기판온도 270℃, 막형성 압력 0.4Pa, 막형성 전력 3kw, 아르곤유량/산소유량=10sccm/30sccm으로 한다.

이어서, 기판의 둘레 또는 에지를 O2 애싱에 의해 텅스텐층을 제거한다.

다음에, 하지절연막(1204)으로서 플라즈마 CVD 법으로 막형성 온도 300℃, 원료가스 SiH4, N2O로 제조된 산화질화실리콘막(조성비: Si=32%, O=59%, N=7%, H=2%)을 100nm의 두께로 적층 형성하고, 또한, 대기에 노출하지 않고 연속적으로 플라즈마 CVD 법으로 막형성 온도 300℃, 막형성 가스 SiH4를 사용하여 비정질구조를 갖는 반도체층(여기서는, 비정질 실리콘층)을 54nm의 두께로 형성한다. 이 비정질 실리콘층은, 수소를 포함하고, 후속하는 열처리에 의해 수소를 확산시켜, 물리적 수단으로 산화물층 또는 그 산화물층의 계면으로부터 박리할 수 있다.

다음에, 중량환산으로 10ppm의 니켈을 함유하는 아세트산 니켈염 용액을 스 피너(spinner)로 도포한다. 도포 대신에, 스퍼터링법으로 니켈 원소를 전체면에 살포하는 방법을 사용해도 된다. 이어서, 가열처리를 행하여 결정화시켜 결정구조를 갖는 반도체막(여기서는, 폴리실리콘층)을 형성한다. 여기서는 탈수소화를 위한 열처리(500℃, 1시간) 후, 결정화를 위한 열처리(550℃, 4시간)를 행하여 결정구조를 갖는 실리콘막을 얻는다. 또한, 이 탈수소화를 위한 열처리(500℃, 1시간)는, 비정질 실리콘층에 포함된 수소를 텅스텐막과 산화실리콘층과의 계면으로 확산하는 열처리를 겸하고 있다. 이때, 여기서는 실리콘의 결정화를 촉진하는 금속원소로서 니켈을 사용한 결정화기술을 사용하지만, 다른 공지의 결정화기술, 예를 들면 고상성장법 또는 레이저 결정화법을 사용해도 된다.

다음에, 결정구조를 갖는 실리콘막 표면의 산화막을 희불산 등으로 제거한 후, 결정화율을 높이고, 결정립 내에 남겨진 결함을 보수하기 위한 레이저광(XeCl:파장 308nm)의 조사를 대기 중, 또는 산소분위기 중에서 행한다. 레이저광으로서, 파장 400nm 이하의 엑시머 레이저광이나, YAG 레이저의 제2 고조파 또는 제3 고조파를 사용한다. 어쨌든, 반복 주파수 10~1000Hz 정도의 펄스 레이저광을 사용하고, 그 펄스 레이저광을 광학계에 의해 100~500mJ/cm2로 집광하여, 90~95%의 중첩률을 갖고 조사하여, 실리콘막 표면을 주사시키면 된다. 여기서는, 반복 주파수 30Hz, 에너지밀도 470mJ/cm2로 레이저광의 조사를 대기 중에서 행한다.

이때, 대기 중, 또는 산소분위기 중에서 행하기 때문에, 레이저광의 조사에 의해 표면에 산화막이 형성된다. 이때, 여기서는 펄스레이저를 사용하는 예를 나타 냈지만, 연속발진의 레이저를 사용해도 되며, 비정질 반도체막의 결정화에 있어서, 대입경 크기로 결정을 얻기 위해서는, 연속발진이 가능한 고체레이저를 사용하여, 기본파의 제2 고조파~제4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본파 1064nm)의 제2 고조파(532nm의 두께) 또는 제3 고조파(355nm의 두께)를 적용하면 된다. 연속발진 레이저를 사용하는 경우에는, 출력 10W의 연속발진의 YVO4 레이저로부터 사출된 레이저광을 비선형 광학소자에 의해 고조파로 변환한다. 또한, 공진기 중에 YVO4 결정과 비선형 광학소자를 넣어, 고조파를 사출하는 방법도 있다. 그리고, 바람직하게는 광학계에 의해 조사면에서 직사각형 또는 타원형의 레이저광으로 성형하여, 피처리체에 조사한다. 이때의 에너지 밀도는 0.01~100MW/cm2 정도(바람직하게는 0.1~10MW/cm2)가 필요하다. 그리고, 10~2000cm/s 정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시킨다.

이 레이저광 조사에 의해 형성된 산화막과 아울러, 오존수로 표면을 120초 처리하여 합계 1~5nm의 산화막으로 이루어진 장벽층을 형성한다. 본 실시예에서는 오존수를 사용하여 장벽층을 형성하지만, 산소분위기 하의 자외선 조사로 결정구조를 갖는 반도체막의 표면을 산화하는 방법, 산소플라즈마처리에 의해 결정구조를 갖는 반도체막의 표면을 산화하는 방법, 또는 플라즈마 CVD 법, 스퍼터링법 또는 증착법 등으로 1~10nm 정도의 산화막을 적층하여 장벽층을 형성해도 된다. 또한, 장벽층을 형성하기 전에 레이저광 조사에 의해 형성된 산화막을 제거해도 된다.

다음에, 장벽층 상에 스퍼터링법으로 게터링 사이트가 되는 아르곤원소를 함유한 비정질 실리콘막을 10nm~400nm, 여기서는 막두께 100nm로 형성한다. 본 실시예에서는, 아르곤원소를 함유한 비정질 실리콘막은, 실리콘 타깃을 사용하여 아르곤을 함유한 분위기 하에서 형성한다. 플라즈마 CVD 법을 사용하여 아르곤원소를 함유한 비정질 실리콘막을 형성하는 경우, 막형성 조건은, 모노실란과 아르곤의 유량비를 1/99로 하고, 막형성 압력을 6.665Pa(0.05Torr)로 하며, RF 파워밀도를 0.087W/cm2로 하고, 막형성 온도를 350℃로 한다.

그 후, 650℃로 가열된 오븐(oven)에 넣어 3분의 열처리를 행하여 게터링하고, 결정구조를 갖는 반도체막 중의 니켈농도를 감소한다. 그 오븐 대신에 램프 어닐장치를 사용해도 된다.

다음에, 장벽층을 식각 스토퍼로 사용하여, 게터링 사이트인 아르곤원소를 함유한 비정질 실리콘막을 선택적으로 제거한 후, 장벽층을 희불산으로 선택적으로 제거한다. 이때, 게터링시, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 장벽층을 게터링 후에 제거하는 것이 바람직하다.

이어서, 그 얻어진 결정구조를 갖는 실리콘막(폴리실리콘막이라고도 부른다)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어진 마스크를 형성하여, 원하는 형상으로 식각처리하여 섬 형상으로 분리된 반도체층(1205, 1206)을 형성한다. 반도체층(1205, 1206)을 형성한 후, 레지스트로 이루어진 마스크를 제거한다.

이상의 공정을 통해, 기판(1200) 상에 질화물층(1201), 금속층(1202), 산화물층(1203) 및 하지절연막(1204)을 형성하고, 결정구조를 갖는 반도체막을 형성한 후, 원하는 형상으로 식각처리하여 섬 형상으로 분리된 반도체층(1205, 1206)을 형성한다.

다음에, 불산을 함유한 에쳔트로 산화막을 제거함과 동시에 실리콘막의 표면을 세정한 후, 게이트 절연막(1207)이 되는 실리콘을 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD 법에 의해 115nm의 두께로 산화질화실리콘막(조성비 Si=32%, O=59%, N=7%, H=2%)으로 형성한다(도 12b).

다음에, 게이트 절연막(1207) 상에 막두께 20~100nm의 제1 도전막(1208)과, 막두께 100~400nm의 제2 도전막(1209)을 적층 형성한다. 본 실시예에서는, 게이트 절연막(1207) 상에 막두께 50nm의 질화탄탈막, 막두께 370nm의 텅스텐막을 순차로 적층한다.

제1 도전막(1208) 및 제2 도전막(1209)을 형성하는 도전성재료로서는, Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성한다. 또한, 제1 도전막(1208) 및 제2 도전막(1209)으로서 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용해도 된다. 또한, 본 발명은 2층 구조로 한정되는 것은 아니며, 예를 들면, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차로 적층한 3층 구조로 해도 된다. 또한, 3층 구조로 하는 경우, 제1 도전막인 텅스텐 대신에 질화텅스텐을 사용 해도 되고, 제2 도전막인 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용해도 되며, 제3 도전막인 질화티타늄막 대신에 티타늄막을 사용해도 된다. 또한, 단층구조이어도 된다.

다음에, 도 12c에 나타낸 것처럼 광노광 공정에 의해 레지스트 마스크(1210, 1211)를 형성하고, 게이트전극 및 배선을 형성하기 위한 제1 식각처리를 행한다. 제1 식각처리에서는 제1 및 제2 식각조건으로 행한다. 식각으로는 ICP(Inductively Coupled Plasma : 유도결합형 플라즈마) 식각법을 사용한다. ICP 식각법을 사용하여, 코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등의 식각조건을 적절히 조절함으로써, 원하는 테이퍼 형상으로 막을 식각할 수 있다. 이때, 식각용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl 4 등을 대표로 하는 염소계 가스 또는 CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스, 또는 O2를 적절히 사용할 수 있다.

본 실시예에서는, 기판(시료 스테이지)에도 150W의 RF(13.56MHz) 전력을 투입하고, 실질적으로 네가티브 자기 바이어스 전압을 인가한다. 이때, 기판측의 전극면적 사이즈는, 12.5cm×12.5cm이고, 코일형의 전극면적(여기서는 코일이 설치된 석영 디스크)은, 직경 25cm의 디스크이다. 이 제1 식각조건에 의해 W막을 식각하여 제1 도전층의 에지부를 테이퍼 형상으로 한다. 제1 식각조건에서의 W에 대한 식각속도는 200.39nm/min, TaN에 대한 식각속도는 80.32nm/min이고, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 이 제1 식각조건에 의해, W의 테이퍼 각은, 약 26°가 된다. 이후, 상기 마스크(1210, 1211)를 제거하지 않고 제2 식각조건으로 바꾸어, 식각용 가스로 CF4와 Cl2를 사용하여, 각각의 가스유량비를 30/30(sccm)로 하고, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 약 30초 정도의 식각을 하였다. 기판측(시료스테이지)에도 20W의 RF(13.56MHz)전력을 투입하여, 실질적으로 네가티브 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 제2 식각조건에서는 W막 및 TaN막과도 동일한 정도로 식각된다. 제2 식각조건에서의 W에 대한 식각속도는 58.97nm/min, TaN에 대한 식각속도는 66.43nm/min이다. 이때, 게이트 절연막 상에 찌꺼기를 남기지 않고 식각하기 위해서는, 10~20% 정도의 비율로 식각시간을 증가시키면 된다.

상기 제1 식각처리에서는, 레지스트로 이루어진 마스크의 형상을 적당한 것으로 함으로써, 기판측에 인가하는 바이어스 전압의 효과에 의해 제1 도전층 및 제2 도전층의 에지부가 테이퍼 형상이 된다. 이 테이퍼부의 각도는 15~45°로 하면 된다.

이렇게 해서, 도 12c에 도시된 것처럼, 제1 식각처리에 의해 제1 도전층과 제2 도전층으로 이루어진 제1 형상의 도전층(1212, 1213)(제1 도전층(1212a, 1213a)과 제2 도전층(1212b, 1213b))을 형성한다. 이에 따라, 게이트 절연막이 되는 절연막(1207)은, 10~20nm 정도 식각되어, 제1 형상의 도전층(1212, 1213)으로 덮어지지 않은 영역이 얇아진 게이트 절연막(1211)이 된다.

다음에, 레지스트로 이루어진 마스크를 제거하지 않고 25초 동안 제2 식각처 리를 행한다. 즉, 식각용 가스로서 SF6, Cl2 및 O2를 사용하고, 각각의 가스유량비를 24/12/24(sccm)로 하고, 1.3Pa의 압력으로 코일형의 전극에 700W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 식각을 25초 행한다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 투입하고, 실질적으로 네가티브 자기 바이어스 전압을 인가한다. 제2 식각처리에서의 W에 대한 식각속도는 227.3nm/min, TaN에 대한 식각속도는 32.1nm/min이고, TaN에 대한 W의 선택비는 7.1이며, 절연막(1211)인 SiON에 대한 식각속도는 33.7nm/min이고, SiON에 대한 W의 선택비는 6.83이다. 이와 같이 식각용 가스로 SF6을 사용한 경우, 절연막(1211)에 대해 선택비가 높으므로 막 두께의 감소를 억제할 수 있다. 본 실시예에서의 절연막(1211)의 막 두께는 8nm 정도만 감소된다.

이 제2 식각처리에 의해 W의 테이퍼 각을 70°로 할 수 있다. 이 제2 식각처리에 의해 제2 도전층(1214b, 1215b)을 형성한다. 한편, 제1 도전층(1212a, 1213a)은, 거의 식각되지 않고, 제1 도전층(1214a, 1215a)이 된다. 이때, 제1 도전층(1214a, 1215a)은, 제1 도전층(1212a, 1213a)과 거의 동일 사이즈이다. 실제로는, 제1 도전층의 폭은, 제2 식각처리 전에 비해 약 0.3㎛ 정도, 즉 선폭 전체에서 0.6㎛ 정도 감소하는 경우도 있지만 거의 사이즈에 변화가 없다. 제1 도전층 및 제2 도전층(제1 도전층(1214a, 1215a) 및 제2 도전층(1214b, 1215b)으로 이루어진 제 2 형상의 도전층(1214, 1215)이 형성된다.

또한, 2층 구조 대신에, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄 과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차로 적층한 3층 구조로 한 경우, 제1 식각처리에서의 제1 식각조건으로서는, BCl3과 Cl2와 O2를 원료가스로 사용하여, 각각의 가스유량비를 65/10/5(sccm)로 하고, 기판측(시료스테이지)에 300W의 RF(13.56MHz) 전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 450W의 RF(13.56MHz)전력을 투입하여 플라즈마를 생성하여 117초의 식각을 행하면 되고, 제1 식각처리에서의 제2 식각조건으로서는, CF4와 Cl2와 O2를 사용하여, 각각의 가스유량비를 25/25/10(sccm)으로 하고, 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 투입하여, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입하고 플라즈마를 생성하여 약 30초 정도의 식각을 행하면 되며, 제2 식각처리에서는 BCl3과 Cl2를 사용하여, 각각의 가스유량비를 20/60(sccm)으로 하고, 기판측(시료 스테이지)에는 100W의 RF(13.56MHz)전력을 투입하여, 1.2Pa의 압력으로 코일형의 전극에 600W의 RF(13.56MHz)전력을 투입하고 플라즈마를 생성하여 식각을 행하면 된다.

이어서, 레지스트로 이루어진 마스크를 제거한 후, 제1 도핑처리를 행하여 도 13a의 상태를 얻는다. 도핑처리는, 이온도핑법, 또는 이온주입법으로 행하면 된다. 이온도핑법의 조건은 도우즈량을 1.5×1014atoms/cm2로 하고, 가속전압을 60~100keV로서 행한다. n형 도전성을 부여하는 불순물원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 이 경우, 제1 도전층 및 제2 도전층(1214, 1215)이 n형 도전성을 부여하는 불순물원소에 대한 마스크가 되어, 자기정합적으로 제1 불순물영역(1216, 1217)이 형성된다. 제1 불순물영역(1216, 1217)에는 1×1016~1×1017/cm3의 농도범위로 n형 도전성을 부여하는 불순물원소를 첨가한다. 여기서는, 제1 불순물영역과 동일한 농도범위의 영역을 n--영역이라고도 부른다.

이때, 본 실시예에서는 레지스트로 이루어진 마스크를 제거한 후, 제1 도핑처리를 행했지만, 레지스트로 이루어진 마스크를 제거하지 않고 제1 도핑처리를 행해도 된다.

다음에, 도 13b에 나타낸 것처럼, 레지스트로 이루어진 마스크(1218)를 형성하여 제2 도핑처리를 행한다. 마스크(1218)는 p채널형 TFT를 형성하는 반도체층의 채널형성영역 및 그 주변의 영역을 보호하는 마스크이다.

제2 도핑처리에서의 이온도핑법의 조건은 도우즈량을 1.5×1015atoms/cm2으로 하고, 가속전압을 60~100keV로서 인(P)을 도핑한다. 여기서는, 제2 도전층(1214b, 1215b)을 마스크로 하여 각 반도체층에 불순물영역이 자기정합적으로 형성된다. 물론, 마스크(1218)로 덮어진 영역에는 첨가되지 않는다. 이렇게 해서, 제2 불순물영역(1219)과, 제3 불순물영역(1220)이 형성된다. 제2 불순물영역(1219)에는 1×1020~1×1021/cm3의 농도범위로 n형 도전성을 부여하는 불순물원소가 첨가되어 있다. 여기서는, 제2 불순물영역과 동일한 농도범위의 영역을 n+영역이라고도 부른다.

또한, 제3 불순물영역(1220)은 제1 도전층(1215a)의 영향으로 제2 불순물영 역(1219)보다도 저농도로 형성되고, 1×1018~1×1019/cm3의 농도범위로 n형 도전성을 부여하는 불순물원소가 첨가되게 된다. 이때, 제3 불순물영역(1220)은, 테이퍼 형상인 제1 도전층의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼 일부의 에지부를 향하여 불순물 농도가 증가하는 농도 기울기를 갖는다. 여기서는, 제3 불순물영역과 동일한 농도범위의 영역을 n-영역이라고도 부른다.

이어서, 레지스트로 이루어진 마스크(1218)를 제거한 후, 새롭게 레지스트로 이루어진 마스크(1221)를 형성하여, 도 13c에 나타낸 것처럼 제3 도핑처리를 행한다.

상기 제3 도핑처리에 의해, 상기 반도체층에, p형 도전성을 부여하는 불순물원소가 첨가된 제4 불순물영역(1222) 및 제5 불순물영역(1223)을 형성한다.

또한, 제4 불순물영역(1222)에는 1×1020~1×1021/cm3의 농도범위로 p형 도전성을 부여하는 불순물원소가 첨가되도록 한다. 이때, 제4 불순물영역(1222) 및 제 5 불순물영역(1223)에는 선행 공정에서 인(P)이 첨가된 영역(n--영역)이지만, p형 도전성을 부여하는 불순물원소의 농도가 인 농도의 10배 이상 첨가되어, 제4 불순물영역(1222)은 p형 도전성을 갖는다. 여기서는, 제4 불순물영역(1222)과 동일한 농도범위의 영역을 p+영역이라고도 부른다.

또한, 제5 불순물영역(1223)은 제1 도전층(1215a)의 테이퍼부와 겹치는 영역 에 형성되는 것으로, 1×1018~1×1020/cm3의 농도범위로 p형 도전성을 부여하는 불순물원소가 첨가되도록 한다. 여기서는, 제5 불순물영역(1223)과 동일한 농도범위의 영역을 p-영역이라고도 부른다.

이상의 공정에 의해, 각각의 반도체층에 n형 또는 p형의 도전성을 갖는 불순물영역이 형성된다. 도전층(1214, 1215)은 TFT의 게이트전극이 된다.

다음에, 거의 전체면을 덮는 절연막(1224)을 형성한다. 본 실시예에서는, 플라즈마 CVD 법에 의해 막두께 50nm의 산화실리콘막을 형성한다. 물론, 이 절연막은 산화실리콘막에 한정되는 것은 아니며, 다른 실리콘을 함유한 절연막을 단층 또는 적층 구조로서 사용해도 된다.

그리고, 각각의 반도체층에 첨가된 불순물원소를 활성화처리하는 공정을 행한다. 이 활성화공정은, 램프광원을 사용한 급속 열적 어닐링법(RTA 법), 혹은 YAG 레이저 또는 엑시머 레이저를 이면으로부터 조사하는 방법, 혹은 퍼니스를 사용한 열처리, 혹은 이들 방법 중 어느 하나와 조합한 방법에 의해 행한다.

또한, 본 실시예에서는, 상기 활성화 전에 절연막을 형성한 예를 나타냈지만, 상기 활성화를 행한 후, 절연막을 형성하는 공정으로 하여도 된다.

다음에, 질화실리콘막으로 이루어진 제1 층간절연막(1225)을 형성하여, 300~550℃로 1~12시간의 열처리를 하고, 반도체층을 수소화하는 공정을 행한다. 이 수소화는, 제1 층간절연막(1225)에 함유된 수소에 의해 반도체층의 댕글링 본드를 종단하기 위해 실행한다. 산화실리콘막으로 이루어진 절연막(1224)의 존재에 관계 없이 반도체층을 수소화할 수 있다. 이때, 본 실시예에서는, 제2 도전층으로서 알루미늄을 주성분으로 하는 재료를 사용하고 있으므로, 수소화하는 공정에서 제2 도전층이 견딜 수 있는 열처리조건으로 하는 것이 중요하다. 수소화의 다른 수단으로서, (플라즈마에 의해 여기된 수소를 사용하여) 플라즈마 수소화를 하여도 된다.

다음에, 제1 층간절연막(1225) 상에 유기절연물재료로 이루어진 제2 층간절연막(1226)을 형성한다. 본 실시예에서는 막두께 1.6㎛의 아크릴 수지막을 형성한다. 다음에, 각 불순물영역에 도달하는 콘택홀을 형성한다. 본 실시예에서는 복수의 식각처리를 순차 행한다. 본 실시예에서는 제1 층간절연막(1225)을 식각 스토퍼로서 제2 층간절연막(1226)을 식각한 후, 절연막(1224)을 식각 스토퍼로서 제1 층간절연막(1225)을 식각하고 나서 절연막(1224)을 식각한다.

그 후, Al, Ti, Mo, W 등을 사용하여 배선(1227~1230)을 형성한다.

이상과 같이 하여, n채널형 TFT(1301) 및 p채널형 TFT(1302)를 하나의 기판 상에 형성한다(도 13d).

또한, 이들 n채널형 TFT(1301) 및 p채널형 TFT(1302)를, 상보적으로 접속함으로써 CMOS 회로를 형성할 수 있다.

본 실시예에서 나타낸 게이트전극과 불순물영역의 일부가 겹치는 구조(GOLD 구조)의 TFT를 사용하는 경우는, 게이트 절연막이 얇아지면 기생용량이 증가하지만, 게이트전극(제1 도전층)의 테이퍼부가 되는 부분 사이즈를 작게 하여 기생용량을 감소하면, 주파수 특성도 향상하여 더욱 고속동작이 가능해지고, 충분한 신뢰성을 갖는 TFT로 할 수 있다.

이때, 이상과 같이 하여 기판(1200) 상에 n채널형 TFT(1301) 및 p채널형 TFT(1302)를 형성한 후, 본 발명의 실시형태에서 설명한 공정을 사용함으로써, 이들 TFT가 형성된 소자형성층이 불소계 수지를 함유한 막으로 덮인 구조를 갖는 본 발명의 반도체장치를 제조할 수 있다.

본 실시예에 따라 형성된 TFT를 포함하는 소자형성층은, 50㎛ 이하의 막두께를 갖는다.

(실시예 8)

본 실시예에서는, 본 발명의 반도체 칩이 모듈에 삽입되어, 실제로 전자기기에 내장된 상태에 대하여, 휴대전화인 경우를 예로 들어, 도 14를 참조하여 설명한다.

도 14에 나타낸 휴대전화의 모듈은, 프린트 배선기판(1406)에, 컨트롤러(1401), CPU(1402), 메모리(1411), 전원회로(1403), 음성처리회로(1429) 및 송수신회로(1404) 및, 저항, 버퍼, 용량소자 등의 소자가 실장된 구성으로 되어 있다. 또한, 여기서는, 도시하지 않았지만, 패널이 FPC에 의해서 프린트 배선기판(1406)에 실장되어 있다.

프린트 배선기판(1406)으로의 전원전압 및 키보드 등으로부터 입력된 각종 신호는, 복수의 입력단자가 배치된 프린트 배선기판용의 인터페이스(I/F)부(1409)를 통해 공급된다. 또한, 안테나간의 신호를 송수신하기 위한 안테나용 포트(1410)가, 프린트 배선기판(1406)에 설치되어 있다.

이때, 메모리(1411)는, VRAM, DRAM, 플러시 메모리 등을 포함한다. VRAM에는 패널에 표시하는 화상의 데이터가, DRAM에는 화상 데이터 또는 음성데이터가, 플러시 메모리에는 각종 프로그램이 기억되어 있다.

또한, 전원회로(1403)에서는, 컨트롤러(1401), CPU(1402), 음성처리회로(1429), 메모리(1411), 송수신회로(1404)로의 전원전압이 생성된다. 또한 패널의 사양에 따라서는, 전원회로(1403)에 전류원이 구비되어도 된다.

CPU(1402)의 구성에 대해서는, 실시예 4에서 설명했으므로 추가의 설명은 생략하지만, 입력된 신호에 근거하여, 각종 명령을 포함하는 신호를 메모리(1411), 송수신회로(1404), 음성처리회로(1429) 및 컨트롤러(1401)에 전송한다.

메모리(1411), 송수신회로(1404), 음성처리회로(1429) 및 컨트롤러(1401)는, 각각 수신한 명령에 따라 동작한다. 이하, 각 동작에 대하여 설명한다.

키보드로부터 입력된 신호는, 인터페이스(1409)를 통해 프린트 배선기판(1406)에 실장된 CPU(1402)에 전송된다. CPU(1402)에서는, 키보드로부터 전송되어 온 신호에 따라, VRAM에 저장된 화상 데이터를 소정의 포맷으로 변환하여, 컨트롤러(1401)에 송부한다.

컨트롤러(1401)는, 패널의 사양에 맞추어 CPU(1402)로부터 전송되어 온 화상 데이터를 포함하는 신호에 데이터처리를 시행하고, 패널에 공급한다. 또한, 컨트롤러(1401)는, 전원회로(1403)로부터 입력된 전원전압 또는 CPU(1402)로부터 입력된 각종 신호를 바탕으로, 수평동기신호, 수직동기신호, 클록신호 CLK 및 교류전압(AC Cont)을 생성하여 패널에 공급한다.

송수신회로(1404)에서는, 안테나에서 전파로서 송수신되는 신호가 처리되고 있고, 구체적으로는 아이솔레이터, 대역필터, VCO(전압제어발진기), LPF(Low Pass Filter), 커플러, 발룬(balun) 등의 고주파회로를 포함한다. 송수신회로(1404)에서 송수신되는 신호 중 음성정보를 포함하는 신호가, CPU(1402)로부터의 명령에 따라, 음성처리회로(1429)에 전송된다.

CPU(1402)의 명령에 따라 전송되어 온 음성정보를 포함한 신호는, 음성처리회로(1429)에서 음성신호로 복조되어, 스피커에 전송된다. 또한 마이크로부터 전송되어 온 음성신호는, 음성처리회로(1429)에서 변조되어, CPU(1402)로부터의 명령에 따라 송수신회로(1404)에 전송된다.

컨트롤러(1401), CPU(1402), 전원회로(1403), 음성처리회로(1429) 및 메모리(1411)를, 본 발명의 반도체 칩으로서 실장할 수 있다. 본 발명은, 아이솔레이터, 대역필터, VCO, LPF, 커플러, 발룬 등의 고주파회로 이외의 어떠한 회로에도 응용할 수 있다.

(실시예 9)

본 발명을 실시하여 실시예 8에 나타낸 것과 같은 여러 가지 모듈을 완성시킬 수 있다. 따라서, 이들 모듈을 조립함으로써 여러 가지 전자기기를 완성시킬 수 있다.

이들 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 내비게이션, 프로젝터, 퍼스널 컴퓨터, 휴대정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등) 등의 기록매체를 재생하고, 그 화상을 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 15a 내지 도 15g에 나타낸다.

도 15a는 표시장치로, 외관(2001), 지지대(2002), 표시화면부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함한다. 본 발명의 반도체 칩은, 표시장치에 표시시키기 위한 회로부분 등에 사용할 수 있다. 이때, 표시장치는, 퍼스널 컴퓨터용, TV 방송용, 광고표시용 등의 모든 정보표시용 장치가 포함된다.

도 15b는 랩탑형 퍼스널 컴퓨터로, 본체(2201), 프레임(2202), 표시부(2203), 키보드(2204), 외부접속포트(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명의 반도체 칩은, 랩탑형 퍼스널 컴퓨터를 구동시키기 위한 회로부분 등에 사용할 수 있다.

도 15c는 모바일 컴퓨터로, 본체(2301), 표시부(2302), 카메라부(2303), 조작 스위치(2304), 적외선 포트(2305) 등을 포함한다. 본 발명의 반도체 칩은, 모바일 컴퓨터를 구동시키기 위한 회로부분 등에 사용할 수 있다.

도 15d는 프로그램을 기록한 기록매체(이하, 기록매체라 부름)를 사용하는 재생장치로, 본체(2401), 프레임(2402), 표시부 A(2403), 표시부 B(2404), 판독부(2405), 조작키(2406), 스피커부(2407) 등을 포함한다. 이때, 이 재생장치는 기록매체로서 DVD(Digital Versatile Disc), CD 등을 사용하고, 음악감상, 영화감상이나 게임이나 인터넷을 행할 수 있다.

도 15e는 휴대서적(전자서적)으로, 본체(2501), 표시부(2502), 기록매체(2503), 조작스위치(2504), 안테나(2505) 등을 포함한다. 본 발명의 반도체 칩은, 휴대서적을 기능시키기 위한 회로부분 등에 사용할 수 있다.

도 15f는 비디오 카메라로, 본체(2601), 표시부(2602), 프레임(2603), 외부접속포트(2604), 리모콘 수신부(2605), 화상 수신부(2606), 배터리(2607), 음성입력부(2608), 조작 스위치(2609), 접안부(2610) 등을 포함한다. 본 발명의 반도체 칩은, 비디오 카메라를 기능시키기 위한 회로부분 등에 사용할 수 있다.

도 15g는 휴대전화로, 본체(2701), 프레임(2702), 표시부(2703), 음성입력부(2704), 음성출력부(2705), 조작키(2706), 외부접속포트(2707), 안테나(2708) 등을 포함한다. 본 발명의 반도체 칩은, 휴대전화를 기능시키기 위한 회로부분 등에 사용할 수 있다.

이상과 같이, 본 발명에 따른 발광장치의 적용범위는 매우 넓고, 본 발명에 따른 반도체장치는 모든 분야의 응용제품에 적용 가능하다.

본 발명을 실시함으로써, 50㎛ 이하의 박막으로 이루어진 소자형성층을 복수로 적층하여 고집적화된 반도체 칩을 제공할 수 있다. 더욱이, 본 발명에서는, 소자형성층을 전사시키는 기판과 소자형성층이 적층되는 계면에 열전도성이 높은 재료를 사용하기 때문에, 박막화하였을 때에 특히 문제가 되는 발열로 인한 소자파괴를 방지할 수 있다.

Claims (26)

  1. 열전도성 기판 위에 제1 접착층을 통해 구비된 0.1 내지 50㎛의 막 두께를 갖는 복수의 제 1 박막 트랜지스터를 구비한 CPU를 포함하는 제 1 소자형성층과,
    상기 제 1 소자형성층에 형성된 열전도성막과,
    상기 열전도성막 위에 제 2 접착층을 통해 형성된 0.1 내지 50㎛의 막 두께를 갖는 복수의 제 2 박막 트랜지스터를 포함하는 제 2 소자형성층과,
    상기 복수의 제 2 박막 트랜지스터 위에 형성된 전계발광장치를 구비하고,
    상기 전계발광장치는 한 쌍의 전극 사이에 끼워진 전계발광층을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 소자형성층 및 상기 제2 소자형성층은, 그 막두께가 0.1~10㎛인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 열전도성 기판은, 산화알루미늄, 질화알루미늄, 질화산화알루미늄 또는 질화실리콘을 함유하는 세라믹재와, 탄소를 함유하는 흑연재 중 하나로 형성된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 열전도성막은 질화알루미늄, 질화산화알루미늄, 인화붕소, 질화붕소, 다이아몬드형 카본(diamond like carbon)으로 구성된 군으로부터 선택된 적어도 한 개를 함유한 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 청구항 1에 따른 반도체 장치를 갖는 것을 특징으로 하는 전기장치.
  7. 제 6 항에 있어서,
    상기 전기장치는, 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이, 카 내비게이션, 프로젝터, 퍼스널 컴퓨터 및 휴대정보단말로 이루어진 군으로부터 선택된 한 개인 것을 특징으로 하는 전기장치.
  8. 열전도성 기판 위에 제1 접착층을 통해 구비된 0.1 내지 50㎛의 막 두께를 갖는 복수의 제 1 박막 트랜지스터를 구비한 CPU를 포함하는 제 1 소자형성층과,
    상기 제 1 소자형성층에 형성된 열전도성막과,
    상기 열전도성막 위에 제 2 접착층을 통해 형성된 0.1 내지 50㎛의 막 두께를 갖는 복수의 제 2 박막 트랜지스터를 포함하는 제 2 소자형성층과,
    상기 복수의 제 2 박막 트랜지스터 위에 형성된 전계발광장치를 구비하고,
    상기 전계발광장치는 한 쌍의 전극 사이에 끼워진 전계 발광층을 구비하고,
    상기 제 1 소자형성층과 상기 제 2 소자형성층은, 각각 접속배선에 의해 상기 열전도성 기판에 전기적으로 접속된 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 소자형성층 및 상기 제2 소자형성층은, 그 막두께가 0.1~10㎛인 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 열전도성 기판은, 산화알루미늄, 질화알루미늄, 질화산화알루미늄 또는 질화실리콘을 함유하는 세라믹재와, 탄소를 함유하는 흑연재 중 하나로 형성된 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 열전도성막은 질화알루미늄, 질화산화알루미늄, 인화붕소, 질화붕소, 다이아몬드형 카본으로 이루어진 군으로부터 선택된 적어도 한 개를 함유한 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 청구항 8에 따른 반도체 장치를 갖는 것을 특징으로 하는 전기장치.