JP2008256859A - 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器 - Google Patents
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Abstract
【課題】基板と素子との接続特性を向上させた半導体装置の製法もしくは構成を提供する。
【解決手段】第1基板(S2)上の一部に樹脂膜(21)を形成する工程と、樹脂膜(21)上に導電膜(22b)を形成する工程と、第1基板(S2)上に接着剤(31)を介して薄膜チップ(CH)を配置する工程と、を有し、薄膜チップ(CH)は、第2基板(S1)上に配置され、素子(TFT)と、素子と電気的に接続する接続端子(P)とを有し、薄膜チップ(CH)を配置する工程において、接続端子(P)と導電膜(22b)とが接するように薄膜チップ(CH)を配置する。このように、接続端子(P)と樹脂膜(21)上の導電性膜(22b)が接するよう薄膜チップ(CH)を配置することで、薄膜チップ(CH)に加わる応力を低減することができる。また、微細化にも対応することができる。
【選択図】図5
【解決手段】第1基板(S2)上の一部に樹脂膜(21)を形成する工程と、樹脂膜(21)上に導電膜(22b)を形成する工程と、第1基板(S2)上に接着剤(31)を介して薄膜チップ(CH)を配置する工程と、を有し、薄膜チップ(CH)は、第2基板(S1)上に配置され、素子(TFT)と、素子と電気的に接続する接続端子(P)とを有し、薄膜チップ(CH)を配置する工程において、接続端子(P)と導電膜(22b)とが接するように薄膜チップ(CH)を配置する。このように、接続端子(P)と樹脂膜(21)上の導電性膜(22b)が接するよう薄膜チップ(CH)を配置することで、薄膜チップ(CH)に加わる応力を低減することができる。また、微細化にも対応することができる。
【選択図】図5
Description
本発明は、半導体装置の製造方法および半導体装置等に関し、特に、転写技術を用いて半導体素子を回路基板上に実装させる方法もしくは構造等に関するものである。
液晶やエレクトロルミネッセンス(EL:electroluminescence)素子、エレクトロクロミック素子、電気泳動粒子等を利用した表示装置には、スイッチング素子や駆動回路として薄膜トランジスタ(TFT:thin film transistor)が広く用いられている。
このTFTを例えば可撓性有する基板(例えばプラスチック基板等)上に形成する場合は、下記特許文献1に示すような転写技術が用いられる。下記特許文献1には、基板(100)上に分離層(120)を設けておき、その基板上にTFT等の薄膜素子(140)を形成し、基板側からレーザー光を照射することによって分離層を剥離し、薄膜素子を接着層(160)を介して転写体(180)に接合し、基板(100)を離脱させる技術が開示されている。
一方、回路基板とチップ等の接続には、ACP(Anisotropic Conductive Paste)やACF(Anisotropic Conductive Film)を用いた接続方法がある。また、下記特許文献2には、フェイスダウンボンディング等に使用する突起電極の形成方法が開示されている。
特開平10−125931号公報
特開平5−90269号公報
上記転写技術は、表示装置等の各種電子機器の用途や利便性に応じTFT等を有する薄膜チップを任意の基板上に形成し得る技術として注目されている。
しかしながら、本発明者が検討したところ、例えば、配線基板上に上記ACPやACF法を用いて薄膜チップを圧着する際、ACP等が有する導電性粒子により薄膜チップ内において断線等が生じることが判明した。
また、ACP等が有する導電性粒子によるショートが生じることが分かった。これに対しては、接続端子と半導体素子等を離間して配置する。もしくは、接続端子を小さくするなどの対策がある。しかしながら、かかる対策では装置が大きくなり、また、接続不良が生じやすくなるなどの新たな問題が生じる。
そこで、本発明は、基板と素子との接続特性を向上させた半導体装置の製法もしくは構成を提供することを目的とする。また、微細化にも対応し得る半導体装置の製法もしくは構成を提供することを目的とする。
(1)本発明の半導体装置の製造方法は、第1基板上の一部に樹脂膜を形成する工程と、上記樹脂膜上に導電膜を形成する工程と、上記第1基板上に接着剤を介して薄膜チップを配置する工程と、を有し、上記薄膜チップは、第2基板上に配置され、素子と、上記素子と電気的に接続する接続端子とを含み、上記薄膜チップを配置する工程は、上記接続端子と上記導電膜とが接するように上記薄膜チップを配置する工程を有する。
このように、接続端子と樹脂膜上の導電膜(導電性膜)が接するよう薄膜チップを配置することで、薄膜チップに加わる圧力を低減することができる。例えば、ACP等が有する導電性粒子を用いた場合、導電性粒子を介して薄膜チップに圧力が加わるが、かかる圧力を低減することができる。また、微細化にも対応することができる。
(2)本発明の半導体装置の製造方法は、接続端子を有する第1基板を準備する工程と、薄膜チップを形成する工程と、上記第1基板上に接着剤を介して薄膜チップを配置する工程と、を有し、上記薄膜チップを形成する工程は、第2基板上に素子を形成する工程と、上記素子の上部に樹脂膜を形成する工程と、上記樹脂膜上に導電膜を形成し、上記素子と上記導電膜を電気的に接続する工程と、を有し、上記薄膜チップを配置する工程は、上記接続端子と上記導電膜とが接するように上記薄膜チップを配置する工程を有する。
このように、樹脂膜上の導電膜を薄膜チップ側に設けてもよい。この場合も、接続端子と樹脂膜上の導電膜が接するよう薄膜チップを配置することで、薄膜チップに加わるACP等が有する導電性粒子にかかる圧力を低減することができる。また、微細化にも対応することができる。
好ましくは、上記樹脂膜の弾性は上記第2基板の弾性より大きい。かかる方法によれば、樹脂膜により、さらに応力が緩和される。
好ましくは、上記樹脂膜の形状は、略半球状である。かかる方法によれば、接着剤が樹脂膜上からその周囲に流れ込み易くなるため、薄膜チップに加わる応力をさらに低減することができる。また、接続端子と導電膜との接続特性を向上させることができる。
上記樹脂膜の形状は、略半球状であり、上記樹脂膜を形成する工程は、上記第1基板上にインクジェット法により樹脂を吐出する工程を有する。このように、インクジェット法を用いれば、容易に略半球状の樹脂膜を形成することができる。また、樹脂の吐出量や吐出回数を増やすだけで、容易に樹脂膜の厚さ(高さ)を調整することができる。
上記樹脂膜の形状は、略半球状であり、上記樹脂膜を形成する工程は、上記第1基板上に樹脂膜を形成し、上記樹脂膜をパターニングした後、リフローする工程を有する。このように、リフローを行うことにより略半球状の樹脂膜を形成してもよい。
上記導電膜は、スパッタリング法を用いて形成される。このように、スパッタリング法を用いて導電膜を形成することにより、スパッタリング法により打ち込まれる導電性粒子によって、これらの間の密着強度が増し、導電膜の特性を向上させることができる。
上記導電膜は、メッキ法を用いて形成される。このように、メッキ法を用いて導電膜を形成してもよい。
上記薄膜チップを配置する工程は、上記第2基板を剥離する工程を有する。かかる工程により第1基板上に薄膜チップを転写することができる。
例えば、上記接着剤は、非導電性材料である。
(3)本発明に係る電子機器の製造方法は、上記半導体装置の製造方法を有する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、ディスプレイ装置、テレビジョン装置、電子ペーパ、時計、電卓、携帯電話、携帯情報端末等を含む。
(4)本発明に係る半導体装置は、基板上に配置され、樹脂部と上記樹脂部上の導電膜を有する突起電極と、素子と、上記素子と電気的に接続される接続端子と、を有する薄膜チップと、上記基板と上記薄膜チップとの間に位置する接着剤と、を有し、上記突起電極と上記接続端子とが接している。
かかる構成によれば、樹脂膜を有する突起電極を用いて接続端子との接続を図るため、薄膜チップ(素子)に加わるACP等が有する導電性粒子にかかる圧力を低減することができる。また、微細化にも対応することができる。
(5)本発明に係る半導体装置は、基板上に配置される接続端子と、素子と、上記素子と電気的に接続され、樹脂部と上記樹脂部上の導電膜を有する突起電極と、を有する薄膜チップと、上記基板と上記薄膜チップとの間に位置する接着剤と、を有し、上記突起電極と上記接続端子とが接している。
このように、薄膜チップ(素子)側に突起電極を設けてもよい。この場合も、樹脂膜を有する突起電極を用いて接続端子との接続を図るため、素子に加わるACP等が有する導電性粒子かかる圧力を低減することができる。また、微細化にも対応することができる。
上記突起電極の形成領域は、上記素子の形成領域と平面的に重なる。かかる構成により、薄膜チップを縮小化することができる。
(6)本発明に係る電子機器は、上記半導体装置を有する。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
<実施の形態1>
図1〜図5は、本実施の形態の半導体装置の製造方法を示す工程断面図もしくは平面図である。最終工程断面図である図5(C)に示すように、本実施の形態の半導体装置は、第2基板S2上に薄膜チップCHが実装された構成を有し、これらの間は、接着剤31で封止されている。また、薄膜チップCHのパッド電極Pは、第2基板S2の樹脂バンプ電極(突起電極)BPと接している。
<実施の形態1>
図1〜図5は、本実施の形態の半導体装置の製造方法を示す工程断面図もしくは平面図である。最終工程断面図である図5(C)に示すように、本実施の形態の半導体装置は、第2基板S2上に薄膜チップCHが実装された構成を有し、これらの間は、接着剤31で封止されている。また、薄膜チップCHのパッド電極Pは、第2基板S2の樹脂バンプ電極(突起電極)BPと接している。
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、さらに、その構成を明確にする。
(薄膜チップの形成工程)
図1(A)に示すように、第1基板(素子形成基板、転写元基板)S1上に分離膜として例えばアモルファスシリコン膜3をCVD(chemical vapor deposition、化学気相成長)法により形成する。
(薄膜チップの形成工程)
図1(A)に示すように、第1基板(素子形成基板、転写元基板)S1上に分離膜として例えばアモルファスシリコン膜3をCVD(chemical vapor deposition、化学気相成長)法により形成する。
第1基板の条件としては、以降のTFT(半導体素子)の形成工程の各処理(例えば、熱処理やエッチング等の薬液処理など)に耐え得る基板である必要がある。例えば、ガラス基板は、耐熱性や耐薬液性に優れ、また、応力にも耐え得るため、第1基板として用いて好適である。
分離層(犠牲層、剥離層)としては、アモルファスシリコン膜のように、エネルギー光の照射を受けてアブレーションを起こし層の内部もしくは当該層と他の層との界面において剥離を起こす材料を用いることができる。なお、分離層については、剥離を起こす材料であれば、光の照射に限られず、例えば加熱により接着力が低下する接着材層であってもよい。
次いで、アモルファスシリコン膜3上にTFTを形成する。図1(B)に示すように、アモルファスシリコン膜3上に下地保護膜5として例えば酸化シリコン膜をCVD法により形成し、さらに、その上部に半導体層7として例えばアモルファスシリコン膜をCVD法により形成する。次いで、この膜にレーザー照射することにより結晶化させ多結晶シリコン膜とする。
図1(C)に示すように、半導体膜7をパターニングし、島状の半導体膜7を複数形成する。例えば、半導体膜7上にフォトレジスト膜を形成し、露光・現像することにより島状にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクにドライエッチングすることにより島状の半導体膜7を形成する。この後、残存するフォトレジスト膜をアッシングにより除去する。このフォトレジストの形成、露光・現像およびレジスト除去までの一連の工程を「パターニング」という。
次いで、半導体膜7上にゲート絶縁膜9として例えば酸化シリコン膜をCVD法で形成する。なお、熱酸化によりゲート絶縁膜9を形成してもよい。次いで、ゲート絶縁膜9上にゲート電極11として、例えばアルミニウム(Al)膜をスパッタリング法で形成し、パターニングする。なお、Al等の金属膜の他、シリコン等の半導体膜を用いてゲート電極を形成してもよい。
次いで、図2(A)に示すように、ゲート電極11をマスクに不純物イオンとして、例えば、ボロン(B)もしくはリン(P)を半導体層7中にイオン打ち込みすることによりソース、ドレイン領域7a、7bを形成する。ボロンをイオン打ち込みした場合、p型のソース、ドレイン領域7a、7bが形成され、リンをイオン打ち込みした場合、n型のソース、ドレイン領域7a、7bが形成される。以上の工程によりTFTが形成される。
次いで、図2(B)に示すように、導電性膜11上に層間絶縁膜13として例えば酸化シリコン膜をCVD法で形成し、ソース、ドレイン領域7a、7b上の層間絶縁膜13をエッチングすることによりコンタクトホールC1を形成する。次いで、コンタクトホールC1内を含む層間絶縁膜13上に導電性膜として例えばAl膜をスパッタリング法により堆積し、パターニングすることにより、ソース、ドレイン領域7a、7bと電気的に接続された第1層配線M1を形成する。
次いで、図2(C)に示すように、第1層配線M1上に層間絶縁膜17として例えば酸化シリコン膜をCVD法で形成し、第1層配線M1上の層間絶縁膜17を選択的に除去することによりコンタクトホールC2を形成する。次いで、コンタクトホールC2内を含む層間絶縁膜17上に導電性膜として例えばAl膜をスパッタリング法により堆積し、パターニングすることにより、第1層配線M1に接続された第2層配線M2を形成する。
次いで、第2層配線M2上に保護絶縁膜19として例えば酸化シリコン膜をCVD法で形成し、第2層配線M2上の保護絶縁膜19を選択的に除去することによりコンタクトホールC3を形成する。次いで、コンタクトホールC3内を含む保護絶縁膜19上に導電性膜として例えばAl膜をスパッタリング法により堆積し、パターニングすることにより、接続端子となるパッド電極Pを形成する。
なお、本実施の形態においては、第1、第2層配線M1、M2を形成したが、さらに、多層の配線を形成してもよい。また、第1層配線M1上にパッド電極Pを設けてもよい。また、最上層のコンタクトホール(図2においてはC3)の底部の最上層配線(図2においてはM2)の露出部をパッド電極としてもよい。
以上の工程により第1基板S1上に薄膜チップCHが形成される。なお、上記工程においては、1のTFTのみ示したが、薄膜チップには、複数のTFT、容量素子、抵抗素子等の複数の素子が集積されていることは言うまでもない。
このような複数の素子よりなる薄膜チップCHが、図3に示すように、第1基板S1上に複数形成される。図3は、本実施の形態の薄膜チップを示す平面図および断面図である。図3(A)に示すように、第1基板S1上に薄膜チップCHがアレイ上に形成されている。図3(B)は、図3(A)の部分断面図である。第1基板S1と薄膜チップCHの間には、前述の通り、アモルファスシリコン膜(分離膜)3が位置する。また、薄膜チップCHの上面からは、パッド電極Pが露出している。ここでは、図2(C)のアモルファスシリコン膜3より上層の膜より構成される素子部を「薄膜チップCH」と称する。このパッド電極Pは、例えば、図3(C)に示すように、薄膜チップCH上に複数形成される。図3(C)中の破線で囲む領域は、TFTなどの素子形成領域Aを示す。追って詳細に説明するように、本実施の形態においては、素子形成領域Aとパッド電極Pとが重なるようにレイアウトすることが可能となる。例えば、図2(C)にも示すように、TFTの上部にパッド電極Pをレイアウトすることができる。
(配線基板の形成工程)
次いで、薄膜チップCHが転写(実装)される配線基板の形成工程について説明する。
(配線基板の形成工程)
次いで、薄膜チップCHが転写(実装)される配線基板の形成工程について説明する。
第2基板S2として例えばプラスチック基板を準備する。プラスチック基板は、例えばポリイミドやポリエステル、ポリカーボネイト、ポリエーテルサルフォン、ポリエチレンテレフタレート、ポリエチレンナフタレート等よりなる。なお、例えば粘土が主成分であり層状の結晶構造を持った珪酸塩鉱物、有機無機複合基板、金属基板等よりなるフレキシブル基板を用いてもよい。かかる基板は、軽量でかつ安価であり、また、応力にも強く、可撓性を有する。
まず、図4(A)に示すように、第2基板S2上に、樹脂膜(突起樹脂)21を形成する。この樹脂膜21は、バンプ形成予定領域に形成される。また、この樹脂膜21は、例えば、インクジェット法により液状の樹脂を滴下し、樹脂を硬化させることにより形成する。樹脂としては、感光性のアクリル樹脂やエポキシ樹脂などを用い、例えば、紫外線(UV)照射により硬化させる。この樹脂膜21は、略半球状である。インクジェット法を用いることで、その表面が略半球状の樹脂膜21を容易に形成することができる。また、樹脂膜21の厚さ(高さ)を吐出量や吐出回数により容易に調整することができる。また、樹脂膜を全面に形成し、パターニングした後、リフロー(加熱処理)を行ってもよい。このリフローによって、その表面を略半球状にすることができる。
次いで、図2(B)に示すように、樹脂膜21上を含む配線形成予定領域に、メッキ触媒22をインクジェット法により順次吐出する。次いで、例えば、第2基板S2をメッキ液に浸漬し、無電界メッキを施し、図2(C)に示すように、メッキ触媒上にメッキ膜を成長させることにより導電性膜(22a、22b)を形成する。この導電性膜のうち、樹脂膜21上の部分を22b、配線の部分を22aと示す。なお、導電性膜(22a、22b)をスパッタリング法で形成してもよい。例えば、樹脂膜21上を含む第2基板S2上に導電性膜をスパッタリング法で形成した後、パターニングを行い導電性膜(22a、22b)を形成してもよい。スパッタリング法によれば、打ち込まれる導電性粒子によって、これらの間の密着強度が増し、導電性膜の特性を向上させることができる。また、導電性膜を蒸着法で形成した後、パターニングを行い導電性膜(22a、22b)を形成してもよい。以降、樹脂膜21とその上部の導電性膜22bとを「樹脂バンプ電極BP」という。
なお、予め印刷配線が形成された第2基板S2を用意し、バンプ形成予定領域となる配線端部に上記樹脂膜21を形成し、この上部に導電性膜を上述の無電界メッキ法やスパッタリング法で形成し、樹脂膜21を導電性膜で覆うと共に印刷配線と樹脂バンプ電極とを接続してもよい。
(転写工程)
次いで、第2基板S2上に第1基板S1上の薄膜チップCHを転写する。図5(A)に示すように、第2基板S2の樹脂バンプ電極BP上に、接着剤31を形成する。接着剤31としては、例えば、NCP(Non Conductive Paste)材料を用いる。このNCP材料をインクジェット法(吐出法)もしくは印刷法を用いて樹脂バンプ電極BP上に配置する。
(転写工程)
次いで、第2基板S2上に第1基板S1上の薄膜チップCHを転写する。図5(A)に示すように、第2基板S2の樹脂バンプ電極BP上に、接着剤31を形成する。接着剤31としては、例えば、NCP(Non Conductive Paste)材料を用いる。このNCP材料をインクジェット法(吐出法)もしくは印刷法を用いて樹脂バンプ電極BP上に配置する。
次いで、転写対象の薄膜チップCHを下側に向けて第1基板S1を対向させる。次いで、第1基板S1と第2基板S2とを接合させる。この際、樹脂バンプ電極BPと薄膜チップCHのパッド電極Pとが接(接合)し、電気的接続が図れる。
次いで、第1基板S1側からアモルファスシリコン膜(分離膜)3にエキシマレーザー光ERを照射し、アブレーションを生じさせることにより、アモルファスシリコン膜3の内部、もしくは他の膜との界面において剥離(亀裂)を生じさせる。なお、転写対象の薄膜チップCHのみにエキシマレーザー光ERを照射する。
次いで、第1基板S1を剥離することにより、薄膜チップCHが第2基板S2上に転写される(図5(C))。
ここで、本実施の形態においては、樹脂バンプ電極BPを用いたので、第1および第2基板S1、S2の接合時において、薄膜チップCHに加わる応力(圧力)を緩和することができる。例えば、後述するように、薄膜チップCH内のACP等が有する導電性粒子にかかる圧力によるクラックや断線を低減でき、TFTなどの内部素子の特性を向上させることができる。
また、ACPを用いて第2基板と薄膜チップを接続する場合と異なり、次のメリットがある。(1)接続時の押圧が小さくてよい。また、(2)第2基板と薄膜チップ間を小さくできる。さらに、(3)パッド電極間を小さくでき、また、(4)素子形成領域を避けてパッド電極を配置する必要がない。
図11は、ACPを用いて第2基板上に薄膜チップを転写する場合(比較例)の工程断面図および平面図である。
図11(A)に示すように、ACP33中には、導電性粒子33aが混在している。この導電性粒子33aによって、第1基板S1側の電極端子T1と、第2基板S2側の電極端子T2との電気的接続を図る。この際、電極端子T1、T2間の高さH1は、導電性粒子33aの直径の約30〜40%程度となるよう押圧される。一方、第2基板S2と薄膜チップCHと間の高さH2は、導電性粒子33aが仮に3つ縦に配置されても不要な導通がなされないよう導電性粒子33aの直径の3倍以上の高さH2となるよう設定されている。
このように、上記比較例の場合には、薄膜チップCHに応力が加わり、薄膜チップCHの内部素子の破壊が懸念される。そこで、図11(B)に示すように、接続端子T1を素子形成領域A1の外周に設け、内部素子に対するACP等が有する導電性粒子の影響を緩和している。
これに対し、本実施の形態によれば、上記の通りACP等が有する導電性粒子の影響を緩和することが可能であり、薄膜チップCHが過剰に歪まず、その内部のTFTなどの内部素子の特性を向上させることができる。また、導電性粒子33aのように、小面積部に応力が集中しない。また、樹脂バンプ電極BPの接触面積を向上させることができる。さらに、導電性粒子33aによるショートの懸念が払拭される。また、素子形成領域Aと樹脂バンプ電極BP形成領域を重ねて配置することができ(図3(C)参照)、薄膜チップCHの縮小化を図ることができる。また、第2基板S2と薄膜チップCHと間の高さを低減でき、薄膜チップCHの転写(実装)後の装置の薄型化を図ることができる。
また、樹脂バンプ電極BPを構成する樹脂膜21は、その弾性が第1基板S1より大きいことが好ましい。図5(B)に示す接着時において、樹脂膜21の弾性を大きくすることで、樹脂膜21に応力を集中させ、第1基板S1側の薄膜チップCHに対する応力をさらに緩和することができる。
また、樹脂膜21の形状を略半球状とすることで、接着剤31が樹脂バンプ電極BP上からその周囲に流れ込み易くなるため、薄膜チップCHに加わる応力をさらに低減することができる。また、樹脂バンプ電極BPとパッド電極Pとの接続特性を向上させることができる。
また、上記転写技術を用いることで、プラスチック基板のような可撓性基板上にもTFTのような半導体素子(薄膜チップCH)を容易に形成することができる。また、上記転写技術を用いることで、薄膜チップCHの厚さを低減でき、装置の薄型化を図ることができる。例えば、シリコン基板等の半導体基板上にトランジスタ等の半導体素子を形成し、類似の半導体チップを形成することは可能である。しかしながら、チップの薄型化のためには、半導体素子形成後、素子面を下側にして、半導体基板の裏面をCMP(chemical mechanical polishing、化学機械研磨)等により研磨する必要がある。これに対し、上記転写技術を用いることで、容易に薄膜チップCHを形成することができる。
<実施の形態2>
実施の形態1においては、第2基板S2側に樹脂バンプ電極BPを形成したが、第1基板S1側に樹脂バンプ電極を形成してもよい。図6〜図8は、本実施の形態の半導体装置の製造方法を示す工程断面図である。なお、実施の形態1と同じ部位には同一の符号を付しその詳細な説明を省略する。
<実施の形態2>
実施の形態1においては、第2基板S2側に樹脂バンプ電極BPを形成したが、第1基板S1側に樹脂バンプ電極を形成してもよい。図6〜図8は、本実施の形態の半導体装置の製造方法を示す工程断面図である。なお、実施の形態1と同じ部位には同一の符号を付しその詳細な説明を省略する。
最終工程断面図である図8(C)に示すように、本実施の形態の半導体装置は、第2基板S2上に薄膜チップCHが実装された構成を有し、これらの間は、接着剤31で封止されている。また、薄膜チップCHは、樹脂バンプ電極BPを有し、この樹脂バンプ電極BPは、第2基板S2の外部接続端子23aと接している。
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、さらに、その構成を明確にする。
(薄膜チップの形成工程)
実施の形態1と同様に、TFT、第1層配線M1を形成する。次いで、図6(A)に示すように、第1層配線M1上に層間絶縁膜17を形成する。ここでは、例えば、インクジェット法により液状の樹脂を滴下し、乾燥させる。次いで、図6(B)に示すように、バンプ形成予定領域上にさらに、液状の樹脂をインクジェット法にて吐出し、略半球状の樹脂膜(突起樹脂)21を形成する。次いで、層間絶縁膜17および樹脂膜21を硬化させる。樹脂としては、感光性のアクリル樹脂やエポキシ樹脂などを用い、例えば、紫外線(UV)照射により硬化させる。
(薄膜チップの形成工程)
実施の形態1と同様に、TFT、第1層配線M1を形成する。次いで、図6(A)に示すように、第1層配線M1上に層間絶縁膜17を形成する。ここでは、例えば、インクジェット法により液状の樹脂を滴下し、乾燥させる。次いで、図6(B)に示すように、バンプ形成予定領域上にさらに、液状の樹脂をインクジェット法にて吐出し、略半球状の樹脂膜(突起樹脂)21を形成する。次いで、層間絶縁膜17および樹脂膜21を硬化させる。樹脂としては、感光性のアクリル樹脂やエポキシ樹脂などを用い、例えば、紫外線(UV)照射により硬化させる。
次いで、図7(A)に示すように、層間絶縁膜17をエッチングすることにより第1層配線M1上にコンタクトホールC2を形成し、このコンタクトホール上から樹脂膜21上まで延在する導電性膜(22a、22b)を形成する。この導電性膜(22a、22b)は、実施の形態1と同様に無電界メッキ法もしくはスパッタリング法で形成することができる。この導電性膜のうち、樹脂膜21上の導電性膜を22bとし、樹脂膜21と導電性膜22bとを「樹脂バンプ電極BP」という。
なお、上記工程においては、層間絶縁膜17上に樹脂バンプ電極BPおよび配線22aを形成したが、図7(B)に示すように、層間絶縁膜19上に樹脂バンプ電極BPを形成してもよい。この場合、実施の形態1と同様に、第2層配線M2上に層間絶縁膜19を形成した後、コンタクトホールC3を形成する。次いで、コンタクトホールC3近傍のバンプ形成予定領域に樹脂膜21を形成し、さらに、コンタクトホールC3内から樹脂膜21上に延在する導電性膜(22a、22b)を無電界メッキ法もしくはスパッタリング法により形成する。
以上の工程により第1基板S1上に樹脂バンプ電極BPを有する薄膜チップCHが形成される。
(配線基板の形成工程)
次いで、薄膜チップCHが転写(実装)される配線基板の形成工程について説明する。
(配線基板の形成工程)
次いで、薄膜チップCHが転写(実装)される配線基板の形成工程について説明する。
実施の形態1と同様に、第2基板S2として例えばプラスチック基板を準備し、図8(A)に示すように、配線23を印刷法などを用いて形成する。この配線23の端部は、外部接続端子23aであり、実装される薄膜チップCHの樹脂バンプ電極BPと接続される。
(転写工程)
次いで、第2基板S2上に第1基板S1上の薄膜チップCHを転写する。図8(B)に示すように、第2基板S2の外部接続端子23a上に、接着剤31を形成する。接着剤31としては、実施の形態1と同様に、例えば、NCP材料を用いる。
(転写工程)
次いで、第2基板S2上に第1基板S1上の薄膜チップCHを転写する。図8(B)に示すように、第2基板S2の外部接続端子23a上に、接着剤31を形成する。接着剤31としては、実施の形態1と同様に、例えば、NCP材料を用いる。
次いで、転写対象の薄膜チップCHを下側に向けて第1基板S1を対向させる。次いで、第1基板S1と第2基板S2とを接合させる。この際、外部接続端子23aと薄膜チップCHの樹脂バンプ電極BPが接し、電気的接続が図れる。
次いで、第1基板S1側からアモルファスシリコン膜(分離膜)3にエキシマレーザー光ERを照射し、アブレーションを生じさせることにより、アモルファスシリコン膜3の内部、もしくは他の膜との界面において剥離(亀裂)を生じさせる。
次いで、第1基板S1を剥離することにより、薄膜チップCHが第2基板S2上に転写される(図8(C))。
本実施の形態においても、実施の形態1の場合と同様に、薄膜チップCHに加わる応力を緩和することができ、TFTなどの内部素子の特性を向上させることができる。また、素子形成領域Aと樹脂バンプ電極BP形成領域を重ねて配置することができ(図3(C)参照)、薄膜チップCHの縮小化を図ることができる。また、樹脂バンプ電極BPを構成する樹脂膜21の弾性を第1基板S1の弾性より大きくすることで、薄膜チップCHに対する応力をさらに緩和することができる。また、薄膜チップCHの転写(実装)後の装置の薄型化を図ることができるなどの効果を奏する。
なお、実施の形態1および2においては、第2基板S2および薄膜チップCHのいずれかに樹脂バンプ電極BPを形成したが、図9に示すように、これらの双方に樹脂バンプ電極BPを形成してもよい。図9は、本実施の形態の半導体装置の他の構成例およびその製造方法を示す断面図である。即ち、図4(C)に示す第2基板と図8(B)に示す第1基板(薄膜チップCH)S1を接合し、薄膜チップCHを転写してもよい(図9参照)。この場合も、樹脂バンプ電極BPを構成する樹脂膜21の弾性を第1基板S1の弾性より大きくすることが好ましい。
また、上記実施の形態においては、接続端子や樹脂バンプ電極を2行×5列に配置した例(図3(C)参照)を説明したが、これらの個数やレイアウトに限定はなく、例えば、中央に1行配置してもよい。また、3行以上配置してもよい。
また、上記実施の形態においては、ガラス基板のような第1基板S1上に形成された薄膜チップをプラスチック基板のような第2基板S2に転写する場合を例に説明したが、これらの基板の素材は上記のものに限定されるものではない。例えば、ガラス基板からガラス基板への転写を行ってもよい。また、転写回数も1回に限られず、例えば、一時的な転写を行い、2回上の転写工程を行ってもよい。
<実施の形態3>
上記実施の形態においては、TFTを有する薄膜チップCHを例に説明したが、例えば、薄膜チップCH内に、アクティブマトリックス型の表示部を設けてもよい。図10は、アクティブマトリックス型の表示部を模式的に示す回路図である。図示するように、画素領域A1には、ソース線(配線)SLとゲート線GLとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、TFTと画素電極PEとが配置されている。TFTの一端(ソース領域)はソース線SLに他端(ドレイン領域)は画素電極PEに接続されている。また、TFTのゲート電極はゲート線GLに接続されている。なお、ゲート電極自身をゲート線GLとしてもよい。
<実施の形態3>
上記実施の形態においては、TFTを有する薄膜チップCHを例に説明したが、例えば、薄膜チップCH内に、アクティブマトリックス型の表示部を設けてもよい。図10は、アクティブマトリックス型の表示部を模式的に示す回路図である。図示するように、画素領域A1には、ソース線(配線)SLとゲート線GLとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、TFTと画素電極PEとが配置されている。TFTの一端(ソース領域)はソース線SLに他端(ドレイン領域)は画素電極PEに接続されている。また、TFTのゲート電極はゲート線GLに接続されている。なお、ゲート電極自身をゲート線GLとしてもよい。
また、図10に示すように、画素領域A1の周囲には、周辺回路領域A2が設けられる。かかる領域には、例えば、ゲートドライバGDやソースドライバSDのような、画素の駆動に必要な回路(周辺回路)が形成される。このような回路は、例えば、論理回路で構成され、nチャネル型TFTやpチャネル型TFTなどの素子を適宜接続することで構成される。
このように、薄膜チップCH内に、TFT、画素電極、配線および周辺回路などを設けてもよい。本実施の形態によれば、画素領域A1や周辺回路領域A2上にも樹脂バンプ電極BPを配置することができる。なお、表示部には、液晶層又はEL層、対向基板などが適宜配置されることは言うまでもない。
<電気光学装置および電子機器の説明>
次に、上記実施の形態1等で説明したTFTの具体的な適用箇所について図12および図13を参照しながら説明する。
<電気光学装置および電子機器の説明>
次に、上記実施の形態1等で説明したTFTの具体的な適用箇所について図12および図13を参照しながら説明する。
TFTは、例えば、電気光学装置や電子機器の表示部である液晶パネルに用いられる。図12に、電気光学装置を用いた電子機器の例を示す。図12(A)は携帯電話への適用例であり、図12(B)は、ビデオカメラへの適用例である。また、図12(C)は、テレビジョンへ(TV)の適用例であり、図12(D)は、ロールアップ式テレビジョンへの適用例である。
図12(A)に示すように、携帯電話530には、アンテナ部531、音声出力部532、音声入力部533、操作部534および電気光学装置(表示部)500を備えている。この電気光学装置に、本発明を適用することができる。即ち、装置を構成する基板に本発明の転写方法を用いて表示部を転写する。また、装置内に転写した基板を組み込む。
図12(B)に示すように、ビデオカメラ540には、受像部541、操作部542、音声入力部543および電気光学装置(表示部)500を備えている。この電気光学装置に、この電気光学装置に、本発明を適用することができる。
図12(C)に示すように、テレビジョン550は、電気光学装置(表示部)500を備えている。この電気光学装置に、この電気光学装置に、本発明を適用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置(電気光学装置)にも本発明を適用することができる。
図12(D)に示すように、ロールアップ式テレビジョン560は、電気光学装置(表示部)500を備えている。この電気光学装置に、本発明を適用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
また、表示装置のみならず、図13(A)および(B)に示すように、フレキシブル基板上に形成されたマイクロコンピュータにも本発明は適用可能である。571は、フレキシブル基板であり、例えば、573はRAM(random access memory)、575はCPU(central processing unit)、577は、入出力回路、579は、太陽電池である。例えば、これらの部位(RAM、CPU、入出力回路)が形成された薄膜チップCHを本発明を用いてフレキシブル基板上に転写する。また、この他、各種電子機器に、本発明を適用することができる。
なお、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
3…アモルファスシリコン膜、5…下地保護膜、7…半導体層、7a、7b…ソース、ドレイン領域、9…ゲート絶縁膜、11…ゲート電極、13…層間絶縁膜、17…層間絶縁膜、19…保護絶縁膜、21…樹脂膜、22…メッキ触媒、22a…導電性膜(配線)、22b…導電性膜、23…配線、23a…外部接続端子、31…接着剤、33…ACP、33a…導電性粒子、500…電気光学装置、530…携帯電話、531…アンテナ部、532…音声出力部、533…音声入力部、534…操作部、540…ビデオカメラ、541…受像部、542…操作部、543…音声入力部、550…テレビジョン、560…ロールアップ式テレビジョン、571…フレキシブル基板、573…RAM、575…CPU、577…入出力回路、579…太陽電池、A…素子形成領域、A1…画素領域、A2…周辺回路領域、BP…樹脂バンプ電極、C1、C2、C3…コンタクトホール、CH…薄膜チップ、GL…ゲート線、M1…第1層配線、M2…第2層配線、P…パッド電極、PE…画素電極、S1…第1基板、S2…第2基板、SL…ソース線
Claims (15)
- 第1基板上の一部に樹脂膜を形成する工程と、
前記樹脂膜上に導電膜を形成する工程と、
前記第1基板上に接着剤を介して薄膜チップを配置する工程と、を有し、
前記薄膜チップは、第2基板上に配置され、素子と、前記素子と電気的に接続する接続端子とを含み、
前記薄膜チップを配置する工程は、前記接続端子と前記導電膜とが接するように前記薄膜チップを配置する工程を有することを特徴とする半導体装置の製造方法。 - 接続端子を有する第1基板を準備する工程と、
薄膜チップを形成する工程と、
前記第1基板上に接着剤を介して薄膜チップを配置する工程と、を有し、
前記薄膜チップを形成する工程は、
第2基板上に素子を形成する工程と、
前記素子の上部に樹脂膜を形成する工程と、
前記樹脂膜上に導電膜を形成し、前記素子と前記導電膜を電気的に接続する工程と、を有し、
前記薄膜チップを配置する工程は、前記接続端子と前記導電膜とが接するように前記薄膜チップを配置する工程を有することを特徴とする半導体装置の製造方法。 - 前記樹脂膜の弾性は前記第2基板の弾性より大きいことを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記樹脂膜の形状は、略半球状であることを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。
- 前記樹脂膜の形状は、略半球状であり、
前記樹脂膜を形成する工程は、前記第1基板上にインクジェット法により樹脂を吐出する工程を有することを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。 - 前記樹脂膜の形状は、略半球状であり、
前記樹脂膜を形成する工程は、前記第1基板上に樹脂膜を形成し、前記樹脂膜をパターニングした後、リフローする工程を有することを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。 - 前記導電膜は、スパッタリング法を用いて形成されることを特徴とする請求項1乃至6のいずれか一項記載の半導体装置の製造方法。
- 前記導電膜は、メッキ法を用いて形成されることを特徴とする請求項1乃至6のいずれか一項記載の半導体装置の製造方法。
- 前記接着剤は、非導電性材料であることを特徴とする請求項1乃至8のいずれか一項記載の半導体装置の製造方法。
- 前記薄膜チップを配置する工程は、前記第2基板を剥離する工程を有することを特徴とする請求項1乃至9のいずれか一項記載の半導体装置の製造方法。
- 請求項1乃至10のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
- 基板上に配置され、樹脂部と前記樹脂部上の導電膜を有する突起電極と、
素子と、前記素子と電気的に接続される接続端子と、を有する薄膜チップと、
前記基板と前記薄膜チップとの間に位置する接着剤と、を有し、
前記突起電極と前記接続端子とが接していることを特徴とする半導体装置。 - 基板上に配置される接続端子と、
素子と、前記素子と電気的に接続され、樹脂部と前記樹脂部上の導電膜を有する突起電極と、を有する薄膜チップと、
前記基板と前記薄膜チップとの間に位置する接着剤と、を有し、
前記突起電極と前記接続端子とが接していることを特徴とする半導体装置。 - 前記突起電極の形成領域は、前記素子の形成領域と平面的に重なることを特徴とする請求項12又は13記載の半導体装置。
- 請求項11乃至13のいずれか一項記載の半導体装置を有することを特徴とする電子機器。
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