JP2009246174A - 半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器 - Google Patents

半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器 Download PDF

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Abstract

【課題】ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させる。
【解決手段】半導体モジュールの製造方法は、素子電極１２を有する半導体素子１０が複数形成された半導体ウエハ１を伸張性を有する第１の絶縁樹脂層２０上に接着する工程と、半導体ウエハ１をダイシングする工程と、第１の絶縁樹脂層２０を引き伸ばして半導体素子１０の間隔を広げる工程と、電極が設けられた金属板と間隔を広げられた状態の複数の半導体素子１０とを、第２の絶縁樹脂層を介して圧着し、電極と素子電極１２とを電気的に接続する圧着工程と、金属板を選択的に除去して各半導体素子１０に対応する配線層を形成し、第１の絶縁樹脂層２０と第２の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、第１の絶縁樹脂層２０および第２の絶縁樹脂層を切断して半導体モジュールを個別化する工程と、を含む。
【選択図】図２

Description

本発明は、半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使いやすく便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数（入出力部の数）が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
ＣＳＰは、ＬＳＩチップと同等のサイズにて実装基板に固着することが可能であり、ＣＳＰが実装される側の実装基板を小型化することが可能となる。したがって、ＣＳＰを採用することにより、エレクトロニクス機器等のセット全体を小型化することも可能となる。
このようなＣＳＰタイプの半導体モジュールの製造方法において、その工程数を低減するための方法として以下の方法が提案されている（特許文献１参照）。すなわち、当該方法は、まずベース板上に外部接続電極を有する半導体構成体を相互に離間させて配置し、半導体構成体の周側面に絶縁層を形成する。そして、半導体構成体と絶縁層を絶縁膜で覆い、絶縁膜上に突起電極を有する金属板を配置して、突起電極を絶縁膜に食い込ませて外部接続電極に接続する。その後、金属板をパターニングして再配線を形成して半導体モジュールを完成させる。
特開２００４−３４９３６１号公報
従来のＣＳＰタイプの半導体モジュールの製造方法では、半導体素子が複数形成された半導体ウエハはダイシングテープなどに固着した状態でダイシングされる。そして、ダイシングによって個別化された各半導体素子を１つずつダイシングテープから引き剥がして、支持体となるベース板上に相互に離間させて配置し、半導体モジュールを形成していた。そのため、半導体素子の配置に時間がかかり、半導体モジュールの生産効率を低下させる要因となっていた。
本発明は発明者によるこのような認識に基づいてなされたものであり、その目的は、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させる技術の提供にある。
上記課題を解決するために、本発明のある態様は半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、半導体基板をダイシングして複数の半導体素子に個別化する工程と、第１の絶縁樹脂層を引き伸ばして、複数の半導体素子の間隔を広げる工程と、各半導体素子に設けられた素子電極に対向する突起電極が設けられた金属板と、第１の絶縁樹脂層上で間隔を広げられた状態の複数の半導体素子とを、第２の絶縁樹脂層を介して圧着し、突起電極が第２の絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続する圧着工程と、金属板を選択的に除去して各半導体素子に対応する配線層を形成し、第１の絶縁樹脂層と第２の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、第１の絶縁樹脂層および第２の絶縁樹脂層を切断して半導体モジュールを個別化する工程と、を含むことを特徴とする。
この態様によれば、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させることができる。
本発明の他の態様もまた半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、半導体基板をダイシングして複数の半導体素子に個別化する工程と、第１の絶縁樹脂層を引き伸ばして、複数の半導体素子の間隔を広げる工程と、第１の絶縁樹脂層上で間隔を広げられた状態の複数の半導体素子と金属板とを第２の絶縁樹脂層を介して圧着する工程と、金属板と第２の絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、素子電極と電気的に接続するようにビアホール内にビア電極を形成する工程と、金属板を選択的に除去して各半導体素子に対応する配線層を形成し、第１の絶縁樹脂層と第２の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、第１の絶縁樹脂層および第２の絶縁樹脂層を切断して半導体モジュールを個別化する工程と、を含むことを特徴とする。
本発明のさらに他の態様もまた半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、半導体基板をダイシングして複数の半導体素子に個別化する工程と、第１の絶縁樹脂層を引き伸ばして、複数の半導体素子の間隔を広げる工程と、各半導体素子に設けられた素子電極に対向する突起電極が設けられた金属板に第２の絶縁樹脂層を積層して、突起電極を第２の絶縁樹脂層に貫通させ、第１の絶縁樹脂層上で間隔を広げられた状態の複数の半導体素子と金属板とを貼り合わせて突起電極と素子電極とを電気的に接続する工程と、第１の絶縁樹脂層を除去し、一方の主表面に金属層を有する第３の絶縁樹脂層を、第３の絶縁樹脂層の他方の主表面と半導体素子の他方の主表面とを合わせるようにして、半導体素子と圧着する工程と、金属板を選択的に除去して各半導体素子に対応する配線層を形成し、第２の絶縁樹脂層と第３の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、第２の絶縁樹脂層および第３の絶縁樹脂層を切断して半導体モジュールを個別化する工程と、を含むことを特徴とする。
本発明のさらに他の態様もまた半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、半導体基板をダイシングして複数の半導体素子に個別化する工程と、第１の絶縁樹脂層を引き伸ばして、複数の半導体素子の間隔を広げる工程と、第１の絶縁樹脂層上で間隔を広げられた状態の複数の半導体素子と金属板とを第２の絶縁樹脂層を介して貼り合わせる工程と、第１の絶縁樹脂層を除去し、一方の主表面に金属層を有する第３の絶縁樹脂層を、第３の絶縁樹脂層の他方の主表面と半導体素子の他方の主表面とを合わせるようにして、半導体素子と圧着する工程と、金属板と第２の絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、素子電極と電気的に接続するようにビアホール内にビア電極を形成する工程と、金属板を選択的に除去して各半導体素子に対応する配線層を形成し、第２の絶縁樹脂層と第３の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、第２の絶縁樹脂層および第３の絶縁樹脂層を切断して半導体モジュールを個別化する工程と、を含むことを特徴とする。
上記態様において、配線層を形成する際に、配線層の形成領域に合わせて金属層を選択的に除去してもよい。あるいは、配線層を形成する際に、金属層を全面的に除去してもよい。
本発明のさらに他の態様は半導体モジュールである。この半導体モジュールは、一方の主表面に素子電極が設けられた半導体素子と、半導体素子の他方の主表面に設けられた第１の絶縁樹脂層と、素子電極に対向する電極が設けられた配線層と、配線層と半導体素子との間に設けられた第２の絶縁樹脂層と、を備え、電極が第２の絶縁樹脂層を貫通し、電極と素子電極とが電気的に接続され、第１の絶縁樹脂層と第２の絶縁樹脂層とが半導体素子の側方において接するとともに、半導体素子の側面が第１の絶縁樹脂層と第２の絶縁樹脂層とによって被覆されており、半導体素子の側方における第１の絶縁樹脂層の膜厚が、外側に近づくほど薄いことを特徴とする。
上記態様において、半導体素子の側方における第１の絶縁樹脂層の硬さが、半導体素子の他方の主表面上における第１の絶縁樹脂層の硬さよりも硬くてもよい。
また、上記態様において、電極は、配線層と一体化された突起電極であってもよい。あるいは、電極は、ビア電極であってもよい。
本発明のさらに他の態様は携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。
本発明によれば、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る半導体モジュール１００の構成を示す概略断面図である。
半導体モジュール１００は、主な構成として半導体素子１０、第１の絶縁樹脂層２０、配線層３０、第２の絶縁樹脂層４０、保護層５０、絶縁層５２、外部接続電極６０を備える。
半導体素子１０は、一方の主表面Ｓ１１に素子電極１２を有する。また、半導体素子１０の主表面Ｓ１１側には、素子電極１２が露出するように開口が設けられた素子保護層１４が積層されている。半導体素子１０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子保護層１４の具体例としては、ポリイミド層が挙げられる。また、素子電極１２には、たとえばアルミニウム（Ａｌ）が用いられる。
半導体素子１０の一方の主表面Ｓ１１側には、半導体素子１０と後述する配線層３０との間に第２の絶縁樹脂層４０が設けられている。第２の絶縁樹脂層４０は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。第２の絶縁樹脂層４０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５ＭＰａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
第２の絶縁樹脂層４０の半導体素子１０と反対側の主表面には、配線層３０が配置されている。配線層３０は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層３０の第２の絶縁樹脂層４０側には、配線層３０と電気的に接続された状態で、素子電極１２のそれぞれに対向する電極３２が突設されている。配線層３０と電極３２とは一体成型されていることが好ましい。これによれば、熱応力による配線層３０と電極３２との界面における亀裂（クラック）の発生などを防止でき、また配線層３０と電極３２とが別体であるときに比べて両者の接続が確実である。さらに、素子電極１２と配線層３０との電気的な接続を、電極３２と素子電極１２との圧着と同時にできることから、工程数が増大しないという効果を奏する。
配線層３０の電極３２と反対側の端部領域には、電極３２が形成される側と反対側の表面に、後述する外部接続電極６０が配置される配線を兼ねたランド領域が形成されている。本実施形態では、電極３２は配線層３０と一体化された突起電極であるが、電極３２の構造は特にこれに限定されず、たとえば配線層３０および第２の絶縁樹脂層４０における素子電極１２に対応する領域に設けたビアホール内に形成されたビア電極であってもよい。
配線層３０の第２の絶縁樹脂層４０と反対側の主表面には、配線層３０の酸化などを防ぐための保護層５０が設けられている。保護層５０としては、ソルダーレジスト層などが挙げられる。配線層３０のランド領域に対応する保護層５０の所定の領域には開口部５０ａが形成されており、開口部５０ａによって配線層３０のランド領域が露出している。開口部５０ａ内には、はんだバンプなどの外部接続電極６０が形成され、外部接続電極６０と配線層３０とが電気的に接続されている。外部接続電極６０を形成する位置、すなわち開口部５０ａの形成領域は、たとえば再配線で引き回した先の端部領域である。
半導体素子１０の他方の主表面Ｓ１２側には、第１の絶縁樹脂層２０が設けられている。第１の絶縁樹脂層２０は、絶縁性の樹脂からなり、たとえば所定の伸張性を有する材料、たとえばエポキシ系の熱硬化型樹脂で形成されている。第１の絶縁樹脂層２０は、半導体素子１０の側方領域Ｂ（図中Ｂの領域）における硬さが、半導体素子１０の他方の主表面Ｓ１２の上方領域Ａ（図中Ａの領域）における硬さよりも硬くなっている。すなわち、第１の絶縁樹脂層２０は、平面視で半導体素子１０と重ならない領域の硬さが、半導体素子１０と重なる領域の硬さよりも硬くなっている。たとえば、半導体素子１０の上方領域Ａにおける第１の絶縁樹脂層２０は、押し込み硬さが約１２Ｎ／ｍｍ２であるのに対し、半導体素子１０の側方領域Ｂにおける第１の絶縁樹脂層２０は、押し込み硬さが約４０Ｎ／ｍｍ２となっている。また、第１の絶縁樹脂層２０は、半導体素子１０の側方において、半導体モジュール１００の外側に近づくほどその膜厚が薄くなっている。
第１の絶縁樹脂層２０の半導体素子１０と反対側の主表面には、半導体モジュール１００などの反りを防止するため、保護層５０と同じ材料からなる絶縁層５２が設けられている。
本実施形態の半導体モジュール１００は、第２の絶縁樹脂層４０が、配線層３０と半導体素子１０との間に設けられ、配線層３０が第２の絶縁樹脂層４０の一方の主表面に圧着し、半導体素子１０が他方の主表面に圧着している。そして、電極３２が、第２の絶縁樹脂層４０を貫通して、半導体素子１０に設けられた素子電極１２と電気的に接続されている。第２の絶縁樹脂層４０は、加圧により塑性流動を起こす材料からなるため、配線層３０、第２の絶縁樹脂層４０および半導体素子１０がこの順で一体化された状態において、電極３２と素子電極１２との間に第２の絶縁樹脂層４０の残膜が介在することが抑制され、接続信頼性の向上が図られる。また、配線層３０、第２の絶縁樹脂層４０および半導体素子１０がこの順で一体化された状態において、第１の絶縁樹脂層２０と第２の絶縁樹脂層４０とが半導体素子１０の側方において接している。また、半導体素子１０の側面が第１の絶縁樹脂層２０と第２の絶縁樹脂層４０とによって被覆されている。すなわち、第１の絶縁樹脂層２０と第２の絶縁樹脂層４０との界面が半導体素子１０の側面と接している。
前述のように第１の絶縁樹脂層２０は、半導体素子１０の側方領域Ｂにおいて半導体モジュール１００の外側に近づくほどその膜厚が薄くなっている。そのため、第１の絶縁樹脂層２０と第２の絶縁樹脂層４０との接触面積が増大し、両者の密着性が高まる。また、第１の絶縁樹脂層２０は半導体素子１０の側方領域Ｂが硬いため、第１の絶縁樹脂層２０のアンカー効果によって、半導体素子１０がより確実に固定される。そのため、素子電極１２と電極３２との接続信頼性が高まる。
（半導体モジュールの製造方法）
図２（Ａ）〜（Ｃ）は、半導体素子１０の個別化方法を示す工程断面図である。各図において（ｉ）は平面図、（ｉｉ）は（ｉ）におけるＡ−Ａ線に沿った部分断面図である。なお、各図の（ｉ）では、（ｉｉ）に示す素子電極１２を省略している。
まず、図２（Ａ）に示すように、一方の主表面Ｓ１１に素子電極１２が設けられた半導体素子１０が複数形成され、マトリクス状に配置された半導体基板としての半導体ウエハ１を準備する。具体的には、たとえば、Ｐ型シリコン基板などの半導体ウエハ１の表面に周知の技術により所定の集積回路などの半導体素子１０と、その周辺部あるいは上部に素子電極１２が形成されている。また、この素子電極１２を除いた半導体素子１０の表面上の領域に、半導体素子１０を保護するための素子保護層１４が形成されている。各半導体素子１０は、図示しない複数のスクライブラインによって区画されている。
準備した半導体ウエハ１を、伸張性を有する第１の絶縁樹脂層２０上に接着する。第１の絶縁樹脂層２０の半導体ウエハ１を載置する側の主表面には接着剤が塗布してあり、接着剤の粘着力によって半導体ウエハ１が第１の絶縁樹脂層２０上に接着される。本実施形態では、第１の絶縁樹脂層２０として、伸縮性を有する材料、たとえばエポキシ系の熱硬化型樹脂を用いている。第１の絶縁樹脂層２０の膜厚はたとえば約１００μｍである。
次に、図２（Ｂ）に示すように、半導体ウエハ１をダイシングして、複数の半導体素子１０に個別化する。半導体ウエハ１のダイシングでは、従来公知のダイシング装置を用いて、複数の半導体素子１０を区画するスクライブラインに沿って半導体ウエハ１が切断される。半導体素子１０は、たとえば約５ｍｍ四方の平面視略四角形形状である。
次に、図２（Ｃ）に示すように、第１の絶縁樹脂層２０をその外周方向に等方的に引き伸ばして、各半導体素子１０の間隔を広げる。第１の絶縁樹脂層２０を引き伸ばす量は、たとえば各半導体素子１０間の間隔が、後述する半導体モジュール１００の個別化の際に切断されるスクライブライン２の幅と、各半導体モジュール１００の形成領域４における半導体素子１０の側方領域Ｂ２つ分とになる量である。具体的には、たとえば約２〜５ｍｍ程度である。第１の絶縁樹脂層２０の外周方向への引き伸ばしは、たとえば従来公知のエキスパンダ装置を用いて、外周方向に引っ張るか、あるいは第１の絶縁樹脂層２０をいわゆるエキスパンダリングに押し当てることによって行うことができる。
図３（Ａ）〜（Ｃ）は、電極３２の形成方法を示す工程断面図である。本実施形態では、電極３２が突起電極である場合を例に説明する。
まず、図３（Ａ）に示すように、少なくとも、電極３２の高さと配線層３０の厚さとの和より大きい厚さを有する金属板としての銅板３３を用意する。
次に、図３（Ｂ）に示すように、フォトリソグラフィ法により、電極３２のパターンに合わせてレジスト７１を選択的に形成する。具体的には、ラミネーター装置を用いて銅板３３に所定膜厚のレジスト膜を貼り付け、電極３２のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板３３の上にレジスト７１が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板３３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図３（Ｃ）に示すように、レジスト７１をマスクとして、銅板３３に所定のパターンの電極３２を形成する。具体的には、レジスト７１をマスクとして銅板３３をエッチングすることにより、所定のパターンを有する電極３２を形成する。電極３２を形成した後、レジスト７１を剥離剤を用いて剥離する。電極３２の位置は、第１の絶縁樹脂層２０を引き伸ばして各半導体素子１０の間隔が広げられた状態の第１の絶縁樹脂層２０における各半導体素子１０の素子電極１２の位置に対応している。
以上説明した工程により、銅板３３に電極３２が形成される。本実施形態の電極３２における基底部の径、頂部の径、高さは、たとえばそれぞれ、約４０μｍφ、約３０μｍφ、約２０μｍである。
図４（Ａ）〜（Ｅ）は、配線層３０の形成方法、電極３２と素子電極１２との接続方法を示す工程断面図である。
まず、図４（Ａ）に示すように、電極３２が第２の絶縁樹脂層４０側を向くようにして、銅板３３を第２の絶縁樹脂層４０の一方の主表面側に配置する。また、第１の絶縁樹脂層２０上で間隔を広げられた状態の複数の半導体素子１０を第２の絶縁樹脂層４０の他方の主表面側に配置する。第２の絶縁樹脂層４０の厚さは、電極３２の高さ以上の厚さであり、たとえば約２０μｍである。そして、プレス装置を用いて、銅板３３と半導体素子１０とを、第２の絶縁樹脂層４０を介して圧着する。プレス加工時の圧力および温度は、それぞれ約５ＭＰａおよび２００℃である。
プレス加工により、第２の絶縁樹脂層４０が塑性流動を起こし、電極３２が第２の絶縁樹脂層４０を貫通する。そして、図４（Ｂ）に示すように、銅板３３、第２の絶縁樹脂層４０、半導体素子１０、および第１の絶縁樹脂層２０が一体化され、電極３２と素子電極１２とが圧着して、電極３２と素子電極１２とが電気的に接続される。電極３２は、その側面形状が先端に近づくにつれて径が細くなるような形状であるため、電極３２が第２の絶縁樹脂層４０をスムースに貫通する。
次に、フォトリソグラフィ法により、第２の絶縁樹脂層４０と反対側の銅板３３の主表面に、配線層３０のパターンに合わせて図示しないレジストを選択的に形成する。そして、このレジストをマスクとして銅板３３の主表面をエッチングして、図４（Ｃ）に示すように、銅板３３に各半導体素子１０に対応する所定のパターンの配線層３０を形成する。その後、レジストを剥離する。本実施形態における配線層３０の厚さは、たとえば約２０μｍである。
次に、図４（Ｄ）に示すように、フォトリソグラフィー法により、外部接続電極６０の形成位置に対応する領域に開口部５０ａを有する保護層５０を、第２の絶縁樹脂層４０と反対側の配線層３０の主表面に形成する。そして、開口部５０ａ内に外部接続電極６０を形成する。また、半導体素子１０と反対側の第１の絶縁樹脂層２０の主表面に絶縁層５２を形成する。
次に、図４（Ｅ）に示すように、スクライブライン２に沿ってダイシングして、複数の半導体モジュール１００を個別化する。
以上説明した製造工程により、半導体モジュール１００が形成される。
以上説明した構成による作用効果を総括すると、本実施形態の半導体モジュール１００の製造方法では、半導体ウエハ１をダイシングした後、半導体ウエハ１を支持している第１の絶縁樹脂層２０を引き伸ばし、その状態で銅板３３との貼り合わせを行っている。そのため、ダイシングによって個別化された各半導体素子１０を１つずつ引き剥がして、所定間隔だけ離間させて再配置するという工程がなくなるため、半導体モジュール１００の製造時間が短縮される。そのため、半導体モジュールの生産効率が向上し、さらには半導体モジュールの製造コストを低減することができる。
また、第１の絶縁樹脂層２０を引き伸ばして各半導体素子１０の間隔を広げているため、各半導体素子１０における外部接続電極６０の設置面積を増大させることができる。このため、外部接続電極６０の形成数を増やすことができ、半導体素子１０の多ピン化に対応することができる。
また、本実施形態の半導体モジュール１００は、第１の絶縁樹脂層２０が半導体素子１０の側方領域Ｂにおいて半導体モジュール１００の外側に近づくほどその膜厚が薄くなっている。そのため、第１の絶縁樹脂層２０と第２の絶縁樹脂層４０との接触面積が増大し、両者の密着性が高まる。これにより、第１の絶縁樹脂層２０と第２の絶縁樹脂層４０との間の剥離が抑制され、電極３２と素子電極１２との接続信頼性が向上する。また、第１の絶縁樹脂層２０は半導体素子１０の側方領域Ｂが硬いため、第１の絶縁樹脂層２０のアンカー効果によって、半導体素子１０がより確実に固定される。そのため、素子電極１２と電極３２との接続信頼性が向上する。
（実施形態２）
上述した実施形態１では、電極３２として突起電極を形成した銅板３３と半導体素子１０との間に第２の絶縁樹脂層４０を挟持し、加圧成形することにより半導体モジュール１００を形成したが、以下のようにして半導体モジュール１００を形成してもよい。以下、本実施形態について説明する。なお、実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図５（Ａ）〜（Ｆ）は、実施形態２に係る配線層３０の形成方法、電極３２と素子電極１２との接続方法を示す工程断面図である。
まず、図５（Ａ）に示すように、金属板としての銅板３５と、第１の絶縁樹脂層２０上で間隔を広げられた状態の複数の半導体素子１０とを、第２の絶縁樹脂層４０を介して圧着する。
次に、図５（Ｂ）に示すように、たとえばフォトリソグラフィ法により、電極３２のパターンに合わせて銅板３５の一部を選択的に除去する。そして、銅板３５の除去箇所にたとえばレーザを照射して、素子電極１２が露出するまで第２の絶縁樹脂層４０の一部を選択的に除去し、複数のビアホール３７を形成する。ここで、レーザ照射には、たとえば炭酸ガスレーザを用いることができる。
次に、図５（Ｃ）に示すように、無電解めっき法と電解めっき法、あるいは無電解めっき法などにより、素子電極１２と電気的に接続するように、たとえば銅（Ｃｕ）などの金属をめっきして導電層３６を形成する。導電層３６のうち、ビアホール３７内に形成された領域が電極３２を構成する。なお、同図には、銅板３５とめっきされた金属との界面は図示していない。これにより、電極３２を介して導電層３６と素子電極１２とが導通される。
次に、フォトリソグラフィ法により、導電層３６の主表面に、配線層３０のパターンに合わせて図示しないレジストが選択的に形成され、このレジストをマスクとして導電層３６の主表面が選択的に除去されて、図５（Ｄ）に示すように、各半導体素子１０に対応する所定のパターンの配線層３０が形成される。
次に、図５（Ｅ）に示すように、フォトリソグラフィー法により、開口部５０ａを有する保護層５０が配線層３０の主表面に形成され、開口部５０ａ内に外部接続電極６０が形成される。また、半導体素子１０と反対側の第１の絶縁樹脂層２０の主表面に絶縁層５２を形成する。
次に、図５（Ｆ）に示すように、スクライブライン２に沿ってダイシングされて、複数の半導体モジュール１００が個別化される。
以上説明した製造工程により、半導体モジュール１００が形成される。
以上、実施形態２に係る半導体モジュール１００のように、電極３２をビア電極とすることもでき、このような場合であっても、実施形態１と同様の効果を得ることができる。また、本実施形態では、電極３２と素子電極１２とを圧着していないため、素子電極１２および半導体素子１０にダメージを与えるおそれを低減することができる。
（実施形態３）
以下、本実施形態に係る半導体モジュール１００の製造方法について説明する。なお、実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図６（Ａ）〜（Ｃ）は、実施形態３に係る半導体素子１０の個別化方法を示す工程断面図である。各図において（ｉ）は平面図、（ｉｉ）は（ｉ）におけるＡ−Ａ線に沿った部分断面図である。なお、各図の（ｉ）では、（ｉｉ）に示す素子電極１２を省略している。
まず、図６（Ａ）に示すように、一方の主表面Ｓ１１に素子電極１２が設けられた半導体素子１０が複数形成され、マトリクス状に配置された半導体基板としての半導体ウエハ１を準備し、準備した半導体ウエハ１を、伸張性を有する第１の絶縁樹脂層２０上に接着する。本実施形態では、後述するように、第１の絶縁樹脂層２０は最終的に形成される半導体モジュール１００には残存しないため、実施形態１および２の場合と比べて第１の絶縁樹脂層２０の材質における選択の自由度が高い。
次に、図６（Ｂ）に示すように、半導体ウエハ１をダイシングして、複数の半導体素子１０に個別化する。
次に、図６（Ｃ）に示すように、各半導体素子１０間の間隔が、スクライブライン２の幅と、各半導体モジュール１００の形成領域４における半導体素子１０の側方領域Ｂ２つ分となるまで、第１の絶縁樹脂層２０をその外周方向に等方的に引き伸ばす。
図７（Ａ）〜（Ｅ）は、電極３２の形成方法を示す工程断面図である。本実施形態では、電極３２が突起電極である場合を例に説明する。
まず、図７（Ａ）に示すように、少なくとも、電極３２の高さと配線層３０の厚さとの和より大きい厚さを有する金属板としての銅板３３を用意する。
次に、図７（Ｂ）に示すように、フォトリソグラフィ法により、電極３２のパターンに合わせてレジスト７１を選択的に形成する。
次に、図７（Ｃ）に示すように、レジスト７１をマスクとして、銅板３３に所定のパターンの電極３２としての突起電極を形成する。電極３２を形成した後、レジスト７１を剥離剤を用いて剥離する。電極３２の位置は、第１の絶縁樹脂層２０を引き伸ばして各半導体素子１０の間隔が広げられた状態の第１の絶縁樹脂層２０における各半導体素子１０の素子電極１２の位置に対応している。
次に、図７（Ｄ）に示すように、電極３２が形成された側の銅板３３の主表面に、電極３２が被覆されるように第２の絶縁樹脂層４０を積層する。
次に、図７（Ｅ）に示すように、第２の絶縁樹脂層４０の主表面に、たとえばＯ２プラズマなどによるアッシング処理を施し、第２の絶縁樹脂層４０を所定量だけ除去して電極３２の頂部面を露出させ、電極３２を第２の絶縁樹脂層４０に貫通させる。
以上説明した工程により、電極３２が形成されるとともに、電極３２の形成された側の主表面に第２の絶縁樹脂層４０が積層された銅板３３が形成される。
図８（Ａ）〜（Ｅ）および図９（Ａ）、（Ｂ）は、配線層３０の形成方法、電極３２と素子電極１２との接続方法を示す工程断面図である。
まず、図８（Ａ）に示すように、第２の絶縁樹脂層４０が積層された銅板３３を、電極３２が半導体素子１０側を向くようにして配置し、第１の絶縁樹脂層２０上で間隔を広げられた状態の複数の半導体素子１０と貼り合わせる。これにより、電極３２と素子電極１２とを電気的に接続する。
次に、図８（Ｂ）に示すように、半導体素子１０から第１の絶縁樹脂層２０を剥離して、第１の絶縁樹脂層２０を除去する。
次に、図８（Ｃ）に示すように、銅板３３と一体となった半導体素子１０と、一方の主表面に金属層としての銅箔８２を有する第３の絶縁樹脂層８０とを、第３の絶縁樹脂層８０の他方の主表面と半導体素子１０とを合わせるようにして、プレス装置を用いて圧着する。第３の絶縁樹脂層８０は、たとえば第２の絶縁樹脂層４０と同様の絶縁性樹脂であり、たとえばエポキシ系熱硬化型樹脂である。そのため、プレス加工によって第３の絶縁樹脂層８０が塑性流動を起こし、半導体素子１０が第３の絶縁樹脂層８０内に埋没し、第２の絶縁樹脂層４０と第３の絶縁樹脂層８０とが圧着される。
そして、図８（Ｄ）に示すように、銅板３３、第２の絶縁樹脂層４０、半導体素子１０、および第３の絶縁樹脂層８０が一体化される。ここで、プレス加工時の温度変化によって、銅板３３に反りが発生してしまうおそれがある。しかしながら、銅板３３、第２の絶縁樹脂層４０、半導体素子１０、および第３の絶縁樹脂層８０が一体化された状態において、銅板３３と反対側の主表面に銅箔８２が設けられており、銅箔８２にも銅板３３の反りと対向する反りが発生する。そのため、銅板３３の反りの発生を抑えることができる。
次に、フォトリソグラフィ法により、銅板３３の主表面に所定パターンのレジストを選択的に形成し、このレジストをマスクとして銅板３３の主表面をエッチングして、図８（Ｅ）に示すように、銅板３３に各半導体素子１０に対応する所定のパターンの配線層３０を形成する。また、配線層３０を形成する際に、配線層３０のパターンに合わせて、銅箔８２を選択的に除去する。銅箔８２のパターニングは、配線層３０のパターンに合わせて行われ、これにより半導体モジュール１００の使用環境下での温度変化によって発生するおそれのある配線層３０の反りを抑制することができる。なお、銅箔８２は全て除去してしまってもよい。
次に、図９（Ａ）に示すように、フォトリソグラフィー法により、開口部５０ａを有する保護層５０を配線層３０の主表面に形成し、開口部５０ａ内に外部接続電極６０を形成する。また、半導体素子１０と反対側の第３の絶縁樹脂層８０の主表面に絶縁層５２を形成する。
次に、図９（Ｂ）に示すように、スクライブライン２に沿ってダイシングして、複数の半導体モジュール１００が個別化する。
以上説明した製造工程により、半導体モジュール１００が形成される。
以上、実施形態３によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、第１の絶縁樹脂層２０は最終的に形成された半導体モジュール１００には残存しない。そのため、第１の絶縁樹脂層２０の材質における選択の自由度が高く、製造コストの低減を図ることができる。また、銅箔８２が設けられた第３の絶縁樹脂層８０を用いて半導体素子１０を絶縁樹脂中に封入するため、製造過程で起こる温度変化によって生じる銅板３３の反りを防ぐことができる。
また、配線層３０のパターンに合わせて銅箔８２を選択的に除去するとともに、半導体モジュール１００中に残存させることで、使用環境下での温度変化によって生じる配線層３０の反りを防ぐことができる。そのため電極３２と素子電極１２との接続信頼性が向上し、半導体モジュール１００の信頼性が向上する。
また、本実施形態においては、電極３２が第２の絶縁樹脂層４０から露出した状態で、銅板３３と半導体素子１０とを貼り合わせているため、銅板３３と半導体素子１０との貼り合わせの際の位置決めを正確に行うことができる。そのため、電極３２と素子電極１２との接続信頼性がさらに向上する。
（実施形態４）
上述した実施形態３では、第２の絶縁樹脂層４０が積層されるとともに電極３２として突起電極が形成された銅板３３と半導体素子１０とを貼り合わせて、半導体モジュール１００を形成したが、以下のようにして半導体モジュール１００を形成してもよい。以下、本実施形態について説明する。なお、実施形態１および３と同一の構成については同一の符号を付し、その説明は適宜省略する。
図１０（Ａ）〜（Ｅ）および図１１（Ａ）〜（Ｄ）は、実施形態４に係る配線層３０の形成方法、電極３２と素子電極１２との接続方法を示す工程断面図である。
まず、図１０（Ａ）に示すように、金属板としての銅板３５と、第１の絶縁樹脂層２０上で間隔を広げられた状態の複数の半導体素子１０とを、第２の絶縁樹脂層４０を介して貼り合わせる。
次に、図１０（Ｂ）に示すように、半導体素子１０から第１の絶縁樹脂層２０を剥離して、第１の絶縁樹脂層２０を除去する。
次に、図１０（Ｃ）に示すように、銅板３５と一体となった半導体素子１０と、一方の主表面に金属層としての銅箔８２を有する第３の絶縁樹脂層８０とを、第３の絶縁樹脂層８０の他方の主表面と半導体素子１０とを合わせるようにして、プレス装置を用いて圧着する。これにより、図１０（Ｄ）に示すように、銅板３５、第２の絶縁樹脂層４０、半導体素子１０、および第３の絶縁樹脂層８０が一体化される。
次に、図１０（Ｅ）に示すように、たとえばフォトリソグラフィ法により、電極３２のパターンに合わせて銅板３５の一部を選択的に除去する。そして、銅板３５の除去箇所にたとえばレーザを照射して、素子電極１２が露出するまで第２の絶縁樹脂層４０の一部を選択的に除去し、複数のビアホール３７を形成する。
次に、図１１（Ａ）に示すように、無電解めっき法と電解めっき法、あるいは無電解めっき法などにより、素子電極１２と電気的に接続するように、たとえば銅（Ｃｕ）などの金属をめっきして導電層３６を形成する。導電層３６のうち、ビアホール３７内に形成された領域が電極３２を構成する。なお、同図には、銅板３５とめっきされた金属との界面は図示していない。これにより、電極３２を介して導電層３６と素子電極１２とが導通される。
次に、フォトリソグラフィ法により、導電層３６の主表面に、配線層３０のパターンに合わせてレジストが選択的に形成され、このレジストをマスクとして導電層３６の主表面が選択的に除去されて、図１１（Ｂ）に示す配線層３０が形成される。また、フォトリソグラフィ法により、配線層３０のパターンに合わせて、銅箔８２を選択的に除去する。
次に、図１１（Ｃ）に示すように、フォトリソグラフィー法により、開口部５０ａを有する保護層５０が配線層３０の主表面に形成され、開口部５０ａ内に外部接続電極６０が形成される。また、半導体素子１０と反対側の第１の絶縁樹脂層２０の主表面に絶縁層５２を形成する。
次に、図１１（Ｄ）に示すように、スクライブライン２に沿ってダイシングされて、複数の半導体モジュール１００が個別化される。
以上説明した製造工程により、半導体モジュール１００が形成される。
以上、実施形態４に係る半導体モジュール１００のように、電極３２をビア電極とすることもでき、このような場合であっても、電極３２が第２の絶縁樹脂層４０から露出しているために半導体素子１０との位置決め精度が向上するという効果を除いて、実施形態３と同様の効果を得ることができる。また、本実施形態では、電極３２と素子電極１２とを圧着していないため、素子電極１２および半導体素子１０にダメージを与えるおそれを低減することができる。
（実施形態５）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１２は本発明の実施形態に係る半導体モジュール１００を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール１００はこうした携帯電話１１１の内部に搭載されている。
図１３は図１２に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール１００は、外部接続電極６０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１００の裏面側（外部接続電極６０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１００から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の実施形態に係る半導体モジュール１００によれば、半導体モジュール１００の生産効率が向上し、製造コストが低減するため、こうした半導体モジュール１００を搭載した本実施形態に係る携帯機器については、その製造コストが低減する。また、半導体モジュール１００のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール１００を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。
実施形態１に係る半導体モジュールの構成を示す概略断面図である。 図２（Ａ）〜（Ｃ）は、半導体素子の個別化方法を示す工程断面図である。 図３（Ａ）〜（Ｃ）は、電極の形成方法を示す工程断面図である。 図４（Ａ）〜（Ｅ）は、配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 図５（Ａ）〜（Ｆ）は、実施形態２に係る配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 図６（Ａ）〜（Ｃ）は、実施形態３に係る半導体素子の個別化方法を示す工程断面図である。 図７（Ａ）〜（Ｅ）は、電極の形成方法を示す工程断面図である。 図８（Ａ）〜（Ｅ）は、配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 図９（Ａ）、（Ｂ）は、配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 図１０（Ａ）〜（Ｅ）は、実施形態４に係る配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 図１１（Ａ）〜（Ｄ）は、実施形態４に係る配線層の形成方法、電極と素子電極との接続方法を示す工程断面図である。 実施形態５に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
１ 半導体ウエハ、 ２ スクライブライン、 ４ 半導体モジュールの形成領域、 １０ 半導体素子、 １２ 素子電極、 １４ 素子保護層、 ２０ 第１の絶縁樹脂層、 ３０ 配線層、 ３２ 電極、 ４０ 第２の絶縁樹脂層、 ５０ 保護層、 ５２ 絶縁層、 ６０ 外部接続電極、 ８２ 銅箔、 ８０ 第３の絶縁樹脂層、 １００ 半導体モジュール。

Claims (11)

  1. 一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、
    前記半導体基板をダイシングして複数の前記半導体素子に個別化する工程と、
    前記第１の絶縁樹脂層を引き伸ばして、複数の前記半導体素子の間隔を広げる工程と、
    各半導体素子に設けられた前記素子電極に対向する突起電極が設けられた金属板と、前記第１の絶縁樹脂層上で間隔を広げられた状態の複数の前記半導体素子とを、第２の絶縁樹脂層を介して圧着し、前記突起電極が前記第２の絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、
    前記金属板を選択的に除去して各半導体素子に対応する配線層を形成し、前記第１の絶縁樹脂層と前記第２の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、
    前記第１の絶縁樹脂層および前記第２の絶縁樹脂層を切断して前記半導体モジュールを個別化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  2. 一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、
    前記半導体基板をダイシングして複数の前記半導体素子に個別化する工程と、
    前記第１の絶縁樹脂層を引き伸ばして、複数の前記半導体素子の間隔を広げる工程と、
    前記第１の絶縁樹脂層上で間隔を広げられた状態の複数の前記半導体素子と金属板とを第２の絶縁樹脂層を介して圧着する工程と、
    前記金属板と前記第２の絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、前記素子電極と電気的に接続するように前記ビアホール内にビア電極を形成する工程と、
    前記金属板を選択的に除去して各半導体素子に対応する配線層を形成し、前記第１の絶縁樹脂層と前記第２の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、
    前記第１の絶縁樹脂層および前記第２の絶縁樹脂層を切断して前記半導体モジュールを個別化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  3. 一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、
    前記半導体基板をダイシングして複数の前記半導体素子に個別化する工程と、
    前記第１の絶縁樹脂層を引き伸ばして、複数の前記半導体素子の間隔を広げる工程と、
    各半導体素子に設けられた前記素子電極に対向する突起電極が設けられた金属板に第２の絶縁樹脂層を積層して、前記突起電極を前記第２の絶縁樹脂層に貫通させ、前記第１の絶縁樹脂層上で間隔を広げられた状態の複数の前記半導体素子と前記金属板とを貼り合わせて前記突起電極と前記素子電極とを電気的に接続する工程と、
    前記第１の絶縁樹脂層を除去し、一方の主表面に金属層を有する第３の絶縁樹脂層を、前記第３の絶縁樹脂層の他方の主表面と前記半導体素子の他方の主表面とを合わせるようにして、前記半導体素子と圧着する工程と、
    前記金属板を選択的に除去して各半導体素子に対応する配線層を形成し、前記第２の絶縁樹脂層と前記第３の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、
    前記第２の絶縁樹脂層および前記第３の絶縁樹脂層を切断して前記半導体モジュールを個別化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  4. 一方の主表面に素子電極が設けられた半導体素子が複数形成された半導体基板を、伸張性を有する第１の絶縁樹脂層上に接着する工程と、
    前記半導体基板をダイシングして複数の前記半導体素子に個別化する工程と、
    前記第１の絶縁樹脂層を引き伸ばして、複数の前記半導体素子の間隔を広げる工程と、
    前記第１の絶縁樹脂層上で間隔を広げられた状態の複数の前記半導体素子と金属板とを第２の絶縁樹脂層を介して貼り合わせる工程と、
    前記第１の絶縁樹脂層を除去し、一方の主表面に金属層を有する第３の絶縁樹脂層を、前記第３の絶縁樹脂層の他方の主表面と前記半導体素子の他方の主表面とを合わせるようにして、前記半導体素子と圧着する工程と、
    前記金属板と前記第２の絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、前記素子電極と電気的に接続するように前記ビアホール内にビア電極を形成する工程と、
    前記金属板を選択的に除去して各半導体素子に対応する配線層を形成し、前記第２の絶縁樹脂層と前記第３の絶縁樹脂層とで連結された複数の半導体モジュールを形成する工程と、
    前記第２の絶縁樹脂層および前記第３の絶縁樹脂層を切断して前記半導体モジュールを個別化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  5. 前記配線層を形成する際に、前記配線層の形成領域に合わせて前記金属層を選択的に除去することを特徴とする請求項３または４に記載の半導体モジュールの製造方法。
  6. 前記配線層を形成する際に、前記金属層を全面的に除去することを特徴とする請求項３または４に記載の半導体モジュールの製造方法。
  7. 一方の主表面に素子電極が設けられた半導体素子と、
    前記半導体素子の他方の主表面に設けられた第１の絶縁樹脂層と、
    前記素子電極に対向する電極が設けられた配線層と、
    前記配線層と前記半導体素子との間に設けられた第２の絶縁樹脂層と、
    を備え、前記電極が前記第２の絶縁樹脂層を貫通し、前記電極と前記素子電極とが電気的に接続され、
    前記第１の絶縁樹脂層と前記第２の絶縁樹脂層とが前記半導体素子の側方において接するとともに、前記半導体素子の側面が前記第１の絶縁樹脂層と前記第２の絶縁樹脂層とによって被覆されており、
    前記半導体素子の側方における前記第１の絶縁樹脂層の膜厚が、外側に近づくほど薄いことを特徴とする半導体モジュール。
  8. 前記半導体素子の側方における前記第１の絶縁樹脂層の硬さが、前記半導体素子の他方の主表面上における前記第１の絶縁樹脂層の硬さよりも硬いことを特徴とする請求項７に記載の半導体モジュール。
  9. 前記電極は、前記配線層と一体化された突起電極であることを特徴とする請求項７または８に記載の半導体モジュール。
  10. 前記電極は、ビア電極であることを特徴とする請求項７または８に記載の半導体モジュール。
  11. 請求項７ないし１０のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011090164A1 (ja) * 2010-01-22 2011-07-28 三洋電機株式会社 半導体モジュールの製造方法
JP2014078764A (ja) * 2014-02-05 2014-05-01 Lapis Semiconductor Co Ltd 半導体装置およびその半導体装置の製造方法
WO2023042450A1 (ja) * 2021-09-14 2023-03-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法、半導体装置、及び半導体装置用の配線基板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
KR101678052B1 (ko) * 2010-02-25 2016-11-22 삼성전자 주식회사 단층 배선 패턴을 포함한 인쇄회로기판(ｐｃｂ), ｐｃｂ를 포함한 반도체 패키지, 반도체 패키지를 포함한 전기전자장치, ｐｃｂ제조방법, 및 반도체 패키지 제조방법
US9748154B1 (en) * 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
CN105097758B (zh) 2014-05-05 2018-10-26 日月光半导体制造股份有限公司 衬底、其半导体封装及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306828A (ja) * 1995-05-11 1996-11-22 Nitto Denko Corp 半導体装置
JP2001176898A (ja) * 1999-12-20 2001-06-29 Mitsui High Tec Inc 半導体パッケージの製造方法
JP2007157879A (ja) * 2005-12-02 2007-06-21 Sony Corp 半導体装置及びその製造方法、並びに半導体ウェーハ
JP2007220869A (ja) * 2006-02-16 2007-08-30 Casio Comput Co Ltd 半導体装置の製造方法
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
JP2002083904A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
WO2004060034A1 (ja) * 2002-12-24 2004-07-15 Matsushita Electric Industrial Co., Ltd. 電子部品内蔵モジュール
JP2004349361A (ja) 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
JP4921354B2 (ja) * 2005-03-01 2012-04-25 日本電気株式会社 半導体パッケージ及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306828A (ja) * 1995-05-11 1996-11-22 Nitto Denko Corp 半導体装置
JP2001176898A (ja) * 1999-12-20 2001-06-29 Mitsui High Tec Inc 半導体パッケージの製造方法
JP2007157879A (ja) * 2005-12-02 2007-06-21 Sony Corp 半導体装置及びその製造方法、並びに半導体ウェーハ
JP2007220869A (ja) * 2006-02-16 2007-08-30 Casio Comput Co Ltd 半導体装置の製造方法
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011090164A1 (ja) * 2010-01-22 2011-07-28 三洋電機株式会社 半導体モジュールの製造方法
JP2011151231A (ja) * 2010-01-22 2011-08-04 Sanyo Electric Co Ltd 半導体モジュールの製造方法
US8592257B2 (en) 2010-01-22 2013-11-26 Sanyo Electric Co., Ltd. Method for manufacturing semiconductor modules
JP2014078764A (ja) * 2014-02-05 2014-05-01 Lapis Semiconductor Co Ltd 半導体装置およびその半導体装置の製造方法
WO2023042450A1 (ja) * 2021-09-14 2023-03-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法、半導体装置、及び半導体装置用の配線基板

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