WO2011090164A1 - 半導体モジュールの製造方法 - Google Patents

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insulating resin
semiconductor
electrode
flat plate
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中里　真弓
浩一 齊藤
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三洋電機株式会社
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a method for manufacturing a semiconductor module.
  • the following method is disclosed as a method for reducing the number of steps (see Patent Document 1). That is, in this method, first, semiconductor structures having external connection electrodes are arranged on a base plate so as to be separated from each other, and an insulating layer is formed on the peripheral side surface of the semiconductor structure. Then, the semiconductor structure and the insulating layer are covered with an insulating film, a metal plate having a protruding electrode is disposed on the insulating film, and the protruding electrode is bitten into the insulating film and connected to the external connection electrode. Thereafter, the metal plate is patterned to form a rewiring to complete the semiconductor module.
  • a semiconductor wafer on which a plurality of semiconductor elements are formed is diced in a state of being fixed to a dicing tape or the like. Then, each semiconductor element separated by dicing is peeled off from the dicing tape one by one, and arranged on the base plate as a support so as to be separated from each other, thereby forming a semiconductor module.
  • Patent Document 2 discloses a wafer expansion device, so-called expander device, that can be used for the work of peeling a separated semiconductor element from a dicing tape.
  • This wafer expanding apparatus clamps a wafer sheet (dicing tape) to which a diced wafer is fixed, sets the wafer sheet on a push-up table, and expands the wafer fixed to the wafer sheet by pushing up the wafer sheet.
  • a gap can be provided between adjacent semiconductor elements, and each semiconductor element can be easily peeled off from the dicing tape.
  • each individual semiconductor element is peeled off from the dicing tape one by one, and is arranged apart from each other on the base plate serving as a support. Then, a semiconductor module was formed. For this reason, it takes a long time to arrange the semiconductor elements, which is a factor of reducing the production efficiency of the semiconductor module.
  • the present invention has been made in view of these problems, and an object thereof is to provide a technique for improving the production efficiency of a semiconductor module in a CSP type semiconductor module manufacturing method.
  • an aspect of the present invention is a method for manufacturing a semiconductor module.
  • a semiconductor substrate having a plurality of semiconductor elements each having an element electrode formed on one main surface is formed as a first insulating resin layer having extensibility, and one main surface is formed as a first insulating resin layer.
  • the production efficiency of the semiconductor module can be improved.
  • the third insulating resin layer is laminated on the metal plate provided with the protruding electrode as an electrode, and the top surface of the protruding electrode is exposed from the third insulating resin layer, and the second insulating resin is formed.
  • a laminated body may be formed by bonding a plurality of semiconductor elements fixed to a flat plate via a layer and a metal plate and electrically connecting the protruding electrodes and the element electrodes.
  • the plurality of semiconductor elements fixed to the flat plate via the second insulating resin layer and the metal plate are pressure-bonded via the third insulating resin layer, and the metal plate and the third insulating layer are pressed.
  • the laminate may be formed by selectively removing the resin layer to form a plurality of via holes and forming via electrodes as electrodes in the via holes so as to be electrically connected to the element electrodes.
  • a metal plate provided with a protruding electrode as an electrode and a plurality of semiconductor elements fixed to the flat plate via the second insulating resin layer are interposed via the third insulating resin layer.
  • the laminated body may be formed by electrically connecting the protruding electrode and the element electrode by causing the protruding electrode to penetrate the third insulating resin layer.
  • the flat plate and the second insulating resin layer may be bonded via a fourth insulating resin layer having a peeling function.
  • the fourth insulating resin layer includes a photocurable resin
  • the flat plate has translucency
  • the fourth insulating layer is interposed through the flat plate in order to remove the flat plate from the second insulating resin layer.
  • a step of irradiating the resin layer with light to cure the fourth insulating resin layer may be included.
  • the flat plate may be a glass plate.
  • the production efficiency of a semiconductor module can be improved in a method for manufacturing a CSP type semiconductor module.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a semiconductor module according to Embodiment 1.
  • FIG. 2A to 2C are process cross-sectional views illustrating a method for dividing a semiconductor element.
  • 3A to 3C are process cross-sectional views illustrating a method for dividing a semiconductor element.
  • 4A to 4F are process cross-sectional views illustrating a method for forming an electrode.
  • 5A to 5C are process cross-sectional views illustrating a method for forming a wiring layer and a method for connecting an electrode and an element electrode.
  • 6A to 6C are process cross-sectional views illustrating a method for forming a wiring layer and a method for connecting an electrode and an element electrode.
  • FIG. 7A to 7C are process cross-sectional views illustrating a method for forming a wiring layer and an electrode and a method for connecting an electrode and an element electrode in the method for manufacturing a semiconductor module according to the second embodiment.
  • 8A to 8C are process cross-sectional views illustrating a method for forming a wiring layer and an electrode and a method for connecting an electrode and an element electrode in the method for manufacturing a semiconductor module according to the second embodiment.
  • 9A to 9E are process cross-sectional views illustrating a method for forming a wiring layer and a method for connecting an electrode and an element electrode in the method for manufacturing a semiconductor module according to the third embodiment.
  • FIG. 10 is a diagram illustrating a configuration of a mobile phone according to a fourth embodiment. It is a fragmentary sectional view of a mobile phone.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a semiconductor module according to the first embodiment.
  • the semiconductor module 100 includes a semiconductor element 10, a third insulating resin layer 40, a wiring layer 30, a second insulating resin layer 80, a protective layer 50, and an external connection electrode 60 as main components.
  • the semiconductor device 10 includes a device electrode 12 on one main surface S 11.
  • the semiconductor device 10 includes a device protective layer 14 laminated on the main surface S 11. An opening is provided in the element protective layer 14 so that the element electrode 12 is exposed.
  • Specific examples of the semiconductor element 10 include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI).
  • a specific example of the element protective layer 14 is a polyimide layer.
  • aluminum (Al) is used for the element electrode 12.
  • the thickness of the semiconductor element 10 excluding the element protective layer 14 (silicon part) is, for example, about 250 ⁇ m, and the thickness of the element protective layer 14 is, for example, about 3 ⁇ m.
  • a third insulating resin layer 40 is provided on one main surface S 11 side of the semiconductor element 10.
  • the third insulating resin layer 40 is made of an insulating resin, and is formed of a material that causes plastic flow when pressed, for example.
  • An example of a material that causes plastic flow when pressed is an epoxy thermosetting resin.
  • the epoxy thermosetting resin used for the third insulating resin layer 40 may be a material having a characteristic of a viscosity of about 1 kPa ⁇ s under conditions of a temperature of about 160 ° C. and a pressure of about 8 MPa, for example.
  • this epoxy thermosetting resin has a resin viscosity of about 1/8 when pressed at about 5 to 15 MPa under a temperature of about 160 ° C., compared to when no pressure is applied. descend.
  • the thickness of the third insulating resin layer 40 is, for example, about 30 ⁇ m.
  • the wiring layer 30 is disposed on the main surface of the third insulating resin layer 40 opposite to the semiconductor element 10.
  • the wiring layer 30 is formed of a conductive material, preferably a rolled metal, and further rolled copper. Alternatively, the wiring layer 30 may be formed of electrolytic copper or the like.
  • Electrodes 32 corresponding to the respective element electrodes 12 are provided on the surface of the wiring layer 30 on the third insulating resin layer 40 side.
  • the electrode 32 of the present embodiment is a protruding electrode and is electrically connected to the wiring layer 30. It is preferable that the wiring layer 30 and the electrode 32 are integrally molded.
  • a land region in which an external connection electrode 60 to be described later is disposed is formed in an end region on the surface of the wiring layer 30 opposite to the electrode 32.
  • the thickness of the wiring layer 30 is about 20 ⁇ m, for example.
  • the diameter of the base portion, the diameter of the top portion, and the height of the electrode 32 are, for example, about 40 ⁇ m ⁇ , about 30 ⁇ m ⁇ , and about 20 ⁇ m, respectively.
  • a protective layer 50 for preventing the wiring layer 30 from being oxidized is provided on the main surface of the wiring layer 30 opposite to the third insulating resin layer 40.
  • the protective layer 50 include a solder resist layer.
  • An opening 50a is formed in a predetermined region of the protective layer 50 corresponding to the land region of the wiring layer 30, and the land region of the wiring layer 30 is exposed through the opening 50a.
  • An external connection electrode 60 such as a solder ball is provided in the opening 50a, and the external connection electrode 60 and the wiring layer 30 are electrically connected.
  • the position where the external connection electrode 60 is formed, that is, the formation region of the opening 50a is, for example, the end region that is routed by rewiring.
  • the thickness of the protective layer 50 is about 30 ⁇ m, for example.
  • a second insulating resin layer 80 is provided on the other main surface S 12 side of the semiconductor element 10.
  • the second insulating resin layer 80 is made of an insulating resin such as an epoxy thermosetting resin.
  • the thickness of the second insulating resin layer 80 is about 250 ⁇ m, for example.
  • the second insulating resin layer 80, the semiconductor element 10, the third insulating resin layer 40, and the wiring layer 30 are laminated and integrated in this order, the second insulating resin layer 80, the third insulating resin layer 40, Are in contact with the side of the semiconductor element 10. That is, the interface between the second insulating resin layer 80 and the third insulating resin layer 40 is in contact with the side surface of the semiconductor element 10. Therefore, the side surface of the semiconductor element 10 is covered with the second insulating resin layer 80 and the third insulating resin layer 40. Thereby, coexistence with the peeling suppression between the 2nd insulating resin layer 80 and the semiconductor element 10 and the peeling suppression between the 3rd insulating resin layer 40 and the semiconductor element 10 can be aimed at.
  • FIGS. 3A to 3C are process cross-sectional views illustrating a method of dividing a semiconductor element.
  • (i) is a plan view
  • (ii) is a partial cross-sectional view taken along line AA in (i).
  • illustration of the element electrode 12 shown in (ii) is omitted.
  • a semiconductor wafer 1 is prepared as a semiconductor substrate in which a plurality of semiconductor elements 10 provided with element electrodes 12 are formed on one main surface and arranged in a matrix.
  • a semiconductor element 10 such as a predetermined integrated circuit and an element electrode 12 are formed on the periphery or on the surface of the semiconductor wafer 1 such as a P-type silicon substrate by a well-known technique.
  • An element protection layer 14 for protecting the semiconductor element 10 is formed in a region on the surface of the semiconductor element 10 excluding the element electrode 12.
  • Each semiconductor element 10 is partitioned by a plurality of scribe lines (not shown).
  • the prepared semiconductor wafer 1 is bonded onto the stretchable first insulating resin layer 20.
  • the semiconductor wafer 1 is bonded to the first insulating resin layer 20 so that one main surface provided with the element electrodes 12 is in contact with the first insulating resin layer 20.
  • An adhesive is applied to the main surface of the first insulating resin layer 20 on the side where the semiconductor wafer 1 is placed, and the semiconductor wafer 1 is bonded to the first insulating resin layer 20 by the adhesive force of the adhesive.
  • the first insulating resin layer 20 is made of a stretchable material such as a vinyl chloride resin or a polyolefin resin.
  • the film thickness of the first insulating resin layer 20 is, for example, about 100 ⁇ m.
  • the semiconductor wafer 1 is diced to be separated into a plurality of semiconductor elements 10.
  • the semiconductor wafer 1 is cut along a scribe line (not shown) that partitions the plurality of semiconductor elements 10 using a conventionally known dicing apparatus.
  • the semiconductor element 10 has, for example, a substantially square shape in plan view of about 5 mm square.
  • the first insulating resin layer 20 is biaxially stretched and stretched to widen the interval between adjacent semiconductor elements 10. Specifically, the four sides of the first insulating resin layer 20 are held at predetermined intervals with a plurality of chucks 200 of the biaxial stretching apparatus. Then, the biaxial stretching device is driven to stretch the first insulating resin layer 20 in the X-axis direction and the Y-axis direction. First insulating resin layer 20 For example, the distance between adjacent semiconductor elements 10 is such that the width of the dicing line 2 that is cut when the semiconductor module 100 described later is separated, and the semiconductor elements 10 in the formation region 4 of each semiconductor module 100. The amount is the sum of two side regions B.
  • the distance between adjacent semiconductor elements 10 can be made uniform with higher accuracy.
  • the first insulating resin layer 20 By biaxially stretching the first insulating resin layer 20, the first insulating resin layer 20 can be stretched almost uniformly without unevenness. Therefore, the semiconductor wafer 1 can be expanded while maintaining the alignment of each semiconductor element 10 in the X-axis direction and the Y-axis direction. Therefore, since the interval between the adjacent semiconductor elements 10 can be made substantially uniform, the element electrode 12 and the electrode 32 can be reliably connected regardless of the position of the semiconductor element 10 on the first insulating resin layer 20. Can do. Therefore, the manufacturing yield of the semiconductor module 100 can be increased.
  • the second insulating resin layer 80 is laminated on the other main surface of the semiconductor element 10, that is, the main surface opposite to the side in contact with the first insulating resin layer 20. .
  • the second insulating resin layer 80 is provided so as to cover the other main surface of the semiconductor element 10 and a part of the side surface in contact with the other main surface.
  • the second insulating resin layer 80 may be formed by dissolving a resin in a solvent or by applying a monomer before polymerization, or by heating and pressurizing a film-like resin.
  • the flat plate 90 on which the fourth insulating resin layer 70 is laminated is disposed on the other main surface side of the semiconductor element 10 with the first insulating resin layer 20 stretched. Then, the flat plate 90 is bonded to the second insulating resin layer 80 via the fourth insulating resin layer 70. Thereby, the plurality of semiconductor elements 10 are fixed to the flat plate 90 via the second insulating resin layer 80.
  • the fourth insulating resin layer 70 is made of a resin having adhesiveness and a thermosetting temperature that does not cure by heat applied to the fourth insulating resin layer 70 in the manufacturing process up to the peeling process of the flat plate 90.
  • the fourth insulating resin layer 70 has a peeling function for peeling the flat plate 90 from the second insulating resin layer 80 because the adhesive strength of the fourth insulating resin layer 70 is reduced by being cured in the flat plate peeling step.
  • resins include acrylic and silicon adhesives.
  • the fourth insulating resin layer 70 may be a film provided on both sides with an ultraviolet curable resin having adhesiveness. Even in that case, by irradiating the fourth insulating resin layer 70 with UV light, it has a peeling function for peeling the flat plate 90 from the second insulating resin layer 80 in the same manner as the thermosetting resin. Can be peeled off.
  • the flat plate 90 is made of, for example, a glass plate, and the thickness thereof is, for example, about 0.5 mm. Since the flat plate 90 is a glass plate, its composition approximates that of the semiconductor element 10 made of silicon. Therefore, the difference in thermal expansion coefficient between the flat plate 90 and the semiconductor element 10 is smaller than the difference in thermal expansion coefficient between the second insulating resin layer 80 and the semiconductor element 10. In this way, when the semiconductor element 10 and the second insulating resin layer 80 are heated in a subsequent process by sandwiching the second insulating resin layer 80 between the semiconductor element 10 and the flat plate 90 having a small difference in thermal expansion coefficient. It is possible to prevent the semiconductor element 10 and the second insulating resin layer 80 from being peeled off due to the difference in thermal expansion coefficient that may occur.
  • the first insulating resin layer 20 is removed.
  • FIGS. 4A to 4F are process cross-sectional views illustrating a method for forming an electrode.
  • the electrode 32 is a protruding electrode will be described as an example.
  • a copper plate 33 is prepared as a metal plate having a thickness that is at least greater than the sum of the height of the electrode 32 and the thickness of the wiring layer 30.
  • a resist 71 is selectively formed in accordance with the pattern of the electrode 32 by photolithography. Specifically, a resist film having a predetermined thickness is attached to the copper plate 33 using a laminator device, exposed using a photomask having a pattern of the electrode 32, and then developed, whereby the resist 71 is formed on the copper plate 33. Are selectively formed. In order to improve the adhesion to the resist, it is desirable to perform pretreatment such as polishing and washing on the surface of the copper plate 33 as necessary before laminating the resist film.
  • electrodes 32 having a predetermined pattern are formed on the copper plate 33 using the resist 71 as a mask. More specifically, the electrode 32 having a predetermined pattern is formed by performing a wet etching process using a chemical solution such as a ferric chloride solution using the resist 71 as a mask. After the electrode 32 is formed, the resist 71 is stripped using a stripping agent. The position of the electrode 32 corresponds to the position of each element electrode 12 in a state where the first insulating resin layer 20 is stretched and the interval between the adjacent semiconductor elements 10 is expanded.
  • a third insulating resin layer 40 is laminated on the main surface of the copper plate 33 on the side where the electrodes 32 are formed so that the electrodes 32 are covered.
  • the main surface of the third insulating resin layer 40 is subjected to an ashing process using, for example, O 2 plasma, and the third insulating resin layer 40 is removed by a predetermined amount to remove the electrode 32.
  • the electrode 32 penetrates the third insulating resin layer 40.
  • the surface of the copper plate 33 opposite to the side on which the electrode 32 is provided is etched back by wet etching using a chemical solution such as a ferric chloride solution.
  • the copper plate 33 is thinned.
  • a resist protective film (not shown) is formed on the third insulating resin layer 40 so as to cover the surface of the electrode 32 to protect the electrode 32, and the resist protective film is removed after the etching process.
  • the thickness of the copper plate 33 is processed to the thickness of the wiring layer 30.
  • FIGS. 6 (A) to 6 (C) are process cross-sectional views illustrating a method for forming a wiring layer and a method for connecting an electrode and an element electrode.
  • the copper plate 33 on which the third insulating resin layer 40 is laminated is arranged so that the electrode 32 faces the semiconductor element 10 side, and the copper plate 33 is used by using a pressing device. And a plurality of semiconductor elements 10 fixed to the flat plate 90 are bonded together.
  • the pressure and temperature at the time of bonding are, for example, about 5 MPa and about 200 ° C., respectively.
  • the electrode 32 and the device electrode 12 are electrically connected.
  • the second insulating resin layer 80 is thermally cured by heating at the time of bonding, and the semiconductor element 10 is fixed to the second insulating resin layer 80.
  • the third insulating resin layer 40 causes plastic flow due to heating and pressurization during bonding, and the second insulating resin layer 80 and the third insulating resin layer 40 are pressure-bonded.
  • the plurality of semiconductor elements 10 fixed to the flat plate 90 via the second insulating resin layer 80, the third insulating resin layer 40, and the copper plate 33 are laminated in this order.
  • a laminated body having the electrodes 32 for electrically connecting the element electrodes 12 and the copper plate 33 is formed.
  • a resist (not shown) is selectively formed in accordance with the pattern of the wiring layer 30 on the main surface of the copper plate 33 on the side opposite to the side on which the third insulating resin layer 40 is provided by photolithography. . Then, the copper plate 33 is selectively removed by performing a wet etching process using this resist as a mask, and a wiring layer 30 having a predetermined pattern corresponding to each semiconductor element 10 is formed as shown in FIG. To do. Thereafter, the resist is peeled off.
  • a protective layer 50 having an opening 50a in a region corresponding to the position where the external connection electrode 60 is formed is covered by a photolithography method so as to cover the wiring layer 30. It is laminated on the insulating resin layer 40. Then, the external connection electrode 60 is formed in the opening 50a.
  • a plurality of semiconductor modules 100 connected by the flat plate 90, the second insulating resin layer 80, the third insulating resin layer 40, and the protective layer 50 are formed.
  • the third insulating resin layer 40, the second insulating resin layer 80, and the protective layer 50 are cut by dicing along the dicing line 2.
  • the flat plate 90 is peeled off from the second insulating resin layer 80 of each semiconductor module 100 to separate the plurality of semiconductor modules 100 into individual pieces.
  • the flat plate 90 can be peeled as follows. That is, for example, a large number of through holes are formed in the flat plate 90, a solvent is poured into the through holes, and the fourth insulating resin layer 70 is removed to peel off the flat plate 90.
  • the semiconductor module 100 is formed by the manufacturing process described above.
  • a wafer expansion device MODEL HS-1810-8 manufactured by Hugle Electronics Co., Ltd. was used, and after 15 seconds of preheating, the stage temperature was 55 ° C., the stage moving speed was 10 scales, and the stage stroke was 90 mm. Stretched until Thereafter, the coordinate point (0, 14), (0, 7), (0, 0), (0, ⁇ 7), (0, ⁇ 14) is set with the center of the wafer as the coordinate (0, 0). The distance between the semiconductor elements in the X-axis direction and the Y-axis direction was measured.
  • Each coordinate point was an intersection position of a dicing line (X direction dicing line) extending in the X axis direction and a dicing line (Y direction dicing line) extending in the Y axis direction.
  • the absolute value of each coordinate number is a dicing line that passes through each coordinate point, with the X-direction dicing line passing through the center of the wafer as the X-axis reference dicing line and the Y-direction dicing line passing through the center of the wafer as the Y-axis reference dicing line.
  • the X-direction dicing line adjacent to the X-axis reference dicing line is the first X-direction dicing line from the X-axis reference dicing line, and the absolute value of the X coordinate of the coordinate point through which the X-direction dicing line passes is “1”. "
  • the coordinate (0, 7) means that it is the intersection of the X-axis reference dicing line and the seventh Y-direction dicing line from the Y-axis reference dicing line.
  • the distance between the semiconductor elements in the X-axis direction and the Y-axis direction at each coordinate point was calculated by averaging the separation distances in the X-axis direction and the Y-axis direction of the four semiconductor elements 10 surrounding each coordinate point.
  • the method for calculating the distance between the semiconductor elements is not particularly limited to this, and the average distance between the X-axis direction and the Y-axis direction between the arbitrary semiconductor element 10 and the four adjacent semiconductor elements 10 is calculated. Other methods such as these may be adopted.
  • Table 1 shows the distance between semiconductor elements ((A) in Table 1) when the first insulating resin layer 20 is stretched using a biaxial stretching device, and the first insulating resin layer 20 using a conventionally known expander device. The distance between the semiconductor elements ((B) in Table 1) is shown.
  • the semiconductor wafer 1 is bonded to the first insulating resin layer 20 so that the element electrode 12 is in contact with the first insulating resin layer 20.
  • the first insulating resin layer 20 is biaxially stretched and stretched.
  • each semiconductor element 10 is fixed to the flat plate 90 through the second insulating resin layer 80 in a state where the first insulating resin layer 20 is stretched, the plurality of semiconductor elements 10 fixed to the flat plate 90, the copper plate 33, Are pasted together.
  • the production efficiency of the semiconductor module 100 can be improved and the manufacturing cost of the semiconductor module 100 can be reduced.
  • the first insulating resin layer 20 is biaxially stretched and stretched. Therefore, compared with the case where it expands using the conventional expander apparatus, the distance of the adjacent semiconductor element 10 can be made uniform. Therefore, the element electrode 12 and the electrode 32 in each semiconductor element 10 can be reliably connected, and the manufacturing yield of the semiconductor module 100 can be increased.
  • the flat plate 90 by making the flat plate 90 a glass plate having a material close to that of the semiconductor element 10, the semiconductor element 10 caused by a difference in thermal expansion coefficient that can be generated by heating the semiconductor element 10 or the third insulating resin layer 40 in the manufacturing process, and Peeling from the third insulating resin layer 40 can be prevented.
  • the first insulating resin layer 20 is stretched to increase the interval between the adjacent semiconductor elements 10, the range in which the external connection electrodes 60 can be arranged in each semiconductor element 10 can be expanded. Therefore, the number of external connection electrodes 60 can be increased, and the number of pins of the semiconductor element 10 can be increased.
  • the copper plate 33 is bonded to the semiconductor element 10 with the electrode 32 exposed from the third insulating resin layer 40. Therefore, positioning at the time of bonding the copper plate 33 and the semiconductor element 10 can be performed accurately. Thereby, the connection reliability between the electrode 32 and the device electrode 12 is improved.
  • Embodiment 2 The semiconductor module manufacturing method according to the second embodiment is different from the first embodiment in the structure and formation method of the electrode 32 and the connection method between the element electrode 12 and the electrode 32.
  • this embodiment will be described.
  • symbol is attached
  • FIG. 7A to FIG. 7C and FIG. 8A to FIG. 8C show the wiring layer and electrode forming method, and the electrode and element in the method of manufacturing a semiconductor module according to the second embodiment. It is process sectional drawing which shows the connection method with an electrode.
  • a copper plate 35 as a metal plate and a plurality of semiconductor elements 10 fixed to the flat plate 90 are pressure-bonded via a third insulating resin layer 40.
  • the copper plate 35 is selectively removed according to the pattern of the electrode 32 by, for example, photolithography. Then, a portion of the third insulating resin layer 40 exposed by removing the copper plate 35 is irradiated with, for example, a laser, and the third insulating resin layer 40 is selectively removed until the element electrode 12 is exposed. Thereby, a plurality of via holes 37 are formed.
  • a carbon dioxide laser can be used for laser irradiation.
  • the copper plate 35 is electrically connected to the element electrode 12 by, for example, an electroless plating method and an electrolytic plating method or only by an electroless plating method.
  • the surface of the via hole 37 is plated with a metal such as copper (Cu).
  • the conductive layer 36 is formed.
  • the region formed in the via hole 37 becomes the electrode 32, and the other region becomes the copper plate. Therefore, the electrode 32 of this embodiment is a via electrode.
  • the conductive layer 36 and the element electrode 12 are electrically connected via the electrode 32.
  • the interface between the copper plate 35 and the plated metal is not shown.
  • the plurality of semiconductor elements 10 fixed to the flat plate 90 via the second insulating resin layer 80, the third insulating resin layer 40, and the copper plate of the conductive layer 36 are stacked in this order.
  • a laminated body having the electrode 32 for electrically connecting the element electrode 12 and the copper plate of the conductive layer 36 is formed.
  • a resist (not shown) having a predetermined pattern is selectively formed on the main surface of the conductive layer 36 opposite to the side in contact with the third insulating resin layer 40 by photolithography. Then, the conductive layer 36 is selectively removed by a wet etching process using this resist as a mask, and a wiring layer 30 having a predetermined pattern corresponding to each semiconductor element 10 is formed as shown in FIG. . Thereafter, the resist is peeled off.
  • a protective layer 50 having an opening 50a in a predetermined region is laminated on the third insulating resin layer 40 so as to cover the wiring layer 30 by photolithography. . Then, the external connection electrode 60 is formed in the opening 50a. Thus, a plurality of semiconductor modules 100 connected by the flat plate 90, the second insulating resin layer 80, the third insulating resin layer 40, and the protective layer 50 are formed.
  • the semiconductor module 100 is formed by the manufacturing process described above.
  • the electrode 32 is a via electrode. Even in such a case, the same effect as in the first embodiment can be obtained. Moreover, in this embodiment, when connecting the electrode 32 and the element electrode 12, since the electrode 32 and the element electrode 12 are not crimped
  • the semiconductor module manufacturing method according to the third embodiment is different from the first embodiment in the method of connecting the element electrode 12 and the electrode 32.
  • this embodiment will be described.
  • symbol is attached
  • FIGS. 9A to 9E are process cross-sectional views illustrating a method for forming a wiring layer and a method for connecting an electrode and an element electrode in the method for manufacturing a semiconductor module according to the third embodiment.
  • a copper plate 33 on which an electrode 32 is formed is prepared by the steps shown in FIGS. 4 (A) to 4 (C). Then, the copper plate 33 is thinned to the thickness of the wiring layer 30 in the same manner as in the step shown in FIG. In the present embodiment, the electrode 32 is a protruding electrode. Subsequently, as illustrated in FIG. 9A, the copper plate 33 is disposed on one main surface side of the third insulating resin layer 40 so that the electrode 32 faces the third insulating resin layer 40 side. A plurality of semiconductor elements 10 fixed to the flat plate 90 via the second insulating resin layer 80 are arranged on the other main surface side of the third insulating resin layer 40. And the copper plate 33 and the several semiconductor element 10 are crimped
  • the third insulating resin layer 40 causes plastic flow by press working, and the electrode 32 penetrates the third insulating resin layer 40. Then, as shown in FIG. 9B, the plurality of semiconductor elements 10, the third insulating resin layer 40, and the copper plate 33 are integrated, and the electrode 32 and the element electrode 12 are electrically connected.
  • the plurality of semiconductor elements 10 fixed to the flat plate 90 via the second insulating resin layer 80, the third insulating tree / BR> ⁇ W40, and the copper plate 33 are laminated in this order.
  • a laminated body having the electrodes 32 for electrically connecting the element electrodes 12 and the copper plate 33 is formed.
  • the electrode 32 since the electrode 32 has such a shape that the diameter thereof becomes narrower as the side surface approaches the tip, the electrode 32 smoothly penetrates the third insulating resin layer 40.
  • the third insulating resin layer 40 is made of a material that causes plastic flow when pressed, the remaining film of the third insulating resin layer 40 is suppressed between the electrode 32 and the element electrode 12 in the laminate. The connection reliability between the two can be improved.
  • a resist (not shown) having a predetermined pattern is selectively formed on the main surface of the copper plate 33 opposite to the third insulating resin layer 40 by photolithography. Then, the copper plate 33 is selectively removed by, for example, wet etching using this resist as a mask, and a wiring layer 30 having a predetermined pattern corresponding to each semiconductor element 10 is formed as shown in FIG. Thereafter, the resist is peeled off.
  • a protective layer 50 having an opening 50a in a predetermined region is laminated on the third insulating resin layer 40 so as to cover the wiring layer 30 by photolithography. . Then, the external connection electrode 60 is formed in the opening 50a. Thus, a plurality of semiconductor modules 100 connected by the flat plate 90, the second insulating resin layer 80, the third insulating resin layer 40, and the protective layer 50 are formed.
  • the flat plate 90 is peeled off from the second insulating resin layer 80 of each semiconductor module 100, and the plurality of semiconductor modules 100 are separated into individual pieces. To do.
  • the semiconductor module 100 is formed by the manufacturing process described above.
  • the copper plate 33, the third insulating resin layer 40, and the semiconductor element 10 are integrated by pressure bonding, and at this time, the electrode 32 is allowed to enter the third insulating resin layer 40 and the element electrode 12 Electrically connected. Even in such a case, the same effect as in the first embodiment can be obtained. Moreover, in this embodiment, since the copper plate 33, the 3rd insulating resin layer 40, and the semiconductor element 10 are crimped
  • FIG. 10 is a diagram showing a configuration of a mobile phone including the semiconductor module 100 according to the embodiment of the present invention.
  • the mobile phone 111 has a structure in which a first housing 112 and a second housing 114 are connected by a movable portion 120.
  • the first housing 112 and the second housing 114 can be rotated about the movable portion 120 as an axis.
  • the first housing 112 is provided with a display unit 118 and a speaker unit 124 that display information such as characters and images.
  • the second housing 114 is provided with an operation unit 122 such as operation buttons and a microphone unit 126.
  • the semiconductor module 100 according to each embodiment of the present invention is mounted inside such a mobile phone 111.
  • FIG. 11 is a partial cross-sectional view (cross-sectional view of the first housing 112) of the mobile phone shown in FIG.
  • the semiconductor module 100 according to each embodiment of the present invention is mounted on the printed board 128 via the external connection electrode 60 and is electrically connected to the display unit 118 and the like via the printed board 128.
  • a heat dissipation substrate 116 such as a metal substrate is provided on the back surface side of the semiconductor module 100 (the surface opposite to the external connection electrode 60).
  • heat generated from the semiconductor module 100 can be generated inside the first housing 112. The heat can be efficiently radiated to the outside of the first housing 112 without causing any trouble.
  • the portable device according to the present embodiment equipped with the semiconductor module 100 is manufactured. Cost is reduced.
  • the fourth insulating resin layer 70 is removed using a solvent to peel the flat plate 90 from the second insulating resin layer 80.
  • a solvent to peel the flat plate 90 from the second insulating resin layer 80.
  • at least one of the fourth insulating resin layers 70 is removed.
  • the portion may be thermally cured to reduce the adhesive strength of the fourth insulating resin layer 70, and thereby the flat plate 90 may be peeled off.
  • the fourth insulating resin layer 70 may include a photocurable resin that is cured by light irradiation.
  • a photocurable resin include an ultraviolet curable resin.
  • the fourth insulating resin layer 70 is cured by irradiating light to the fourth insulating resin layer 70 through the flat plate 90 which is a glass plate, and the adhesive force of the fourth insulating resin layer 70 is increased. Can be reduced. Therefore, the fourth insulating resin layer 70 can be cured more reliably by a simple method, and therefore the flat plate 90 can be easily peeled off.
  • the flat plate 90 may be made of a material other than glass as long as it has translucency. In order to obtain the effect of preventing the peeling between the semiconductor element 10 and the second insulating resin layer 80 described above, glass is preferable as the light-transmitting material.
  • the flat plate 90 may be made of a material having no translucency other than glass. In this case, the degree of freedom in selecting the material of the flat plate 90 can be increased, and the cost can be reduced.
  • a flat plate 90 with a double-sided tape attached to one main surface may be prepared, and the semiconductor element 10 may be fixed to the flat plate 90 with this double-sided tape.
  • the double-sided tape may function as the second insulating resin layer 80 as it is, or after the third insulating resin layer 40 is laminated on the main surface of the semiconductor element 10 opposite to the side in contact with the double-sided tape,
  • the second insulating resin layer 80 may be laminated by peeling.
  • the interface between the third insulating resin layer 40 and the second insulating resin layer 80 is not a side surface of the semiconductor element 10, located on the other main surface S 12 and on substantially the same surface of the semiconductor element 10 .
  • the wiring layer is a single layer.
  • the present invention is not limited to this, and the wiring layer may be further multilayered.
  • the semiconductor module 100 is separated by separating the flat plate 90 after the third insulating resin layer 40, the second insulating resin layer 80, and the protective layer 50 are cut. After peeling off, each layer may be cut to separate the semiconductor module 100 into individual pieces.
  • the present invention can be used in a method for manufacturing a semiconductor module.

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Abstract

【課題】ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させる。 【解決手段】半導体モジュールの製造方法は、素子電極１２を有する半導体素子１０が複数形成された半導体ウエハ１を第１絶縁樹脂層２０に接着する工程と、半導体ウエハ１を切断して複数の半導体素子１０に個片化する工程と、第１絶縁樹脂層２０を２軸延伸して引き伸ばし、隣接する半導体素子１０の間隔を広げる工程と、複数の半導体素子１０を第２絶縁樹脂層を介して平板に固定し、第１絶縁樹脂層２０を除去する工程と、複数の半導体素子１０と、第３絶縁樹脂層と、銅板とがこの順に積層され、素子電極１２と銅板とを電気的に接続するための電極を有する積層体を形成する工程と、銅板を選択的に除去して配線層を形成し、複数の半導体モジュールを形成する工程と、半導体モジュールを個片化する工程と、を含む。

Description

半導体モジュールの製造方法
　本発明は、半導体モジュールの製造方法に関する。
　携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使いやすく便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数（入出力部の数）が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
　このようなＣＳＰタイプの半導体モジュールの製造方法において、その工程数を低減するための方法として以下の方法が開示されている（特許文献１参照）。すなわち、当該方法は、まずベース板上に外部接続電極を有する半導体構成体を相互に離間させて配置し、半導体構成体の周側面に絶縁層を形成する。そして、半導体構成体と絶縁層を絶縁膜で覆い、絶縁膜上に突起電極を有する金属板を配置して、突起電極を絶縁膜に食い込ませて外部接続電極に接続する。その後、金属板をパターニングして再配線を形成して半導体モジュールを完成させる。
　上述したＣＳＰタイプの半導体モジュールの製造方法では、半導体素子が複数形成された半導体ウエハがダイシングテープなどに固着された状態でダイシングされる。そして、ダイシングによって個片化された各半導体素子が１つずつダイシングテープから引き剥がされ、支持体となるベース板上に相互に離間して配置されて、半導体モジュールが形成される。
　特許文献２には、個片化された半導体素子をダイシングテープから引き剥がす作業に採用可能なウエハ拡張装置、いわゆるエキスパンダー装置が開示されている。このウエハ拡張装置は、ダイシングされたウエハが固着されたウエハシート（ダイシングテープ）をクランプして突き上げテーブルにセットし、ウエハシートを突き上げることでウエハシートに固着されたウエハを拡張するものである。ウエハを拡張することで、隣接する半導体素子間に隙間を設けることができ、各半導体素子を容易にダイシングテープから引き剥がすことができる。
特開２００４－３４９３６１号公報 特開平３－４６２５３号公報
　上述のように、従来のＣＳＰタイプの半導体モジュールの製造方法では、個片化された各半導体素子を１つずつダイシングテープから引き剥がして、支持体となるベース板上に相互に離間させて配置し、半導体モジュールを形成していた。そのため、半導体素子の配置に時間がかかり、半導体モジュールの生産効率を低下させる要因となっていた。
　本発明はこうした課題に鑑みてなされたものであり、その目的は、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させる技術の提供にある。
　上記課題を解決するために、本発明のある態様は半導体モジュールの製造方法である。この半導体モジュールの製造方法は、一方の主表面に素子電極を有する半導体素子が複数形成された半導体基板を、伸張性を有する第１絶縁樹脂層に、一方の主表面が第１絶縁樹脂層に接するようにして接着する工程と、半導体基板を切断して複数の半導体素子に個片化する工程と、第１絶縁樹脂層を２軸延伸して引き伸ばし、隣接する半導体素子の間隔を広げる工程と、第１絶縁樹脂層が引き伸ばされた状態で、複数の半導体素子の他方の主表面側に第２絶縁樹脂層および平板を配置して、複数の半導体素子を第２絶縁樹脂層を介して平板に固定するとともに、第１絶縁樹脂層を除去する工程と、第２絶縁樹脂層を介して平板に固定された複数の半導体素子と、第３絶縁樹脂層と、金属板とがこの順に積層され、各半導体素子の素子電極と金属板とを電気的に接続するための電極を有する積層体を形成する工程と、金属板を選択的に除去して各半導体素子に対応する配線層を形成し、平板、第２絶縁樹脂層、および第３絶縁樹脂で連結された複数の半導体モジュールを形成する工程と、第２絶縁樹脂層および第３絶縁樹脂層の切断と、第２絶縁樹脂層からの平板の除去とを順不同に実施して半導体モジュールを個片化する工程と、を含むことを特徴とする。
　この態様によれば、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させることができる。
　上記態様の積層体を形成する工程において、電極として突起電極が設けられた金属板に第３絶縁樹脂層を積層して突起電極の頂部面を第３絶縁樹脂層から露出させ、第２絶縁樹脂層を介して平板に固定された複数の半導体素子と金属板とを貼り合わせて突起電極と素子電極とを電気的に接続することで積層体を形成してもよい。
　上記態様の積層体を形成する工程において、第２絶縁樹脂層を介して平板に固定された複数の半導体素子と金属板とを第３絶縁樹脂層を介して圧着し、金属板と第３絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、素子電極と電気的に接続するようにビアホール内に電極としてビア電極を形成することで積層体を形成してもよい。
　上記態様の積層体を形成する工程において、電極として突起電極が設けられた金属板と、第２絶縁樹脂層を介して平板に固定された複数の半導体素子とを、第３絶縁樹脂層を介して圧着し、突起電極が第３絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続することで積層体を形成してもよい。
　上記態様において、平板と第２絶縁樹脂層とは、剥離機能を有する第４絶縁樹脂層を介して接着されていてもよい。また、上記態様において、第４絶縁樹脂層は、光硬化型樹脂を含み、平板は、透光性を有し、平板を第２絶縁樹脂層から除去するために、平板を介して第４絶縁樹脂層に光を照射して第４絶縁樹脂層を硬化させる工程を含んでもよい。
　上記態様において、平板はガラス板であってもよい。
　本発明によれば、ＣＳＰタイプの半導体モジュールの製造方法において、半導体モジュールの生産効率を向上させることができる。
実施形態１に係る半導体モジュールの構成を示す概略断面図である。 図２（Ａ）～図２（Ｃ）は、半導体素子の個片化方法を示す工程断面図である。 図３（Ａ）～図３（Ｃ）は、半導体素子の個片化方法を示す工程断面図である。 図４（Ａ）～図４（Ｆ）は、電極の形成方法を示す工程断面図である。 図５（Ａ）～図５（Ｃ）は、配線層の形成方法、および電極と素子電極との接続方法を示す工程断面図である。 図６（Ａ）～図６（Ｃ）は、配線層の形成方法、および電極と素子電極との接続方法を示す工程断面図である。 図７（Ａ）～図７（Ｃ）は、実施形態２に係る半導体モジュールの製造方法における、配線層および電極の形成方法、および電極と素子電極との接続方法を示す工程断面図である。 図８（Ａ）～図８（Ｃ）は、実施形態２に係る半導体モジュールの製造方法における、配線層および電極の形成方法、および電極と素子電極との接続方法を示す工程断面図である。 図９（Ａ）～図９（Ｅ）は、実施形態３に係る半導体モジュールの製造方法における、配線層の形成方法、および電極と素子電極との接続方法を示す工程断面図である。 実施形態４に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
　図１は、実施形態１に係る半導体モジュールの構成を示す概略断面図である。半導体モジュール１００は、主な構成として半導体素子１０、第３絶縁樹脂層４０、配線層３０、第２絶縁樹脂層８０、保護層５０、および外部接続電極６０を備える。
　半導体素子１０は、一方の主表面Ｓ１１に素子電極１２を有する。また、半導体素子１０は、主表面Ｓ１１に積層された素子保護層１４を有する。素子保護層１４には、素子電極１２が露出するように開口が設けられている。半導体素子１０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。素子保護層１４の具体例としては、ポリイミド層が挙げられる。また、素子電極１２には、たとえばアルミニウム（Ａｌ）が用いられる。半導体素子１０の素子保護層１４を除いた部分（シリコン部分）の厚さは、例えば約２５０μｍであり、素子保護層１４の厚さは、例えば約３μｍである。
　半導体素子１０の一方の主表面Ｓ１１側には、第３絶縁樹脂層４０が設けられている。第３絶縁樹脂層４０は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。第３絶縁樹脂層４０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度約１６０℃、圧力約８ＭＰａの条件下で、粘度が約１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度約１６０℃の条件下で、約５～１５ＭＰａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。第３絶縁樹脂層４０の厚さは、例えば約３０μｍである。
　第３絶縁樹脂層４０の半導体素子１０と反対側の主表面には、配線層３０が配置されている。配線層３０は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは配線層３０は電解銅などで形成されてもよい。配線層３０の第３絶縁樹脂層４０側の面には、素子電極１２のそれぞれに対応する電極３２が設けられている。本実施形態の電極３２は、突起電極であり、配線層３０と電気的に接続されている。配線層３０と電極３２とは一体成型されていることが好ましい。これによれば、熱応力による配線層３０と電極３２との界面における亀裂（クラック）の発生などを防止でき、また配線層３０と電極３２とが別体であるときに比べて両者の接続が確実である。さらに、素子電極１２と配線層３０との電気的な接続を、電極３２と素子電極１２との接続と同時にできることから、工程数が増大しないという効果を奏する。配線層３０の電極３２と反対側の面における端部領域には、後述する外部接続電極６０が配置されるランド領域が形成されている。配線層３０の厚さは、たとえば約２０μｍである。また、電極３２の基底部の径、頂部の径、高さは、たとえばそれぞれ、約４０μｍφ、約３０μｍφ、約２０μｍである。
　配線層３０の第３絶縁樹脂層４０と反対側の主表面には、配線層３０の酸化などを防ぐための保護層５０が設けられている。保護層５０としては、ソルダーレジスト層などが挙げられる。配線層３０のランド領域に対応する保護層５０の所定領域には、開口部５０ａが形成されており、開口部５０ａによって配線層３０のランド領域が露出している。開口部５０ａ内には、はんだボールなどの外部接続電極６０が設けられ、外部接続電極６０と配線層３０とが電気的に接続されている。外部接続電極６０を形成する位置、すなわち開口部５０ａの形成領域は、たとえば再配線で引き回した先の端部領域である。保護層５０の厚さは、例えば約３０μｍである。
　半導体素子１０の他方の主表面Ｓ１２側には、第２絶縁樹脂層８０が設けられている。第２絶縁樹脂層８０は、例えばエポキシ系熱硬化型樹脂などの絶縁性の樹脂からなる。第２絶縁樹脂層８０の厚さは、例えば約２５０μｍである。
　第２絶縁樹脂層８０、半導体素子１０、第３絶縁樹脂層４０、および配線層３０がこの順で積層されて一体化された状態において、第２絶縁樹脂層８０と第３絶縁樹脂層４０とは、半導体素子１０の側方において接している。すなわち、第２絶縁樹脂層８０と第３絶縁樹脂層４０との界面が半導体素子１０の側面と接している。したがって、半導体素子１０は、その側面が第２絶縁樹脂層８０と第３絶縁樹脂層４０とによって被覆されている。これにより、第２絶縁樹脂層８０と半導体素子１０との間の剥離抑制と、第３絶縁樹脂層４０と半導体素子１０との間の剥離抑制との両立を図ることができる。
（半導体モジュールの製造方法）
　図２（Ａ）～図２（Ｃ）、および図３（Ａ）～図３（Ｃ）は、半導体素子の個片化方法を示す工程断面図である。各図において（ｉ）は平面図、（ｉｉ）は（ｉ）におけるＡ－Ａ線に沿った部分断面図である。なお、各図の（ｉ）では、（ｉｉ）に示す素子電極１２の図示を省略している。
　まず、図２（Ａ）に示すように、一方の主表面に素子電極１２が設けられた半導体素子１０が複数形成され、マトリクス状に配置された半導体基板としての半導体ウエハ１を準備する。具体的には、たとえば、Ｐ型シリコン基板などの半導体ウエハ１の表面に周知の技術により所定の集積回路などの半導体素子１０と、その周辺部あるいは上部に素子電極１２が形成されている。また、この素子電極１２を除いた半導体素子１０の表面上の領域に、半導体素子１０を保護するための素子保護層１４が形成されている。各半導体素子１０は、図示しない複数のスクライブラインによって区画されている。
　準備した半導体ウエハ１を、伸張性を有する第１絶縁樹脂層２０の上に接着する。このとき、半導体ウエハ１は、素子電極１２が設けられた一方の主表面が第１絶縁樹脂層２０に接するようにして第１絶縁樹脂層２０に接着される。第１絶縁樹脂層２０の半導体ウエハ１を載置する側の主表面には接着剤が塗布してあり、この接着剤の粘着力によって半導体ウエハ１が第１絶縁樹脂層２０に接着される。本実施形態では、第１絶縁樹脂層２０として、伸縮性を有する材料、たとえば塩化ビニル樹脂やポリオレフィン系樹脂などを用いている。第１絶縁樹脂層２０の膜厚はたとえば約１００μｍである。
　次に、図２（Ｂ）に示すように、半導体ウエハ１をダイシングして、複数の半導体素子１０に個片化する。半導体ウエハ１のダイシングでは、従来公知のダイシング装置を用いて、複数の半導体素子１０を区画する図示しないスクライブラインに沿って半導体ウエハ１が切断される。半導体素子１０は、たとえば約５ｍｍ四方の平面視略四角形形状である。
　次に、図２（Ｃ）に示すように、第１絶縁樹脂層２０を２軸延伸して引き伸ばし、隣接する半導体素子１０の間隔を広げる。具体的には、２軸延伸装置の複数のチャック２００で第１絶縁樹脂層２０の４辺を所定の間隔をあけて把持する。そして、２軸延伸装置を駆動させて第１絶縁樹脂層２０をＸ軸方向およびＹ軸方向に延伸する。第１絶縁樹脂層２０
を引き延ばす量は、たとえば隣接する半導体素子１０の間隔が、後述する半導体モジュール１００の個片化の際に切断されるダイシングライン２の幅と、各半導体モジュール１００の形成領域４における半導体素子１０の側方領域Ｂ２つ分との和になる量である。具体的には、たとえば約１～５ｍｍである。なお、第１絶縁樹脂層２０を延伸する方向（Ｘ軸方向およびＹ軸方向）と、半導体ウエハ１のダイシング方向（半導体素子１０が整列する方向）とは、一致していることが好ましい。この場合には、隣接する半導体素子１０の距離をより精度よく均一にすることができる。
　第１絶縁樹脂層２０を２軸延伸することで、第１絶縁樹脂層２０をむら無くほぼ均一に引き延ばすことができる。そのため、各半導体素子１０のＸ軸方向およびＹ軸方向の整列性を保ったまま、半導体ウエハ１を拡張することができる。したがって、隣接する半導体素子１０の間隔を略均等にすることができるため、第１絶縁樹脂層２０上での半導体素子１０の位置によらず、素子電極１２と電極３２とを確実に接続することができる。したがって、半導体モジュール１００の製造歩留まりを高めることができる。
　次に、図３（Ａ）に示すように、半導体素子１０の他方の主表面、すなわち、第１絶縁樹脂層２０に接する側と反対側の主表面に、第２絶縁樹脂層８０を積層する。第２絶縁樹脂層８０は、半導体素子１０の他方の主表面と、当該他方の主表面と接する側面の一部を被覆するように設けられる。第２絶縁樹脂層８０は、樹脂を溶剤に溶かしたものや、重合前のモノマーを塗布することにより形成してもよいし、フィルム状の樹脂を加熱・加圧することにより形成してもよい。
　次に、図３（Ｂ）に示すように、第１絶縁樹脂層２０が引き伸ばされた状態で、第４絶縁樹脂層７０を積層した平板９０を半導体素子１０の他方の主表面側に配置して、第２絶縁樹脂層８０に第４絶縁樹脂層７０を介して平板９０を接着する。これにより、第２絶縁樹脂層８０を介して複数の半導体素子１０が平板９０に固定される。第４絶縁樹脂層７０は、接着性を有するとともに、平板９０の剥離工程に至るまでの製造工程で第４絶縁樹脂層７０にかかる熱によって硬化しない程度の熱硬化温度を有する樹脂からなる。これにより、平板９０の剥離工程までの間に、第４絶縁樹脂層７０の少なくとも一部が熱硬化してその接着力が低下し、平板９０が剥離してしまうことを防ぐことができる。なお、第４絶縁樹脂層７０は、平板剥離工程においてそれ自体が硬化することにより接着力が低下してしまい、平板９０を第２絶縁樹脂層８０から剥離させるための剥離機能も有する。このような樹脂としては、アクリル系やシリコン系の粘着材などを挙げることができる。なお、第４絶縁樹脂層７０は、接着性を有する紫外線硬化樹脂を両面に備えたフィルムであってもよい。その場合でも、ＵＶ光を第４絶縁樹脂層７０に照射することにより、上記熱硬化樹脂と同様に平板９０を第２絶縁樹脂層８０から剥離させるための剥離機能も有するので容易に平板９０を剥離することができる。
　平板９０は、例えばガラス板からなり、その厚さは、たとえば約０．５ｍｍである。平板９０は、ガラス板であるため、その組成がシリコンからなる半導体素子１０と近似している。そのため、平板９０と半導体素子１０との熱膨張係数の差は、第２絶縁樹脂層８０と半導体素子１０との熱膨張係数の差よりも小さい。このように、第２絶縁樹脂層８０を熱膨張係数の差が小さい半導体素子１０と平板９０とで挟むことで、後に続く工程で半導体素子１０や第２絶縁樹脂層８０などが加熱された場合に生じ得る、熱膨張係数の差に起因した半導体素子１０と第２絶縁樹脂層８０との剥離を防ぐことができる。
　次に、図３（Ｃ）に示すように、第１絶縁樹脂層２０を除去する。
　図４（Ａ）～図４（Ｆ）は、電極の形成方法を示す工程断面図である。本実施形態では、電極３２が突起電極である場合を例に説明する。
　まず、図４（Ａ）に示すように、少なくとも、電極３２の高さと配線層３０の厚さとの和より大きい厚さを有する金属板としての銅板３３を用意する。
　次に、図４（Ｂ）に示すように、フォトリソグラフィ法により、電極３２のパターンに合わせてレジスト７１を選択的に形成する。具体的には、ラミネーター装置を用いて銅板３３に所定膜厚のレジスト膜を貼り付け、電極３２のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板３３の上にレジスト７１が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板３３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
　次に、図４（Ｃ）に示すように、レジスト７１をマスクとして、銅板３３に所定のパターンの電極３２を形成する。具体的には、レジスト７１をマスクとし、塩化第二鉄溶液などの薬液を用いてウェットエッチング処理などを施すことにより、所定のパターンを有する電極３２を形成する。電極３２を形成した後、剥離剤を用いてレジスト７１を剥離する。電極３２の位置は、第１絶縁樹脂層２０を引き伸ばして隣接する半導体素子１０の間隔が広げられた状態での各素子電極１２の位置に対応している。
　次に、図４（Ｄ）に示すように、電極３２が形成された側の銅板３３の主表面に、電極３２が被覆されるように第３絶縁樹脂層４０を積層する。
　次に、図４（Ｅ）に示すように、第３絶縁樹脂層４０の主表面に、たとえばＯ２プラズマなどによるアッシング処理を施し、第３絶縁樹脂層４０を所定量だけ除去して電極３２の頂部面を露出させることにより、電極３２を第３絶縁樹脂層４０に貫通させる。
　次に、図４（Ｆ）に示すように、塩化第二鉄溶液などの薬液を用いたウェットエッチング処理などにより、電極３２が設けられた側と反対側の銅板３３の表面をエッチバックして銅板３３を薄膜化する。この際、電極３２の表面を覆うように第３絶縁樹脂層４０上にレジスト保護膜（図示せず）を形成して電極３２を保護しておき、エッチング処理後にレジスト保護膜を除去する。これにより、銅板３３の厚さが配線層３０の厚さに加工される。以上説明した工程により、電極３２が一体的に形成されるとともに、電極３２の形成された側の主表面に第３絶縁樹脂層４０が積層された銅板３３が形成される。
　図５（Ａ）～図５（Ｃ）、および図６（Ａ）～図６（Ｃ）は、配線層の形成方法、および電極と素子電極との接続方法を示す工程断面図である。
　まず、図５（Ａ）に示すように、第３絶縁樹脂層４０が積層された銅板３３を、電極３２が半導体素子１０側を向くようにして配置して、プレス装置を用いて、銅板３３と平板９０に固定された複数の半導体素子１０とを貼り合わせる。貼り合わせ時の圧力および温度は、例えばそれぞれ約５ＭＰａおよび約２００℃である。その結果、電極３２と素子電極１２とが電気的に接続される。また、貼り合わせ時の加熱によって第２絶縁樹脂層８０が熱硬化し、半導体素子１０が第２絶縁樹脂層８０に固定される。また、貼り合わせ時の加熱および加圧によって第３絶縁樹脂層４０が塑性流動を起こし、第２絶縁樹脂層８０と第３絶縁樹脂層４０とが圧着される。
　これにより、図５（Ｂ）に示すように、第２絶縁樹脂層８０を介して平板９０に固定された複数の半導体素子１０と、第３絶縁樹脂層４０と、銅板３３とがこの順に積層され、素子電極１２と銅板３３とを電気的に接続するための電極３２を有する積層体が形成される。
　次に、フォトリソグラフィ法により、第３絶縁樹脂層４０が設けられた側と反対側の銅板３３の主表面に、配線層３０のパターンに合わせてレジスト（図示せず）を選択的に形成する。そして、このレジストをマスクとしたウェットエッチング処理などを施すことで銅板３３を選択に除去して、図５（Ｃ）に示すように、各半導体素子１０に対応する所定パターンの配線層３０を形成する。その後、レジストを剥離する。
　次に、図６（Ａ）に示すように、フォトリソグラフィ法により、外部接続電極６０の形成位置に対応する領域に開口部５０ａを有する保護層５０を、配線層３０を覆うようにして第３絶縁樹脂層４０の上に積層する。そして、開口部５０ａ内に外部接続電極６０を形成する。これにより、平板９０、第２絶縁樹脂層８０、第３絶縁樹脂層４０、および保護層５０で連結された複数の半導体モジュール１００が形成される。
　次に、図６（Ｂ）に示すように、ダイシングライン２に沿ってダイシングして、第３絶縁樹脂層４０、第２絶縁樹脂層８０、および保護層５０を切断する。
　次に、図６（Ｃ）に示すように、各半導体モジュール１００の第２絶縁樹脂層８０から平板９０を剥離して、複数の半導体モジュール１００を個片化する。平板９０の剥離は次のようにして行うことができる。すなわち、例えば平板９０に多数の貫通孔を形成してこの貫通孔に溶剤を流しこみ、第４絶縁樹脂層７０を除去することで平板９０を剥離する。以上説明した製造工程により、半導体モジュール１００が形成される。
　（延伸性能試験）
　２軸延伸装置のフィルム延伸性能と従来公知のエキスパンダー装置のフィルム延伸性能とを比較するために、２軸延伸装置およびエキスパンダー装置のそれぞれで第１絶縁樹脂層２０に相当するフィルムを引き伸ばし、その結果を比較した。具体的には、厚さ８０μｍのポリ塩化ビニル製のダイシングフィルムに、厚さ６２５μｍの６インチＳｉウエハを接着し、このＳｉウエハを５ｍｍ四方にダイシングした。そして、２軸延伸装置については、１５分のプレヒートの後、雰囲気温度６０℃、延伸速度１ｍｍ／分で、１７０ｍｍ四方の領域が２５０ｍｍ四方になるまで延伸した。
　一方、エキスパンダー装置については、ウエハ拡張装置ＭＯＤＥＬ　ＨＳ－１８１０－８（ヒューグルエレクトロニクス社製）を用い、１５秒のプレヒートの後、ステージ温度５５℃、ステージ移動速度１０目盛りで、ステージストロークが９０ｍｍとなるまで延伸した。その後、ウエハの中心を座標（０，０）として、座標（０，１４）、（０，７）、（０，０）、（０，－７）、（０，－１４）の各座標ポイントにおけるＸ軸方向およびＹ軸方向の半導体素子間距離を測定した。
　各座標ポイントは、Ｘ軸方向に延びるダイシングライン（Ｘ方向ダイシングライン）とＹ軸方向に延びるダイシングライン（Ｙ方向ダイシングライン）の交点位置とした。各座標の数字の絶対値は、ウエハの中心を通るＸ方向ダイシングラインをＸ軸基準ダイシングラインとし、ウエハの中心を通るＹ方向ダイシングラインをＹ軸基準ダイシングラインとして、各座標ポイントを通るダイシングラインが各基準ダイシングラインから何本目のダイシングラインであるかを示している。例えば、Ｘ軸基準ダイシングラインが通る座標ポイントのＸ座標は「０」である。また、Ｘ軸基準ダイシングラインの隣のＸ方向ダイシングラインは、Ｘ軸基準ダイシングラインから１本目のＸ方向ダイシングラインであり、このＸ方向ダイシングラインが通る座標ポイントのＸ座標の絶対値は「１」となる。座標（０，７）は、Ｘ軸基準ダイシングラインと、Ｙ軸基準ダイシングラインから７本目のＹ方向ダイシングラインとの交点であることを意味する。
　また、各座標ポイントにおけるＸ軸方向およびＹ軸方向の半導体素子間距離は、各座標ポイントを囲む４つの半導体素子１０における互いのＸ軸方向およびＹ軸方向の離間距離を平均して算出した。なお、半導体素子間距離の算出方法は特にこれに限定されず、任意の半導体素子１０とこれと隣り合う４つの半導体素子１０とのＸ軸方向およびＹ軸方向の離間距離を平均して算出するなどの他の方法を採用してもよい。表１に、２軸延伸装置を用いて第１絶縁樹脂層２０を引き伸ばした場合の半導体素子間距離（表１の（Ａ））と、従来公知のエキスパンダー装置を用いて第１絶縁樹脂層２０を引き伸ばした場合の半導体素子間距離（表１の（Ｂ））とを示す。
Figure JPOXMLDOC01-appb-T000001
　２軸延伸装置を用いた場合の結果と、ウエハシートを突き上げて半導体素子間を拡張する従来タイプのエキスパンダー装置を用いた場合の結果を比較すると、表１の（Ａ）に示すように、２軸延伸装置を用いた場合には、各座標における素子間距離がほぼ均等であった。これに対し、表１の（Ｂ）に示すように、エキスパンダー装置を用いた場合には、ウエハの中心に近いほど素子間距離が大きくなっていた。すなわち、エキスパンダー装置では、第１絶縁樹脂層２０の中心領域が周縁領域よりも延伸されることが分かった。なお、２軸延伸装置およびエキスパンダー装置の双方とも、各ポイントにおいてＹ軸方向よりもＸ軸方向の素子間距離の方が大きかったが、これはダイシングフィルム自体の特性によるものであると考えられる。
　以上説明したように本実施形態に係る半導体モジュール１００の製造方法では、素子電極１２が第１絶縁樹脂層２０と接するように半導体ウエハ１を第１絶縁樹脂層２０に接着して、半導体ウエハ１を切断した後、第１絶縁樹脂層２０を２軸延伸して引き伸ばしている。そして、第１絶縁樹脂層２０が引き伸ばされた状態で各半導体素子１０を第２絶縁樹脂層８０を介して平板９０に固定し、平板９０に固定された複数の半導体素子１０と、銅板３３とを貼り合わせている。そのため、個片化された各半導体素子１０を１つずつ引き剥がして、所定間隔だけ離間させて再配置するという工程がなくなり、半導体モジュール１００の製造時間が短縮される。その結果、半導体モジュール１００の生産効率が向上し、さらには半導体モジュール１００の製造コストを低減することができる。
　また、第１絶縁樹脂層２０は２軸延伸して引き伸ばされている。そのため、従来のエキスパンダー装置を用いて引き伸ばした場合と比べて、隣接する半導体素子１０の距離を均一にすることができる。したがって、各半導体素子１０における素子電極１２と電極３２との接続を確実に行うことができ、半導体モジュール１００の製造歩留まりを高めることができる。
　また、平板９０を半導体素子１０と材質が近いガラス板とすることで、製造工程での半導体素子１０や第３絶縁樹脂層４０の加熱によって生じ得る、熱膨張係数差に起因した半導体素子１０と第３絶縁樹脂層４０との剥離を防ぐことができる。
　また、第１絶縁樹脂層２０を引き伸ばして隣接する半導体素子１０の間隔を広げているため、各半導体素子１０における外部接続電極６０の配置可能範囲を拡げることができる。そのため、外部接続電極６０の形成数を増やすことができ、半導体素子１０の多ピン化に対応することができる。
　また、銅板３３は、電極３２が第３絶縁樹脂層４０から露出した状態で半導体素子１０と貼り合わせられる。そのため、銅板３３と半導体素子１０との貼り合わせの際の位置決めを正確に行うことができる。これにより、電極３２と素子電極１２との接続信頼性が向上する。
　（実施形態２）
　実施形態２に係る半導体モジュールの製造方法は、電極３２の構造および形成方法と、素子電極１２と電極３２との接続方法が実施形態１と異なる。以下、本実施形態について説明する。なお、実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
　図７（Ａ）～図７（Ｃ）、および図８（Ａ）～図８（Ｃ）は、実施形態２に係る半導体モジュールの製造方法における、配線層および電極の形成方法、および電極と素子電極との接続方法を示す工程断面図である。
　まず、図７（Ａ）に示すように、金属板としての銅板３５と、平板９０に固定された複数の半導体素子１０とを、第３絶縁樹脂層４０を介して圧着する。
　次に、図７（Ｂ）に示すように、たとえばフォトリソグラフィ法により、電極３２のパターンに合わせて銅板３５を選択的に除去する。そして、第３絶縁樹脂層４０のうち、銅板３５が除去されて露出した部分に例えばレーザを照射して、素子電極１２が露出するまで第３絶縁樹脂層４０を選択的に除去する。これにより、複数のビアホール３７が形成される。ここで、レーザ照射には、たとえば炭酸ガスレーザを用いることができる。
　次に、図７（Ｃ）に示すように、たとえば無電解めっき法および電解めっき法により、あるいは無電解めっき法のみにより、銅板３５と素子電極１２とを電気的に接続するように、銅板３５およびビアホール３７の表面に銅（Ｃｕ）などの金属をめっきする。その結果、導電層３６が形成される。導電層３６のうち、ビアホール３７内に形成された領域が電極３２となり、それ以外の領域が銅板となる。したがって、本実施形態の電極３２は、ビア電極である。導電層３６と素子電極１２とは電極３２を介して導通される。なお、銅板３５とめっきされた金属との界面は図示していない。本実施形態ではこのような方法により、第２絶縁樹脂層８０を介して平板９０に固定された複数の半導体素子１０と、第３絶縁樹脂層４０と、導電層３６の銅板とがこの順に積層され、素子電極１２と導電層３６の銅板とを電気的に接続するための電極３２を有する積層体が形成される。
　次に、フォトリソグラフィ法により、第３絶縁樹脂層４０と接する側と反対側の導電層３６の主表面に、所定パターンのレジスト（図示せず）を選択的に形成する。そして、このレジストをマスクとして用いたウェットエッチング処理などにより導電層３６を選択に除去して、図８（Ａ）に示すように、各半導体素子１０に対応する所定パターンの配線層３０を形成する。その後、レジストを剥離する。
　次に、図８（Ｂ）に示すように、フォトリソグラフィ法により、所定領域に開口部５０ａを有する保護層５０を、配線層３０を覆うようにして第３絶縁樹脂層４０の上に積層する。そして、開口部５０ａ内に外部接続電極６０を形成する。これにより、平板９０、第２絶縁樹脂層８０、第３絶縁樹脂層４０、および保護層５０で連結された複数の半導体モジュール１００が形成される。
　次に、図８（Ｃ）に示すように、ダイシングライン２に沿ってダイシングし、各半導体モジュール１００の第２絶縁樹脂層８０から平板９０を剥離して、複数の半導体モジュール１００を個片化する。以上説明した製造工程により、半導体モジュール１００が形成される。
　以上説明した実施形態２では、電極３２をビア電極としている。このような場合であっても、実施形態１と同様の効果を得ることができる。また、本実施形態では、電極３２と素子電極１２とを接続する際に、電極３２と素子電極１２とを圧着していないため、素子電極１２および半導体素子１０にダメージを与えるおそれを低減することができる。
　（実施形態３）
　実施形態３に係る半導体モジュールの製造方法は、素子電極１２と電極３２との接続方法が実施形態１と異なる。以下、本実施形態について説明する。なお、実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
　図９（Ａ）～図９（Ｅ）は、実施形態３に係る半導体モジュールの製造方法における、配線層の形成方法、および電極と素子電極との接続方法を示す工程断面図である。
　まず、図４（Ａ）～図４（Ｃ）に示す工程により、電極３２が形成された銅板３３を用意する。そして、図４（Ｆ）に示す工程と同様にして配線層３０の厚さまで銅板３３を薄膜化する。本実施形態では、電極３２は突起電極である。続いて、図９（Ａ）に示すように、電極３２が第３絶縁樹脂層４０側を向くようにして、銅板３３を第３絶縁樹脂層４０の一方の主表面側に配置する。また、第２絶縁樹脂層８０を介して平板９０に固定された複数の半導体素子１０を第３絶縁樹脂層４０の他方の主表面側に配置する。そして、プレス装置を用いて、銅板３３と複数の半導体素子１０とを、第３絶縁樹脂層４０を介して圧着する。プレス加工時の圧力および温度は、それぞれ約５ＭＰａおよび約２００℃である。
　プレス加工により、第３絶縁樹脂層４０が塑性流動を起こし、電極３２が第３絶縁樹脂層４０を貫通する。そして、図９（Ｂ）に示すように、複数の半導体素子１０、第３絶縁樹脂層４０、および銅板３３が一体化され、電極３２と素子電極１２とが電気的に接続される。本実施形態ではこのような方法により、第２絶縁樹脂層８０を介して平板９０に固定された複数の半導体素子１０と、第３絶縁樹・BR>苑W４０と、銅板３３とがこの順に積層され、素子電極１２と銅板３３とを電気的に接続するための電極３２を有する積層体が形成される。
　なお、電極３２は、その側面形状が先端に近づくにつれて径が細くなるような形状であるため、電極３２が第３絶縁樹脂層４０をスムースに貫通する。また、第３絶縁樹脂層４０は加圧により塑性流動を起こす材料からなるため、積層体において電極３２と素子電極１２との間に第３絶縁樹脂層４０の残膜が介在することが抑制され、両者の接続信頼性の向上が図られる。
　次に、フォトリソグラフィ法により、第３絶縁樹脂層４０と反対側の銅板３３の主表面に、所定パターンのレジスト（図示せず）を選択的に形成する。そして、このレジストをマスクとして用いたウェットエッチング処理などにより銅板３３を選択に除去して、図９（Ｃ）に示すように、各半導体素子１０に対応する所定パターンの配線層３０を形成する。その後、レジストを剥離する。
　次に、図９（Ｄ）に示すように、フォトリソグラフィ法により、所定領域に開口部５０ａを有する保護層５０を、配線層３０を覆うようにして第３絶縁樹脂層４０の上に積層する。そして、開口部５０ａ内に外部接続電極６０を形成する。これにより、平板９０、第２絶縁樹脂層８０、第３絶縁樹脂層４０、および保護層５０で連結された複数の半導体モジュール１００が形成される。
　次に、図９（Ｅ）に示すように、ダイシングライン２に沿ってダイシングし、各半導体モジュール１００の第２絶縁樹脂層８０から平板９０を剥離して、複数の半導体モジュール１００を個片化する。以上説明した製造工程により、半導体モジュール１００が形成される。
　以上説明した実施形態３では、銅板３３と第３絶縁樹脂層４０と半導体素子１０とを圧着して一体化し、その際、電極３２を第３絶縁樹脂層４０内に進入させて素子電極１２と電気的に接続している。このような場合であっても、実施形態１と同様の効果を得ることができる。また、本実施形態では、銅板３３と第３絶縁樹脂層４０と半導体素子１０とを同時に圧着して一体化しているため、製造工程を簡略化することができる。
　（実施形態４）
　次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
　図１０は本発明の実施形態に係る半導体モジュール１００を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール１００はこうした携帯電話１１１の内部に搭載されている。
　図１１は図１０に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール１００は、外部接続電極６０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１００の裏面側（外部接続電極６０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１００から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
　本発明の実施形態に係る半導体モジュール１００によれば、半導体モジュール１００の生産効率が向上し、製造コストが低減するため、こうした半導体モジュール１００を搭載した本実施形態に係る携帯機器については、その製造コストが低減する。
　本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
　上述の各実施形態では、溶剤を用いて第４絶縁樹脂層７０を除去することで、第２絶縁樹脂層８０から平板９０を剥離しているが、たとえば、第４絶縁樹脂層７０の少なくとも一部を熱硬化させて第４絶縁樹脂層７０の接着力を低下させ、これにより平板９０を剥離するようにしてもよい。
　また、第４絶縁樹脂層７０は、光照射によって硬化する光硬化型樹脂を含むものであってもよい。このような光硬化型樹脂としては、紫外線硬化型樹脂などを挙げることができる。この場合、ガラス板である平板９０を介して第４絶縁樹脂層７０に光を照射することで第４絶縁樹脂層７０の少なくとも一部を硬化させて、第４絶縁樹脂層７０の接着力を低下させることができる。したがって、簡便な方法でより確実に第４絶縁樹脂層７０を硬化させることができ、そのため簡単に平板９０を剥離することができる。なお、第４絶縁樹脂層７０を光硬化させるためには、平板９０は透光性を有するものであればガラス以外の材料からなるものであってもよい。なお、上述した半導体素子１０と第２絶縁樹脂層８０との剥離防止効果を得るためには、透光性を有する材料としてはガラスが好ましい。
　また、上述のように第４絶縁樹脂層７０を熱硬化させる場合には、平板９０は、ガラス以外の透光性を有さない材料からなるものであってもよい。この場合、平板９０の材質の選択自由度を高めることができ、コストの低減を図ることができる。
　また、両面テープが一方の主表面に貼り付けられた平板９０を用意し、この両面テープにより平板９０に半導体素子１０を固定するようにしてもよい。両面テープは、そのまま第２絶縁樹脂層８０として機能してもよく、あるいは両面テープと接する側と反対側の半導体素子１０の主表面に第３絶縁樹脂層４０が積層された後、両面テープを剥離して第２絶縁樹脂層８０を積層してもよい。これらの場合には、第３絶縁樹脂層４０と第２絶縁樹脂層８０との界面は半導体素子１０の側面ではなく、半導体素子１０の他方の主表面Ｓ１２と略同一の面上に位置する。
　また、上述の各実施形態では配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。また、上述の各実施形態では、第３絶縁樹脂層４０、第２絶縁樹脂層８０、保護層５０を切断した後で平板９０を剥離して半導体モジュール１００を個片化しているが、平板９０を剥離した後で各層を切断して半導体モジュール１００を個片化してもよい。
　１　半導体ウエハ、　１０　半導体素子、　１２　素子電極、　２０　第１絶縁樹脂層、　３０　配線層、　３２　電極、　３７　ビアホール、　４０　第３絶縁樹脂層、　８０　第２絶縁樹脂層、　９０　平板、　１００　半導体モジュール。
　本発明は、半導体モジュールの製造方法に利用可能である。

Claims (7)

  1. 　一方の主表面に素子電極を有する半導体素子が複数形成された半導体基板を、伸張性を有する第１絶縁樹脂層に、前記一方の主表面が第１絶縁樹脂層に接するようにして接着する工程と、
    　前記半導体基板を切断して複数の前記半導体素子に個片化する工程と、
    　前記第１絶縁樹脂層を２軸延伸して引き伸ばし、隣接する前記半導体素子の間隔を広げる工程と、
    　前記第１絶縁樹脂層が引き伸ばされた状態で、複数の前記半導体素子の他方の主表面側に第２絶縁樹脂層および平板を配置して、複数の前記半導体素子を前記第２絶縁樹脂層を介して平板に固定するとともに、前記第１絶縁樹脂層を除去する工程と、
    　第２絶縁樹脂層を介して平板に固定された複数の前記半導体素子と、第３絶縁樹脂層と、金属板とがこの順に積層され、各半導体素子の前記素子電極と前記金属板とを電気的に接続するための電極を有する積層体を形成する工程と、
    　前記金属板を選択的に除去して各半導体素子に対応する配線層を形成し、前記平板、前記第２絶縁樹脂層、および前記第３絶縁樹脂層で連結された複数の半導体モジュールを形成する工程と、
    　前記第２絶縁樹脂層および前記第３絶縁樹脂層の切断と、前記第２絶縁樹脂層からの前記平板の除去とを順不同に実施して前記半導体モジュールを個片化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  2. 　前記積層体を形成する工程において、前記電極として突起電極が設けられた金属板に第３絶縁樹脂層を積層して前記突起電極の頂部面を前記第３絶縁樹脂層から露出させ、第２絶縁樹脂層を介して平板に固定された複数の前記半導体素子と前記金属板とを貼り合わせて前記突起電極と前記素子電極とを電気的に接続することで前記積層体を形成する請求項１に記載の半導体モジュールの製造方法。
  3. 　前記積層体を形成する工程において、第２絶縁樹脂層を介して平板に固定された複数の前記半導体素子と金属板とを第３絶縁樹脂層を介して圧着し、前記金属板と前記第３絶縁樹脂層とを選択的に除去して複数のビアホールを形成し、前記素子電極と電気的に接続するように前記ビアホール内に前記電極としてビア電極を形成することで前記積層体を形成する請求項１に記載の半導体モジュールの製造方法。
  4. 　前記積層体を形成する工程において、前記電極として突起電極が設けられた金属板と、第２絶縁樹脂層を介して平板に固定された複数の前記半導体素子とを、第３絶縁樹脂層を介して圧着し、前記突起電極が前記第３絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続することで前記積層体を形成する請求項１に記載の半導体モジュールの製造方法。
  5. 　前記平板と前記第２絶縁樹脂層とは、剥離機能を有する第４絶縁樹脂層を介して接着されたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体モジュールの製造方法。
  6. 　前記第４絶縁樹脂層は、光硬化型樹脂を含み、
    　前記平板は、透光性を有し、
    　前記平板を前記第２絶縁樹脂層から除去するために、前記平板を介して前記第４絶縁樹脂層に光を照射して前記第４絶縁樹脂層を硬化させる工程を含む請求項５に記載の半導体モジュールの製造方法。
  7. 　前記平板はガラス板である請求項１乃至６のいずれか１項に記載の半導体モジュールの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015078113A (ja) * 2013-09-12 2015-04-23 日本電気硝子株式会社 支持ガラス基板及びこれを用いた搬送体
JP7494067B2 (ja) 2020-09-14 2024-06-03 キオクシア株式会社 半導体装置の製造方法、及び半導体製造装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6087707B2 (ja) * 2013-04-15 2017-03-01 株式会社ディスコ テープ拡張装置
CN104008986A (zh) * 2014-05-12 2014-08-27 佛山市南海区联合广东新光源产业创新中心 扩张均匀性高的扩晶机
CN104112691A (zh) * 2014-07-26 2014-10-22 佛山市南海区联合广东新光源产业创新中心 均匀扩张的扩晶机
JP2016062986A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置と半導体装置の製造方法
JP6408366B2 (ja) * 2014-12-05 2018-10-17 リンテック株式会社 離間装置および離間方法
JP6401608B2 (ja) * 2014-12-26 2018-10-10 リンテック株式会社 離間装置および離間方法
JP6363947B2 (ja) * 2014-12-26 2018-07-25 リンテック株式会社 離間装置および離間方法
JP6634729B2 (ja) * 2015-08-12 2020-01-22 住友ベークライト株式会社 半導体装置の製造方法
CN109906506A (zh) * 2016-11-28 2019-06-18 株式会社村田制作所 电子部件及其制造方法
CN106783642A (zh) * 2016-12-29 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种芯片及其封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001176898A (ja) * 1999-12-20 2001-06-29 Mitsui High Tec Inc 半導体パッケージの製造方法
JP2003258157A (ja) * 2002-02-28 2003-09-12 Toppan Printing Co Ltd チップサイズパッケージの製造方法
JP2005322858A (ja) * 2004-05-11 2005-11-17 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2009246174A (ja) * 2008-03-31 2009-10-22 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器
JP2009267409A (ja) * 2008-04-24 2009-11-12 Mutual-Pak Technology Co Ltd 集積回路デバイス用のパッケージ構造およびパッケージ方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346253A (ja) 1989-07-14 1991-02-27 Fujitsu Ltd ウェハ拡張装置
JP2004349361A (ja) 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
CN100565900C (zh) * 2004-12-03 2009-12-02 株式会社半导体能源研究所 半导体器件
JP2012009850A (ja) * 2010-05-26 2012-01-12 Panasonic Corp ハイブリッド基板およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001176898A (ja) * 1999-12-20 2001-06-29 Mitsui High Tec Inc 半導体パッケージの製造方法
JP2003258157A (ja) * 2002-02-28 2003-09-12 Toppan Printing Co Ltd チップサイズパッケージの製造方法
JP2005322858A (ja) * 2004-05-11 2005-11-17 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2009246174A (ja) * 2008-03-31 2009-10-22 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器
JP2009267409A (ja) * 2008-04-24 2009-11-12 Mutual-Pak Technology Co Ltd 集積回路デバイス用のパッケージ構造およびパッケージ方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015078113A (ja) * 2013-09-12 2015-04-23 日本電気硝子株式会社 支持ガラス基板及びこれを用いた搬送体
JP7494067B2 (ja) 2020-09-14 2024-06-03 キオクシア株式会社 半導体装置の製造方法、及び半導体製造装置

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