KR101225663B1 - 칩 내장형 기판 제조 방법 - Google Patents

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Abstract

본 발명은 칩 내장형 기판 제조 방법이 개시된다. 일 실시 예에서, 금속 박막 상부에 반도체 칩 안착용 감광성 드라이 필름을 라미네이트하는 (a) 단계; 상기 금속 박막 하부에 얼라인먼트 패턴용 감광성 드라이 필름을 라미네이트하는 (b) 단계; 상기 반도체 칩 안착용 감광성 드라이 필름에 반도체 칩을 삽입하기 위한 반도체 칩 삽입구를 형성하는 (c) 단계; 상기 얼라인먼트 패턴용 감광성 드라이 필름에 얼라인먼트 패턴을 형성하는 (d) 단계; 상기 얼라인먼트 패턴이 형성된 부분만을 남기고 금속 박막을 에칭하여 얼라인먼트 포스트를 형성하는 (e) 단계; 상기 반도체 칩 삽입구가 형성된 감광성 드라이 필름 상에 반도체 칩 이탈 방지용 감광성 드라이 필름을 라미네이트하고, 남아있는 얼라인먼트 패턴용 감광성 드라이 필름을 제거하는 (f) 단계; 반도체 칩이 상기 반도체 칩 삽입구에 삽입된 후에, 상기 반도체 칩 안착용 감광성 드라이 필름 상에 패키징재를 적층하는 (g)단계; 남아 있는 감광성 드라이 필름을 제거하는 (h)단계; 및 상기 반도체 칩 하부를 패키징재로 적층하는 (i)단계를 포함하는 것으로, 반도체 칩을 지지하기 위한 코어를 구비하지 않고서도 반도체 칩을 패키징할 수 있는 것입니다.

Description

칩 내장형 기판 제조 방법{CHIP EMBEDDED SUBSTRATE MANUFACTURING METHOD}
본 발명은 칩 내장형 기판 제조 방법에 관한 것이며, 더욱 상세하게는 제거가 쉽고 정확한 에칭이 가능한 감광성 드라이 필름에 반도체 칩을 간단하게 안착시키고, 얼라인먼트 포스트를 생성하여 배선 형성에 기준이 되는 얼라인먼트 홀과 반도체 칩 연결 관통 홀을 형성하고, 형성된 홀을 이용하여 반도체 칩의 I/O 배선을 형성하는 칩 내장형 기판 제조 방법에 것에 관한 것이다.
최근의 기술동향을 보면, 전자 관련 산업 시장의 급속한 확장과 이동형 제품의 수요 증가로 인해, 고성능 및 고집적의 IT 컨버전스 제품에 대한 수요가 증가하고 있다.
이와 같이, IT 컨버전스 제품의 고성능 및 고집적화를 추구하기 위해서는 반도체 칩들이 경박단소하게 패키징되어 제조되어야 한다.
반도체 칩, 예를 들어 휴대폰, 노트북 컴퓨터, PCMCIA(Personal Computer Memory Card International Association) 카드 또는 메모리 모듈 등의 반도체 칩을 패키징하기 위한 일반적인 방법은 인쇄회로기판 상에 반도체 칩을 패키징하고, 이렇게 패키징된 반도체 칩을 표면 실장 기술(SMT)의 하나인 COB(Chip On Board) 기술에 의해 금 와이어로 본딩하여 연결하거나 플립칩 범프(Flip Chip Bump)로 연결하여 기판과 접속시킨다.
그러나 상기와 같은 방법으로 패키징된 제품은 인쇄회로기판의 두께와 반도체 칩의 두께로 인해 제품의 두께가 더욱 증가하게 되는 문제점이 있다.
종래 다층 프린트 배선판 제조 시, 반도체 공정으로 제작된 실리콘 인터포저가 이용하는데 이러한 실리콘 인터포저는 반도체 공정 중 진공 증착 장비를 이용함에 따라 높은 제조 비용이 발생한다.
도 1은 종래 반도체 칩 상에 다층 프린트 배선판을 제조하는 방법 중 일부 공정을 나타낸 공정 단면도이다.
종래 반도체 칩 상에 다층 프린트 배선판을 제조하는 방법에 따르면, 도 1에 도시된 바와 같이 우선 다층 배선을 구현하는데 있어서 스핀 코팅(Spin coating) 방식의 절연층(50, 150)이 이용되고 있고, 이때 사용되는 BCB(Benzo Cyclo Butene), 폴리이미드(Polyimide) 또는 SU-8(에폭시 기반의 음성 포토 레지스트)등의 절연 물질은 매우 고가이다.
따라서 종래 다층 프린트 배선판을 제조하는 방법은 다층 배선을 형성하면 할수록 반도체 공정으로 이루어지는 절연층 형성에 따른 비용이 증가하게 되고 이로 인하여 반도체 칩을 패키징하기 위한 제조비용이 증가하게 되는 문제점이 있다.
한편, 종래 초소형 전자 패키지 방법으로 범프레스 적층식 상호연결층을 갖는 패키지 방법이 알려져 있다.
도 2a 내지 도 2c는 종래 초소형 전자 패키지 방법으로 범프레스 적층식 상호연결층을 갖는 패키지 방법 중 일부 공정을 나타내는 공정 단면도이다.
이와 같이 종래 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법에 따르면, 도 2a에 도시된 바와 같이 반도체 칩이 삽입될 수 있는 몰딩 틀(201)이 형성된 코어(200)를 준비하고, 도 2b에 도시된 바와 같이 코어(200)의 몰딩 틀(201)에 낱개로 다이싱한 반도체 칩(214)을 삽입한 후 고정시키고, 그 위에 폴리머와 동박을 이용하여 배선을 형성시켜야 하는데, 이를 위해서 먼저 반도체 칩에 맞는 몰딩 틀이 형성된 코어를 제작해야 한다.
그러나 상기와 같이 제작된 코어에 다이싱한 반도체 칩을 삽입하더라도 도 2b에 도시된 바와 같이 반도체 칩과 몰딩 틀 사이에는 어쩔 수 없이 틈(204)이 발생하기 때문에 반도체 칩(214)을 코어(200)의 몰딩 틀(201)에 확실하게 고정하기 위해서는 도 2c에 도시된 바와 같이 플라스틱 또는 에폭시와 같은 캡슐화 재료를 상기 반도체 칩(214)과 코어(200)의 몰딩 틀(201) 사이에 형성된 틈(204)에 삽입하는 공정이 필요한 문제점이 있다.
이와 같이 종래 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법은 코어의 몰딩 틀과 반도체 칩 사이에 캡슐화 재료를 삽입해야 하는 공정이 필요하기 때문에 다수의 반도체 칩들을 캡슐화하여 일체화시키는데 어려움이 있다.
그 뿐만 아니라, 종래 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법에 따르면 기판을 코어로 이용하고 그 위에 배선을 형성하는 방법을 통해 반도체 칩을 내장하기 때문에 지지층인 코어가 없을 경우에는 반도체 칩을 패키징하기 어려운 문제점이 있다.
도 2d 내지 도2h는 종래 또 다른 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법 중 일부 공정을 나타내는 공정 단면도이다.
종래 또 다른 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법에 따르면, 도 2d에 도시된 바와 같이 측벽과 바닥 표면으로 이루어진 다수의 리세스(301)를 구비한 코어(300)를 준비하고, 도 2e에 도시된 바와 같이 다수의 리세스(301)를 구비한 코어(300)에 반도체 칩(314)이 삽입되되, 리세스(301)와 상기 반도체 칩(314) 사이에는 반도체 칩(314)을 리세스(301)에 고정하기 위해 납땜펌프(344)가 도포된다.
이후, 도 2f에 도시된 바와 같이 압축과 열을 가하기 위한 평판의 플래튼(346)에 의해 반도체 칩(314)을 수직으로 압축하면서 가열하게 되면, 도 2g에 도시된 바와 같이 코어(300)와 반도체 칩(314)은 수평이 이루면서 고정된다.
이어서, 도 2h에 도시된 바와 같이 배선이 형성된 적층식 인터커넥터(130)가 코어(300)와 반도체 칩(314) 상부에 부착된다.
이와 같이, 종래 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법에 따르면, 반도체 칩을 코어에 고정하기 위해 플래튼을 통한 열 압착 공정을 수행하기 때문에 반도체 칩에 직접 압력이 가해지고 이에 따라 취성이 큰 반도체 칩에 크랙(Creak)이 발생하거나 심지어는 반도체 칩이 파손될 문제점이 있다.
본 발명은 상기 언급한 문제점을 해결하기 위한 것으로, 감광성 드라이 필름을 이용하여 정밀하게 반도체 칩 삽입구를 형성하고, 반도체 칩을 반도체 칩 삽입구에 내장할 수 있는 칩 내장형 기판 제조 방법을 제공함에 목적 있다.
그리고 본 발명은 후속 공정을 위한 얼라인먼트 포스트를 용이하게 가공하고 가공된 얼라인먼트 패턴을 바탕으로 반도체 칩의 I/O 배선을 간단하게 가공할 수 있게 해주는 칩 내장형 기판 제조 방법을 제공함에 목적이 있다.
또한, 본 발명은 코어를 이용하지 않고 반도체 칩을 패키징할 수 있는 칩 내장형 기판 제조 방법을 제공함에 목적 있다.
본 발명은 반도체 칩 패키징 시, 열압착 공정을 사용하지 않음에 따라 패키징하는 반도체 칩에 크랙이 발생하거나 반도체 칩이 파손되지 않고 패키징할 수 있는 칩 내장형 기판 제조 방법을 제공함에 목적 있다.
본 발명의 칩 내장형 기판 제조 방법의 일 측면은 금속 박막 상부에 반도체 칩 안착용 감광성 드라이 필름을 라미네이트하는 (a) 단계; 상기 금속 박막 하부에 얼라인먼트 패턴용 감광성 드라이 필름을 라미네이트하는 (b) 단계; 상기 반도체 칩 안착용 감광성 드라이 필름에 반도체 칩을 삽입하기 위한 반도체 칩 삽입구를 형성하는 (c) 단계; 상기 얼라인먼트 패턴용 감광성 드라이 필름에 얼라인먼트 패턴을 형성하는 (d) 단계; 상기 얼라인먼트 패턴이 형성된 부분만을 남기고 금속 박막을 에칭하여 얼라인먼트 포스트를 형성하는 (e) 단계; 상기 반도체 칩 삽입구가 형성된 감광성 드라이 필름 상에 반도체 칩 이탈 방지용 감광성 드라이 필름을 라미네이트하고, 남아있는 얼라인먼트 패턴용 감광성 드라이 필름을 제거하는 (f) 단계; 반도체 칩이 상기 반도체 칩 삽입구에 삽입된 후에, 상기 반도체 칩 안착용 감광성 드라이 필름 상에 패키징재를 적층하는 (g)단계; 남아 있는 감광성 드라이 필름을 제거하는 (h)단계; 및 상기 반도체 칩 하부를 패키징재로 적층하는 (i)단계를 포함한다.
또한 상기 (i)단계 이후에, 상기 얼라인먼트 포스트를 이용하여 얼라인 홀을 형성하고, 형성된 얼라인 홀을 기준으로 반도체 칩 연결 비아를 형성하는 (j)단계; 및 배선을 형성하는 (k)단계를 더 포함할 수 있다.
그리고 상기 (g)단계와 (h)단계 사이 또는 상기 (h)단계와 (i)단계 사이에, 반도체 칩을 얇게 하는 (l)단계를 더 포함할 수 있다.
상기 (k)단계에서 반도체 칩을 얇게 하는 것은 CMP공정에 의해 이루어질 수 있다.
그리고 상기 (j)단계에서 얼라인 홀 형성은 x-ray가이드 드릴을 이용하여 형성하는 것이고, 반도체 칩 연결 비아의 형성은 레이저를 이용하여 형성할 수 있다.
여기서 상기 반도체 칩 안착용 감광성 드라이 필름의 두께는, 안착될 상기 반도체 칩의 두께와 동일하거나 반도체 칩 두께의 2배 사이인 것이 바람직하고, 상기 얼라인먼트 패턴용 감광성 드라이 필름의 두께는, 상기 반도체 칩 안착용 감광석 드라이 필름보다 얇게 형성하는 것이 바람직하다.
상기 패키징재는 폴리머이거나 에폭시 수지를 사용하는 것이 바람직하다.
전술된 구성에 의해 본 발명에 따른 칩 내장형 기판 제조 방법은 감광성 드라이 필름을 이용하여 정밀하게 반도체 칩 삽입구를 형성하고, 반도체 칩을 반도체 칩 삽입구에 내장할 수 있는 뛰어난 효과가 있다.
그리고 본 발명은 후속 공정을 위한 얼라인먼트 포스트를 용이하게 가공하고 가공된 얼라인먼트 패턴을 바탕으로 반도체 칩의 I/O 배선을 간단하게 형성할 수 있게 해주는 다른 뛰어난 효과가 있다.
또한, 본 발명은 반도체 칩을 지지하기 위한 코어를 이용하지 않고 반도체 칩을 패키징할 수 있는 뛰어난 효과가 있다.
그리고 본 발명은 반도체 칩 패키징 시, 열압착 공정을 사용하지 않음에 따라 패키징하는 반도체 칩에 크랙이 발생되거나 반도체 칩이 파손되지 않고 패키징할 수 있는 또 다른 뛰어난 효과가 있다.
도 1은 종래 반도체 칩 상에 다층 프린트 배선판을 제조하는 방법 중 일부 공정을 나타낸 공정 단면도.
도 2a 내지 도 2c는 종래 초소형 전자 패키지 방법으로 범프레스 적층식 상호연결층을 갖는 패키지 방법 중 일부 공정을 나타내는 공정 단면도,
도 2d 내지 도2h는 종래 또 다른 범프레스 적층식 상호연결층을 갖는 초소형 전자 패키지 방법 중 일부 공정을 나타내는 공정 단면도,
도 3 내지 도 9는 본 발명에 따른 칩 내장형 기판 제조 방법에서 반도체 칩을 반도체 칩 안착용 감광성 드라이 필름에 삽입하기까지의 공정 단면도.
도 10 내지 도 15는 본 발명에 따른 칩 내장형 기판 제조 방법에서 반도체 칩 안착용 감광성 드라이 필름에 삽입된 반도체 칩을 폴리머를 통해 패키징한 후 형성하는 공정 단면도.
도 16 내지 도 21은 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조 방법에서 반도체 칩 안착용 감광성 드라이 필름에 삽입된 반도체 칩을 에폭시 몰딩 컴파운드를 통해 패키징한 후 배선을 형성하는 공정 단면도.
도 22는 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조 방법에서 반도체 칩을 반대방향으로 삽입하는 모습을 나타낸 공정 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3 내지 도 9는 본 발명에 따른 칩 내장형 기판 제조 방법에서 반도체 칩을 반도체 칩 안착용 감광성 드라이 필름에 삽입하기까지의 공정 단면도이다.
본 발명의 일 실시예에 따른 칩 내장형 기판 제조 방법은 도 3에 도시된 바와 같이, 금속 박막(100) 상에 반도체 칩 안착용 감광성 드라이 필름(200)을 라미네이트한다. 예를 들어, 접착제를 이용하거나 열압착하는 방법으로 라미네이트할 수 있으며, 롤링장비 혹은 프레스장비가 이용될 수 있다. 그리고 반도체 칩 안착용 감광성 드라이 필름(200)의 두께는 적절한 강도를 유지하면서 반도체 칩(500)을 충분히 감싸도록 안착될 반도체 칩(500)의 두께와 동일하거나 반도체 칩(500) 두께의 2배 사이로 라미네이트하는 것이 바람직하다.
여기서, 감광성 드라이 필름은 포토레지스트라 불리는 감광 고분자 화합물(photosensitive Polymer)이 이용될 수 있으며, 금속 박막(100)은 구리가 이용될 수 있다.
다음으로, 도 4에 도시된 바와 같이 금속 박막(100) 하부에 얼라인먼트 패턴용 감광성 드라이 필름(300)을 라미네이트한다. 여기서 라미네이트되는 얼라인먼트 패턴용 감광성 드라이 필름(300)의 두께는 반도체 칩 안착용 감광성 드라이 필름(200)보다 얇게 라미네이트하는 것이 바람직하다.
이후, 도 5a에 도시된 바와 같이, 반도체 칩 안착용 감광성 드라이 필름(200)에 반도체 칩(500)을 삽입하기 위한 반도체 칩 삽입구(210)를 형성한다. 이때, 반도체 칩 삽입구(210)는 노광 및 현상 공정을 통해 반도체 칩 안착용 감광성 드라이 필름(200)의 일부가 제거되며 형성된다. 이러한 반도체 칩 삽입구(210)는 반도체 칩(500)의 두께와 동일하거나 100㎛ 크게 형성하는 것이 바람직하다.
그리고 얼라인먼트 패턴용 감광성 드라이 필름(300)에 얼라인먼트 패턴(310)을 형성한다. 이때, 얼라인먼트 패턴(310)은 얼라인먼트 패턴용 감광성 드라이 필름(300)에 마스크를 올려놓은 상태에서 얼라인먼트 패턴용 감광성 드라이 필름(300)을 UV 노광기(exposer)에 의해 노광한 후 디벨로퍼(Developer)인 케미컬 용액에 의해 식각하게 되면, 얼라인먼트 패턴용 감광성 드라이 필름(300)의 일부가 정교하게 제거함으로써 형성한다. 상기 공정에서는 필요에 따라 굽는(Bake) 공정이 추가될 수 있다.
한편, 도 5b는 반도체 칩 안착용 감광성 드라이 필름(200)에 반도체 칩 삽입구(210)가 다수개 형성된 상태를 나타낸 사시도이다. 즉, 도 5b에 도시된 바와 같이 반도체 칩 안착용 감성 드라이 필름(200)에는 다수개의 반도체 칩 삽입구(210)가 형성될 수 있다.
도 6은 도 5에서 A-A 단면을 나타난 공정 단면도이다. 도 6에 도시된 바와 같이, 노광 및 현상 공정 이후 노출된 금속 박막(100)을 에칭하여 얼라인먼트 포스트(110) 부분만 남긴다. 이때, 금속 박막(100)을 에칭하는 방법으로는 RIE(Reactive Ion Etcher)나 ICP(High Density Plasma)와 같은 장비를 이용하여 금속 박막(100)을 제거하는 드라이 에칭(Dry etch) 방법과 질산과 같은 케미컬 용액을 이용하여 금속 박막을 제거하는 웨트 에칭(Wet-etching) 방법이 있다.
금속 박막(100)이 에칭되어 제거되면 도 6에 도시된 바와 같이 다수개의 얼라인먼트 패턴(310)과 다수개의 얼라인먼트 포스트(110)가 반도체 칩 안착용 감광성 드라이 필름(200)에 형성된다.
이후, 도 7에 도시된 바와 같이, 반도체 칩 삽입구(210)가 형성된 감광성 드라이 필름(200) 상에 반도체 칩 이탈 방지용 감광성 드라이 필름(400)을 라미네이트하고, 도 8에 도시된 바와 같이 남아있는 얼라인먼트 패턴(310)을 제거한다.
이어서, 도 9에 도시된 바와 같이, 상기 공정들을 통해 형성된 반도체 칩 삽입구(210)에 반도체 칩(500)을 삽입하는데 단자가 상부를 향하도록 삽입한다.
도 10 내지 도 15는 본 발명에 따른 칩 내장형 기판 제조 방법에서 반도체 칩 안착용 감광성 드라이 필름에 삽입된 반도체 칩을 폴리머로 패키징한 후 배선을 형성하는 공정 단면도이다.
이후, 도 10에 도시된 바와 같이 반도체 칩(500)이 삽입된 반도체 칩 안착용 감광성 드라이 필름(200) 상에 폴리머(610)를 라미네이트한다.
이어서, 도 11에 도시된 바와 같이 반도체 칩(500)을 얇게하는 공정을 수행할 수 있다. 만약, 반도체 칩(500)을 얇게 할 경우 반도체 칩 안착용 감광성 드라이 필름(200)의 일부와 반도체 칩 이탈 방지용 감광성 드라이 필름(400)이 같이 제거된다. 이때, 상기 반도체 칩(500)을 얇게 하는 공정은 CMP(chemlcal mechanical polishing)등의 폴리싱 공정이 이용될 수 있는데, 본 발명에서는 이 공정이 선택적으로 수행될 수 있다.
이후, 도 12에 도시된 바와 같이 남아있는 감광성 드라이 필름을 제거한다. 이때, 남아있는 감광성 드라이 필름을 제거하는 방법은 식각액으로 에칭하는 방법이 이용될 수 있다.
다시, 도 13에 도시된 바와 같이 반도체 칩(500)을 감싸도록 반도체 칩(500) 하부를 폴리머(620)로 라미네이트한다. 이때, 반도체 칩(500)을 패키징한 폴리머(610, 620)에는 얼라인먼트 포스트(110)가 제거되지 않고 형성되어 있다.
이후, x-ray 가이드 드릴에 의해 얼라인먼트 포스트(110)를 인식한 후 얼라인먼트 홀(640)을 형성하고, 도 14에 도시된 바와 같이 얼라인먼트 홀(640)을 기준으로 레이저를 이용하여 반도체 칩 연결 비아(630)를 형성하며, 도 15에 도시된 바와 같이 반도체 칩 연결 비아(630) 및 얼라인먼트 홀(640)에 무전해 구리도금과 전해구리도금을 이용해 배선(650)을 형성한다.
다음으로 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조 방법에 대하여 설명하기로 한다.
도 16 내지 도 21은 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조 방법에서 반도체 칩 안착용 감광성 드라이 필름에 삽입된 반도체 칩을 에폭시 몰딩 컴파운드를 통해 패키징한 후 배선을 형성하는 공정 단면도이다.
본 발명의 다른 실시예에서도 본 발명의 일 실시예에 따른 도 3 내지 도 8의 공정과 동일한 공정을 수행한다.
이후, 상기 공정에 의해 형성된 반도체 칩 삽입구(210)에 도 9에 도시된 바와 같이 반도체 칩(500)을 삽입한다.
이후, 도 10에 도시된 바와 같이 폴리머로 반도체 칩(500)을 라미네이트하는 대신, 도 16에 도시된 바와 같이 반도체 칩(500)이 삽입된 반도체 칩 안착용 감광성 드라이 필름(200) 상에 에폭시 몰딩 컴파운드(EMC)(710)로 몰딩한다.
이어서, 도 17에 도시된 바와 같이 반도체 칩(500)을 얇게하는 공정을 수행할 수 있다. 만약, 반도체 칩(500)을 얇게할 경우 반도체 칩 안착용 감광성 드라이 필름(200)의 일부와 반도체 칩 이탈 방지용 감광성 드라이 필름(400)이 같이 제거된다. 이때, 상기 반도체 칩(500)을 얇게 하는 공정은 CMP(chemlcal mechanical polishing)등의 폴리싱 공정이 이용될 수 있는데, 본 발명에서는 이 공정이 선택적으로 수행될 수 있다.
이후, 도 18에 도시된 바와 같이 남아있는 감광성 드라이 필름을 제거한다.
다시, 도 19에 도시된 바와 같이 반도체 칩(500)을 감싸도록 반도체 칩(500) 하부를 에폭시 몰딩 컴파운드(720)로 몰딩한다. 이때, 반도체 칩(500)을 패키징한 에폭시 몰딩 컴파운드(710, 720)에는 얼라인먼트 포스트(110)가 형성되어 있다.
이후, x-ray 가이드 드릴에 의해 얼라인먼트 포스트(110)를 인식한 후 얼라인먼트 홀(640)을 형성하고, 도 20에 도시된 바와 같이 얼라인먼트 홀(640)을 기준으로 레이저를 이용하여 반도체 칩 연결 비아(630)를 형성하며, 도 21에 도시된 바와 같이 반도체 칩 연결 비아(630) 및 얼라인먼트 홀(640)에 무전해 구리도금과 전해구리도금을 이용해 배선(650)을 형성한다.
한편, 본 발명의 또 다른 실시예에 따른 칩 내장형 기판 제조 방법에 대하여 설명하기로 한다.
도 22는 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조 방법에서 반도체 칩을 반대방향으로 삽입하는 모습을 나타낸 공정 단면도이다.
본 발명의 또 다른 실시예에서도 본 발명의 일 실시예에 따른 도 3 내지 도 9의 공정과 동일한 공정에 의해 형성된 반도체 칩 삽입구(210)에 반도체 칩(500)을 삽입한다. 이때, 도 22에 도시된 바와 같이 반도체 칩 삽입구(210)에 반도체 칩(500)을 삽입할 때 단자가 하부를 향하도록 삽입하여 다음 공정들을 진행할 수 있다. 따라서 반도체 칩의 삽입 방향에 관계없이 공정을 수행할 수 있는 효과를 가지게 된다.
전술된 상세한 설명이 여러 실시예에 적용된 바와 같이 본 발명의 기본적인 신규한 특징들을 도시하고 기술하고 언급하였지만, 예시된 시스템의 형태 및 상세 사항에 대해 본 발명의 의도를 벗어남이 없이 여러 생략, 교체 및 변경이 이 기술 분야에 숙련된 자에 의해 이루어질 수 있다는 것을 이해할 수 있을 것이다.
100 : 금속 박막 110 : 얼라인먼트 포스트
200 : 반도체 칩 안착용 감광성 드라이 필름
210 : 반도체 칩 삽입구
300 : 얼라인먼트 패턴용 감광성 드라이 필름
310 : 얼라인먼트 패턴
400 : 반도체 칩 이탈 방지용 감광성 드라이 필름
500 : 반도체 칩

Claims (8)

  1. 금속 박막 상부에 반도체 칩 안착용 감광성 드라이 필름을 라미네이트하는 (a) 단계;
    상기 금속 박막 하부에 얼라인먼트 패턴용 감광성 드라이 필름을 라미네이트하는 (b) 단계;
    상기 반도체 칩 안착용 감광성 드라이 필름에 반도체 칩을 삽입하기 위한 반도체 칩 삽입구를 형성하는 (c) 단계;
    상기 얼라인먼트 패턴용 감광성 드라이 필름에 얼라인먼트 패턴을 형성하는 (d) 단계;
    상기 얼라인먼트 패턴이 형성된 부분만을 남기고 금속 박막을 에칭하여 얼라인먼트 포스트를 형성하는 (e) 단계;
    상기 반도체 칩 삽입구가 형성된 감광성 드라이 필름 상에 반도체 칩 이탈 방지용 감광성 드라이 필름을 라미네이트하고, 남아있는 얼라인먼트 패턴용 감광성 드라이 필름을 제거하는 (f) 단계;
    반도체 칩이 상기 반도체 칩 삽입구에 삽입된 후에, 상기 반도체 칩 안착용 감광성 드라이 필름 상에 패키징재를 적층하는 (g)단계;
    남아 있는 감광성 드라이 필름을 제거하는 (h)단계; 및
    상기 반도체 칩 하부를 패키징재로 적층하는 (i)단계를 포함하는 것을 특징으로 하는 칩 내장형 기판 제조방법.
  2. 제 1항에 있어서,
    상기 (i)단계 이후에, 상기 얼라인먼트 포스트를 이용하여 얼라인 홀을 형성하고, 형성된 얼라인 홀을 기준으로 반도체 칩 연결 비아를 형성하는 (j)단계; 및
    배선을 형성하는 (k)단계를 더 포함하는 것을 특징으로 하는 칩 내장형 기판 제조방법.
  3. 제 1항에 있어서,
    상기 (g)단계와 (h)단계 사이 또는 상기 (h)단계와 (i)단계 사이에, 반도체 칩을 얇게 하는 (l)단계를 더 포함하는 것을 특징으로 하는 칩 내장형 기판 제조방법.
  4. 제 3항에 있어서,
    (k)단계에서 반도체 칩을 얇게 하는 것은 CMP공정에 의해 이루어지는 것을 특징으로 하는 칩 내장형 기판 제조방법.
  5. 제 2항에 있어서,
    상기 (j)단계에서 얼라인 홀 형성은 x-ray가이드 드릴을 이용하여 형성하는 것이고, 반도체 칩 연결 비아의 형성은 레이저를 이용하여 형성하는 것임을 특징으로 하는 칩 내장형 기판 제조방법.
  6. 제 1항에 있어서,
    상기 반도체 칩 안착용 감광성 드라이 필름의 두께는, 안착될 상기 반도체 칩의 두께와 동일하거나 반도체 칩 두께의 2배 사이인 것을 특징으로 하는 칩 내장형 기판 제조방법.
  7. 제 1항에 있어서,
    상기 얼라인먼트 패턴용 감광성 드라이 필름의 두께는, 상기 반도체 칩 안착용 감광석 드라이 필름보다 얇게 형성하는 것을 특징으로 하는 칩 내장형 기판 제조방법.
  8. 제1항에 있어서,
    상기 패키징재는 폴리머이거나 에폭시 수지인 것을 특징으로 하는 칩 내장형 기판 제조방법.
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