KR20060047178A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20060047178A
KR20060047178A KR1020050031919A KR20050031919A KR20060047178A KR 20060047178 A KR20060047178 A KR 20060047178A KR 1020050031919 A KR1020050031919 A KR 1020050031919A KR 20050031919 A KR20050031919 A KR 20050031919A KR 20060047178 A KR20060047178 A KR 20060047178A
Authority
KR
South Korea
Prior art keywords
chip
layer
wiring
embedded
semiconductor device
Prior art date
Application number
KR1020050031919A
Other languages
English (en)
Other versions
KR101134123B1 (ko
Inventor
마사히로 스노하라
게이스케 우에다
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20060047178A publication Critical patent/KR20060047178A/ko
Application granted granted Critical
Publication of KR101134123B1 publication Critical patent/KR101134123B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09609—Via grid, i.e. two-dimensional array of vias or holes in a single plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Abstract

본 발명은 온도 사이클 시험을 실시한 경우에도 크랙의 발생을 방지하고, 제품으로서의 신뢰성 향상에 기여할 수 있는 「반도체 장치」를 제공함을 과제로 한다.
본 발명의 반도체 장치(10)에서, 절연성 기재(21)를 사이에 삽입하고 양측에 각각 소요(所要)의 형상으로 형성된 복수의 배선층(25, 27)이 절연층(26a, 26b)을 거쳐서 적층되는 동시에, 그 절연층을 두께 방향으로 관통하는 비어 홀(VH1)을 거쳐서 전기적으로 접속되어 있다. 절연성 기재(21)의 적어도 한쪽 측의 절연층(26a) 중에는 칩(30)이 매립 실장되고, 그 전극(31)은 배선층(27)에 접속되어 있다. 절연성 기재(21)에서 칩(30)의 실장 영역 내의 영역에 대응하는 부분에 스루 홀이 형성되어 있으며, 그 스루 홀의 적어도 내벽에 형성된 도체층(23)에 접속된 배선층(25)의 외측 방향으로 연재(延在)하고 있는 부분(패드부(25P)) 위에 비어 홀(VH1)이 형성되어 있다.
반도체 장치, 스루 홀, 비어 홀, 칩 내장 패키지

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치(칩 내장 패키지)의 구성을 나타내는 단면도.
도 2는 도 1의 반도체 장치를 코어 기판에서 평면적으로 보았을 때의 구성을 종래 기술의 것과 대비시켜서 모식적으로 나타낸 도면.
도 3은 도 1의 반도체 장치의 제조 공정(그 1)을 나타내는 단면도.
도 4는 도 3의 제조 공정에 계속되는 제조 공정(그 2)을 나타내는 단면도.
도 5는 도 4의 제조 공정에 계속되는 제조 공정(그 3)을 나타내는 단면도.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치(칩 내장 패키지)의 구성을 나타내는 단면도.
도 7은 도 6의 반도체 장치의 제조 공정(그 1)을 나타내는 단면도.
도 8은 도 7의 제조 공정에 계속되는 제조 공정(그 2)을 나타내는 단면도.
도 9는 본 발명의 제3 실시 형태에 따른 반도체 장치(칩 내장 패키지)의 구성을 나타내는 단면도.
도 10은 본 발명의 제4 실시 형태에 따른 반도체 장치(칩 내장 패키지)의 구성을 나타내는 단면도.
도 11은 종래의 반도체 장치(칩 내장 패키지)의 문제점을 설명하기 위한 도 면.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1O, 1Oa, 1Ob, 1Oc ··· 반도체 장치(칩 내장 패키지),
20, 20a, 20b, 20c ··· 배선 기판(패키지),
21 ··· 코어 기판(절연성 기재),
22 ··· 동박(銅箔),
23 ··· Cu 도금층(도체층),
24 ··· 충전 수지(절연체),
25, 27 ··· 배선층,
25P, 27P ···패드부,
26, 26a, 26b ··· 수지층(절연층),
28 ··· 땜납 레지스트층(보호막),
29 ··· Ni/Au 도금층,
30, 40 ··· 반도체 소자(칩),
31, 41 ··· 칩의 전극,
32, 42 ··· 접착제,
MR ··· 내장하는 칩의 실장 영역,
TH ··· 스루 홀,
VHl, VH2, VH3 ··· 비어 홀.
본 발명은 반도체 장치에 관한 것으로, 특히 배선 기판의 내부에 반도체 소자나 전자 부품 등의 칩을 실장한 패키지 구조를 가지는 반도체 장치에 관한 것이다.
이하의 기술에서는 배선 기판의 내부에 칩을 실장한 반도체 장치를 편의상 「칩 내장 패키지」라고도 부르기로 한다.
최근 프린트 배선 기판은 경량화가 요구되고, 또한 소형·다핀(pin)화된 BGA(볼 그리드 어레이)나 PGA(핀 그리드 어레이), CSP(칩 사이즈 패키지) 등을 탑재하기 위해서 배선의 미세화 및 고밀도화가 요구되고 있다. 그러나, 종래의 프린트 배선 기판은 비어 홀의 형성에 많은 면적을 필요로 하고 있었기 때문에, 설계의 자유도가 제한되고 배선의 미세화가 곤란했다. 그래서, 최근 실용화가 진행돼 온 것이 빌드 업(build-up)법을 사용한 프린트 배선 기판(빌드 업 다층 배선 기판)이다. 이 빌드 업 다층 배선 기판은, 층간 절연층의 재료와 비어 홀 형성의 프로세스의 조합에 의해 많은 종류의 것이 제작 가능하고, 그 기본적인 프로세스는 절연층의 형성, 절연층에서의 층간 접속을 위한 비어 홀의 형성, 비어 홀의 내부를 포함한 도체층(패턴 형성된 배선, 패드 등)의 형성을 순차적으로 반복하면서 도체층을 쌓아 올라가는 것이다. 이러한 빌드 업법에 의해 얻어진 다층 배선 기판에서는 집적도 등이 진전된 반도체 소자(칩)도 탑재하는 것이 가능하다.
한편, 반도체 장치의 고집적화 및 다기능화를 꾀하는 방법으로서, 기판 내에 반도체 소자(칩)를 내장하고, 혹은 적층하여 소요(所要)의 회로 블록을 형성하도록 의도된 패키지 구조가 제안되어 있다. 이 패키지 구조에서는 칩이 기판 내에 매립되어 있기 때문에, 해당 칩의 실장 영역에 대응하는 부분의 영역에는 상하층간의 접속을 실시하기 위한 비어 홀을 형성할 수 없다. 이 때문에, 층간 접속용의 비어 홀은 해당 칩의 실장 영역에 대응하는 부분의 주위의 영역에 형성되어 있었다.
또, 칩을 내장한 현상의 빌드 업 다층 배선 기판에서는, 층간 접속용의 비어 홀은 코어 기판에 형성된 스루 홀 위에 형성되어 있었다. 즉, 스루 홀도 비어 홀과 마찬가지로 내장 칩의 실장 영역에 대응하는 부분의 주위의 영역에 형성되어 있었다. 도 11은 그 일례를 나타낸 것이다. 도면 중, 1은 절연성의 코어 기판, 2는 코어 기판(1)에 형성된 스루 홀(TH)의 내벽 및 그 연단부(緣端部)에 형성된 금속(예를 들면, 동(Cu))의 도금층, 3은 스루 홀(TH) 내의 도금층(2)의 내측에 충전된 절연체로서의 수지(예를 들면, 에폭시 수지), 4는 스루 홀(TH) 위에 두껍게(50μm 정도) 형성된 도체(예를 들면, Cu)층, 5는 층간 절연층으로서의 빌드 업 수지, 6은 스루 홀(TH) 위의 도체층(4) 위에 형성된 비어 홀(VH)의 내부를 충전하여 형성된 배선층을 나타낸다. 배선층(6)은 소요의 패턴 형상으로 형성되어 있고, 내장 칩(두께가 50μm 정도)의 전극에 접속되어 있다. 도체층(4)을 두껍게 형성하는 것은 내장 칩을 설치했을 때의 높이에 맞추기 위해서이다.
상기의 종래 기술에 관련되는 기술로서는, 예를 들면 특허문헌1에 기재되는 바와 같이, 코어 기판 위에 절연층을 거쳐서 배선 패턴이 형성된 반도체 장치에서, 배선 패턴이 형성된 내층에 절연층의 두께보다도 얇은 반도체 소자를 플립 칩 접속 에 의해 해당 배선 패턴과 전기적으로 접속시켜서 탑재하도록 한 것이 있다.
[특허문헌1] 일본 공개특허공보 2001-177045호 공보
상술한 바와 같이 종래의 칩 내장 패키지에서는, 도 11에 예시한 바와 같이 코어 기판의 스루 홀(TH)은 내장 칩의 주위의 영역에 형성되고, 이 스루 홀(TH)(충전 수지(3)) 위에 두껍게 형성된 도체층(4)을 거쳐서 비어 홀(VH)이 형성되어 있었다. 이 경우, 비어 홀(VH) 내에 충전되는 도체(배선층(6)의 일부)는 같은 공정에서 도체층(4)과 일체적으로 형성되는 것은 아니고, 도체층(4)을 형성하고 빌드 업 수지(5)를 적층하여 비어 홀(VH)을 형성한 후에 도체층(4) 위에 형성되는 것이다.
따라서, 이러한 구조에 대하여 온도 사이클 시험(예를 들면, 패키지의 환경 온도를 +125℃로 올려서 일정 시간 그대로 하고, 다음에 ―125℃까지 단숨에 내려서 일정 시간 그대로 하고, 다음에 +125℃까지 단숨에 올려서 일정 시간 그대로 하며, 이후 이러한 사이클을 몇번인가 반복하는 시험)을 실시하면, 온도 변화에 의한 열 스트레스에 의해 도체층(4)과 여기에 접촉하고 있는 비어 홀(VH) 내의 도체(6)와의 접속 계면에 크랙이 발생할 가능성이 상당히 있다(도 11 참조). 이 때, 크랙이 발생하는 부분이 해당 접속 계면의 일부분이라면 그다지 문제가 아니지만, 해당 접속 계면 전체에 미칠 경우(즉, 접속 계면이 파괴된 경우)에는 도체층(4)과 그 상층의 배선층(6)의 전기적인 접속이 확보되지 않는다라고 하는 결함이 발생한다. 이는 최종적인 제품으로서의 반도체 장치의 신뢰성 저하로 이어진다.
또, 온도 사이클 시험을 실시하고 있는 동안, 스루 홀(TH) 내의 수지(3)가 열팽창 및 열수축을 반복함으로써 신축하는 현상(소위「펌핑 현상」)이 발생하고, 이 펌핑 현상이 원인이 되어서 상기 크랙이 발생하기 쉽다라고 하는 문제가 있었다. 또, 이러한 펌핑 현상은 스루 홀(TH) 내의 수지(3)에 한하지 않고, 빌드 업 수지(5)에 대해서도 마찬가지로 일어날 수 있다. 이 때문에, 펌핑 현상에 의한 수지의 신축의 정도 여하에 따라서는, 빌드 업 수지 위에 형성된 배선층(6)이 요철의 거동을 나타내고, 경우에 따라서는 배선 크랙을 일으킨다라고 하는 문제도 있었다.
본 발명은, 이러한 종래 기술에 있어서의 과제를 감안하여 창작된 것으로서, 온도 사이클 시험을 실시한 경우에도 크랙의 발생을 방지하고, 나아가서는 제품으로서의 신뢰성 향상에 기여할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상술한 종래 기술의 과제를 해결하기 위하여, 본 발명에 의하면 절연성 기재를 사이에 삽입하고 양측에 각각 소요의 형상으로 패턴 형성된 복수의 배선층이 절연층을 거쳐서 적층되는 동시에, 그 절연층을 두께 방향으로 관통하여 형성된 비어 홀을 거쳐서 각 배선층이 전기적으로 접속되고, 상기 절연성 기재의 적어도 한쪽 측의 절연층 중에 칩이 매립 실장되어 있는 동시에, 그 칩의 전극이 배선층에 전기적으로 접속되며, 상기 절연성 기재의 상기 칩의 실장 영역 내의 영역에 대응하는 부분에 스루 홀이 형성되어 있는 동시에, 그 스루 홀의 적어도 내벽에 형성된 도체층에 전기적으로 접속된 배선층의 외측 방향으로 연재하고 있는 부분 위에 상기 비어 홀이 형성되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따른 반도체 장치의 구성에 의하면, 절연성 기재에 형성해야 할 스루 홀의 위치가 칩 실장 영역 내에 포함되도록 배치되어 있고, 해당 스루 홀의 적어도 내벽에 형성된 도체층에 전기적으로 접속된 배선층의 외측 방향, 즉 칩 실장 영역의 외측에 연재하고 있는 부분 위에 층간 접속용의 비어 홀이 형성되어 있다. 즉, 종래 기술(도 11)에서 본 것과 같은, 스루 홀 위에 두껍게 형성된 도체층을 거쳐서 비어 홀이 형성된 구조로는 되어 있지 않고, 스루 홀 위의 위치로부터 외측으로 벗어난 위치에 비어 홀이 형성된 구조로 되어 있다.
따라서 이러한 구조에 대하여 온도 사이클 시험을 실시했을 경우에, 종래와 같이 스루 홀 내의 수지의 신축에 따른 펌핑 현상이 발생해도 그 영향이 직접 비어 홀에 파급되는 경우는 없으므로, 종래 기술에서 보여진 것과 같은 크랙의 발생을 효과적으로 방지할 수 있다. 이는 최종적인 제품으로서의 신뢰성 향상에 기여한다.
또, 펌핑 현상에 의한 영향이 직접 비어 홀에 파급되지 않기 때문에, 이 비어 홀을 거쳐서 전기적으로 접속된 배선층에도 그 영향이 미치치 못하고, 그 결과 해당 배선층의 요철 거동이 없어지며 배선 크랙도 발생하지 않는다.
본 발명의 다른 구성상의 특징 및 그것에 의해서 얻어지는 이점에 대해서는, 이하에 기술하는 상세한 실시 형태를 참조하면서 설명한다.
(실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성을 단면도의 형태로 모식적으로 나타낸 것이다.
본 실시 형태에 따른 반도체 장치(10)는 패키지로서 제공되는 배선 기판(20) 과, 이 배선 기판(패키지)(20) 내에 매립 실장된 반도체 소자(실리콘(Si) 칩)(30)에 의해 구성되어 있다. 배선 기판(패키지)(20)에서 21은 이 패키지의 코어 기판인 절연성 기재(예를 들면, 글래스 천에 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지를 함침(含浸)시킨 것), 22는 코어 기판(21)의 양면에 부착된 동박(銅箔), 23은 코어 기판(21)의 특정 위치에 두께 방향으로 관통하여 형성된 스루 홀(TH)의 내벽 및 동박(22) 위에 형성된 금속(예를 들면, 동(Cu))의 도금층, 24는 스루 홀(TH) 내의 Cu 도금층(23)의 내측에 충전된 절연체(예를 들면, 에폭시 수지), 25는 코어 기판(21)의 양측에 각각 Cu 도금층(23) 및 절연체(24) 위에 소요의 형상으로 패턴 형성된 배선층(예를 들면, Cu), 26a, 26b는 코어 기판(21)의 양측에 각각 배선층(25) 및 코어 기판(21) 위에 형성된 층간 절연층인 2층 구조의 수지층(예를 들면, 에폭시 수지층), 27은 각 수지층(26b) 위에 각각 소요의 형상으로 패턴 형성된 배선층(예를 들면, Cu)을 나타낸다.
각 배선층(25, 27)은 각각 소요의 형상으로 패턴 형성되는데, 그 때 패드부(25P, 27P)를 포함하도록 형성된다. 도시한 예에서는 내층의 배선층(25)의 패드부(25P)는 대응하는 수지층(26a, 26b)에 형성되는 층간 접속용의 비어 홀(VH1)의 위치에 대응하도록 패턴 형성되어 있고, 최외층의 배선층(27)의 패드부(27P)는 탑재하는 외부 부착의 반도체 소자(칩)의 전극의 위치, 및, 마더보드(mother board) 등의 프린트 배선판에 실장할 때에 사용되는 외부 접속 단자의 접합 위치에 대응하도록 패턴 형성되어 있다. 또, 외부 부착의 반도체 칩이 탑재되는 측(도시한 예에서는 윗측)의 배선층(27)은 내장 칩(30)의 주위의 영역에서 배선층(25)의 패드부 (25P)에 이르도록 형성된 비어 홀(VH1)의 내부를 충전하고, 또한 내장 칩(30)의 실장 영역 내에서 해당 칩(30)의 전극(31)에 이르도록 형성된 비어 홀(VH2)의 내부를 충전하도록 패턴 형성되어 있다. 하측의 배선층(27)에 대해서도 마찬가지로 내장 칩(30)의 주위의 영역에서 배선층(25)의 패드부(25P)에 이르도록 형성된 비어 홀(VH1)의 내부를 충전하도록 패턴 형성되어 있다.
또, 28은 양면의 배선층(27)의 패드부(27P)가 각각 노출하도록 배선층(27) 및 수지층(26b)을 덮어서 형성된 보호막인 땜납 레지스트층, 29는 양면의 땜납 레지스트층(28)으로부터 노출하고 있는 패드부(27P) 위에 피착된 니켈(Ni)/금(Au)의 도금층을 나타낸다.
한편, 내장되는 반도체 칩(30)에 대해서는 외부 부착의 반도체 칩이 탑재된 측(도시한 예에서는 윗측)의 수지층(26a) 속에 매립 실장되어 있고, 그 전극(31)은 수지층(26b)에 형성된 비어 홀(VH2)을 거쳐서 배선층(27)에 접속되어 있다. 또, 반도체 칩(30)은 배선 기판(패키지)(20)에 매립 실장하기 위하여 두께가 가급적 얇은 것을 사용하는 것이 바람직하다. 현상(現狀)의 기술에서는 반도체 칩으로서 50μm∼1OOμm 정도의 두께의 것이 제공되고 있고, 이 정도 두께의 반도체 칩이면 기판 내에 매립 실장하는 것은 기술적으로 충분히 가능하다. 따라서, 본 실시 형태에서는 내장하는 반도체 칩(30)으로서 두께가 50μm 정도의 얇은 것을 사용하고 있다.
도 2는 본 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10)를 코어 기판(21)에서 평면적으로 보았을 때의 구성을 종래 기술의 것과 대비시켜서 모식적으로 나타낸 것이다. 도면 중, 파선으로 둘러싼 해칭으로 나타내는 영역(MR)은 내장하는 반도체 칩(30)의 실장 영역을 나타내고 있다. 종래 기술에서는 (도 2(b) 참조), 코어 기판(21)의 칩 실장 영역(MR)의 주위의 영역에 대응하는 부분에 스루 홀(TH)을 배치하고 있던 것에 대하여, 본 발명(도 2(a) 참조)에서는 코어 기판(21)의 칩 실장 영역(MR) 내의 영역에 대응하는 부분에 스루 홀(TH)을 배치하고 있다.
이렇게, 본 실시 형태에 따른 칩 내장 패키지(10)는 코어 기판(21)에 형성해야 할 스루 홀(TH)의 위치가 평면적으로 보아서 칩 실장 영역(MR) 내에 포함되도록 배치한 것을 특징으로 하고 있다. 또, 이 구성에 의해 해당 스루 홀 위에 층간 접속용의 비어 홀을 형성할 수 없기 때문에(도 1의 단면 구성 참조), 그 대책으로서 해당 스루 홀의 내벽에 형성된 Cu 도금층(23)에 전기적으로 접속된 배선층(25)의 외측 방향, 즉, 칩 실장 영역(MR)의 외측으로 연장되어 있는 부분(패드부(25P)) 위에 층간 접속용의 비어 홀(VH1)을 형성하고 있다. 즉, 종래 기술(도 11)에서 본 바와 같은, 스루 홀(TH) 위에 두껍게 형성된 도체층(4)을 거쳐서 비어 홀(VH)이 형성된 구조로는 되어 있지 않고, 스루 홀(TH) 위의 위치로부터 외측으로 벗어난 위치에 비어 홀(VH1)이 형성된 구조로 되어 있다.
또, 본 장치(칩 내장 패키지)(10)에 외부 부착의 반도체 소자(칩)를 탑재할 경우에는, 예를 들면 상측의 땜납 레지스트층(28)의 개구부로부터 노출하고 있는 배선층(27)의 패드부(27P)(Ni/Au 도금층(29))에 탑재하는 반도체 칩의 패드 위에 접합된 땜납 범프 등의 전극이 전기적으로 접속되도록 해당 칩을 플립 칩 접속하고, 또한 해당 땜납 레지스트층(28) 사이에 언더 필 수지를 충전하고, 열경화시켜서 접착한다. 또, 본 장치(칩 내장 패키지)(10)를 마더보드 등의 프린트 배선판에 실장할 경우에는, 마찬가지로 하측의 땜납 레지스트층(28)의 개구부로부터 노출하고 있는 패드부(27P)(Ni/Au 도금층(29))에 외부 접속 단자로서 제공되는 땜납 볼을 리플로에 의해 접합하고(땜납 범프), 이 땜납 범프를 거쳐서 마더보드 상의 대응하는 패드 또는 랜드에 접속한다.
본 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10)는 빌드 업법의 기술을 이용하여 제조할 수 있다. 이하, 그 제조 방법의 일례에 대해서, 도 3 ∼ 도 5를 참조하면서 설명한다.
우선 최초의 공정에서는 (도 3(a) 참조), 동피복 적층판(예를 들면, 글래스 천을 기재로 하고, 에폭시 수지, BT 수지, 폴리이미드 수지 등을 함침시킨 프리프래그(prepreg)(절연성 기재(21))의 양면에 동박(22)을 적층해서 접착한 판)를 준비하고, 그 특정 위치(도 2(a)에 나타낸 칩 실장 영역(MR) 내의 소요의 위치)에 기계적 드릴에 의한 구멍 뚫기 가공에 의해 스루 홀(TH)을 형성한다.
다음 공정에서는 (도 3(b) 참조) 스루 홀(TH)의 내벽을 포함해서 동박(22) 위에, 예를 들어 무전해(無電解) Cu 도금에 의해 도금층(23)을 피착시킨다.
다음 공정에서는 (도 3(c) 참조), Cu 도금층(23)이 피착된 스루 홀(TH)의 내부에, 예를 들면 스크린 인쇄에 의해 에폭시 수지를 충전한다(절연체(24)). 이 때, 그 충전된 부분은 반드시 평탄하게 되는 것은 아니기 때문에, 필요에 따라 양면을 연마해서 평탄화한다.
다음 공정에서는 (도 3(d) 참조), 평탄화된 양면에 각각 소요의 패턴 형상으로 배선층(25)을 형성한다. 구체적으로는 전체면에 무전해 Cu 도금에 의해 시드층( 도시 생략)을 형성하고, 이어서 전체면에 도금 레지스트(예를 들면, 감광성의 드라이 필름)를 라미네이트하고, 그 특정 부분(스루 홀 내의 Cu 도금층(23) 및 충전 수지(24)의 위치에 대응하는 부분)이 노출하도록 노광 및 현상(드라이 필름의 패터닝)을 실시하고, 도금 레지스트(드라이 필름)의 해당 부분을 개구(開口)한 후, 이 개구부로부터 노출하고 있는 시드층 위에 해당 시드층을 급전층으로서 전해 Cu 도금을 실시해서 배선층(25)을 형성한다. 또한, 도금 레지스트를 박리하고, 노출하고 있는 부분의 시드층(Cu), Cu 도금층(23) 및 동박(22)을 습식 에칭에 의해 제거한다. 이 때, 노출하고 있는 배선층(25)도 에칭되지만, 그 막두께는 시드층 등의 다른 도체층(Cu)과 비교해서 상당히 두껍기 때문에, 에칭되는 부분은 배선층(25)의 표층 부분에 지나지 않는다.
다음 공정에서는(도 3(e) 참조), 양면에 각각 패턴 형성된 배선층(25) 및 코어 기판(21) 위에 층간 절연층으로서의 수지층(26a)을 형성한다. 예를 들면, 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지를 라미네이트한다. 다만, 이 시점에서는 빌드 업 수지를 라미네이트한 후에 통상 행해지는 큐어(경화) 처리는 실시하지 않는다.
다음 공정에서는(도 4(a) 참조), 한쪽 측(도시한 예에서는 상측)의 수지층(26a)의 특정 장소(코어 기판(21)에서 스루 홀이 형성되어 있는 영역에 대응하는 장소)에 칩(30)을 매립한다. 이 때, 도시한 바와 같이 칩(30)의 전극(31)이 수지층(26a)의 표면으로부터 돌출하도록 수지층(26a)에 매립한다. 이 때, 수지층(26a)의 표면은 칩(30)의 전극(31)에 의한 단차를 나타내고 있다.
다음 공정에서는(도 4(b) 참조), 도 3(e)의 공정에서 실시한 처리와 같은 방법으로, 양면에 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지를 라미네이트한다(수지층(26b)의 형성). 이 라미네이트는 칩(30)의 전극(31)에 의한 단차를 없애서 표면을 평탄하게 하기 위한 것이다. 이 공정에서 라미네이트하는 수지는, 도 3(e)의 공정에서 라미네이트한 수지와 같은 재료(예를 들면, 에폭시 수지)이다. 이 시점에서 이미 라미네이트되어 있는 수지층(26a)과 새롭게 라미네이트한 수지층(26b)을 동시에 「큐어」 한다.
다음 공정에서는(도 4(c) 참조), 양면에 형성된 수지층(26b)의 특정 위치(상측의 수지층(26b)에 대해서는 코어 기판(21) 상의 배선층(25)이 형성되어 있는 부분, 및 칩(30)의 전극(31)이 형성되어 있는 부분에 각각 대응하는 위치, 하측의 수지층(26b)에 대해서는 코어 기판(21) 상의 배선층(25)이 형성되어 있는 부분에 대응하는 위치)에 해당 배선층(25) 및 칩(30)의 전극(31)에 이르도록 각각 비어 홀(VHl, VH2)을 형성한다. 예를 들면, 각 수지층(26b)의 각각 대응하는 부분을 CO2 laser, UV-YAG laser 등에 의해 제거함으로써 비어 홀(VH1, VH2)을 형성한다.
다음 공정에서는(도 5(a) 참조), 양면의 수지층(26b) 위에, 비어 홀(VH1, VH2)의 내부를 포함해서 각각 소요의 패턴 형상으로 배선층(27)을 형성한다. 배선층(27)은 도 3(d)의 공정에서 실시한 처리와 같은 방법으로, 무전해 Cu 도금에 의한 시드층의 형성 → 도금 레지스트의 패터닝 → 전해 Cu 도금 → 도금 레지스트의 박리 → 에칭에 의한 시드층 등의 다른 도체층(Cu)의 제거의 공정을 거쳐서 형성할 수 있다. 이에 따라, 칩(30)의 전극(31)은 비어 홀(VH2)에 충전된 도체(배선층(27)의 일부), 패턴 형성된 배선층(27), 및 비어 홀(VH1)에 충전된 도체(배선층(27)의 일부)를 거쳐서 그 하층의 배선층(25)에 접속된 것으로 된다.
최후의 공정에서는(도 5(b) 참조), 양면의 배선층(27)의 패드부(27P)가 각각 노출하도록 배선층(27) 및 수지층(26b)을 덮어서 땜납 레지스트층(보호막)(28)을 형성한다. 예를 들면, 전체면에 감광성의 땜납 레지스트를 도포하고, 소요의 패드부(27P)의 형상을 따르도록 노광 및 현상(땜납 레지스트의 패터닝)을 실시하고, 그 패드부(27P)의 영역에 대응하는 부분의 땜납 레지스트층을 개구한다. 이에 따라, 배선층(27)의 패드부(27P)가 노출하고, 다른 부분의 배선층(27)이 땜납 레지스트층(28)에 의해 덮어진 것으로 된다.
또한, 땜납 레지스트층(28)으로부터 노출하고 있는 패드부(27P)(Cu) 위에 니켈(Ni) 도금 및 금(Au) 도금을 실시하고, Ni/Au 도금층(29)을 피착시킨다. 이는 후(後)의 단계에서 땜납 접합을 실시했을때 패드부(27P)와의 접착성을 향상시키기 위해서이다. 이에 따라, 본 실시 형태의 반도체 장치(10)(배선 기판(20))가 제작된 것으로 된다.
이상에서 설명한 바와 같이, 제1 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10)의 구성에 의하면(도 1, 도 2 참조), 코어 기판(21)에 형성해야 할 스루 홀(TH)의 위치가 칩 실장 영역(MR) 내에 포함되도록 배치되어 있고, 해당 스루 홀의 내벽에 형성된 Cu 도금층(23)에 전기적으로 접속된 배선층(25)의 외측 방향, 즉, 칩 실장 영역(MR)의 외측으로 연재하고 있는 부분(패드부(25P)) 위에 비어 홀 (VH1)을 형성하고 있다. 즉, 종래 기술(도 11)에서 본 것과 같은, 스루 홀 위에 비어 홀이 형성된 구조가 아니라, 스루 홀(TH) 상의 위치로부터 외측으로 벗어난 위치에 층간 접속용의 비어 홀(VH1)이 형성된 구조로 되어 있다.
따라서, 이러한 구조에 대하여 온도 사이클 시험을 실시했을 경우에, 종래와 같이 스루 홀 내의 수지의 신축에 의한 펌핑 현상이 발생해도, 그 영향이 비어 홀(본 실시 형태의 비어 홀(VH1)에 상당)에 직접 파급되는 것은 아니기 때문에, 종래 기술에서 본 것과 같은 크랙의 발생을 효과적으로 방지할 수 있다. 이는 최종적인 제품으로서의 반도체 장치(칩 내장 패키지)(10)의 신뢰성 향상에 기여한다. 또, 펌핑 현상에 의한 영향이 해당 비어 홀에 직접 파급되지 않기 때문에, 이 비어 홀을 거쳐서 전기적으로 접속된 배선층(본 실시 형태의 배선층(27)에 상당)에도 그 영향이 못 미친다. 그 결과, 해당 배선층의 요철 거동이 없어지고 배선 크랙도 발생하지 않는다.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치의 구성을 단면도의 형태로 모식적으로 나타낸 것이다.
본 실시 형태에 따른 반도체 장치(1Oa)는 제1 실시 형태(도 1)의 경우와 마찬가지로, 패키지로서 제공되는 배선 기판(20a)과, 이 배선 기판(패키지)(20a) 내에 매립 실장된 반도체 칩(30)에 의해 구성되어 있다. 다만, 본 실시 형태에 따른 반도체 장치(칩 내장 패키지)(1Oa)는 제1 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10)와 비교하여 내장한 칩(30)의 전극(31)이 형성되어 있는 측의 면 위에 직접 배선층(27)이 형성되어 있는 점에서 다르다.
즉, 내장한 칩(30)의 전극(31)은 제1 실시 형태(도 1)에서는 수지층(26b)에 형성된 비어 홀(VH2)을 거쳐서 배선층(27)에 접속되어 있지만, 이 제2 실시 형태(도 6)에서는 칩(30)이 매립되어 있는 수지층(26) 위에 형성된 배선층(27)에 직접 접속되어 있다. 이 접속 형태의 차이에 의해, 코어 기판(21)을 사이에 삽입하여 그 양측에 적층되는 빌드 업층(수지층)의 층수는 제1 실시 형태의 경우에는 2층(수지층(26a, 26b))이었던 것에 대해, 본 실시 형태에서는 1층(수지층(26))에서 끝난다. 다른 구성 및 그 기능에 대해서는, 제1 실시 형태의 경우와 기본적으로 같으므로, 그 설명은 생략한다.
또, 이 구성상의 차이에 의해, 본 실시 형태의 반도체 장치(1Oa)를 제조하는 방법에 대해서도 그 제조 공정의 일부가 다르다. 즉, 본 실시 형태에 따른 제조 방법(도 7, 도 8 참조)은 제1 실시 형태에 따른 제조 방법(도 3 ∼ 도 5)과 비교하여 도 7(a)의 공정에서 칩(30)을 수지층(26)에 매립한 시점에서 큐어(경화)를 행하도록 한 점에서 기본적으로 다르다. 도 7(b) 이후의 공정에 대해서는, 제1 실시 형태에 따른 도 4(c) 이후의 공정과 기본적으로 같으므로, 그 설명은 생략한다. 다만, 도 8(a)의 공정에 대해서는, 우선, 전체면에 진케이트(zincate) 처리를 실시한 후, 무전해 Cu 도금에 의해 시드층을 형성하고, 또는, 전체면에 크롬(Cr)과 Cu의 스퍼터링에 의해 시드층을 형성한다. 이 다음은 도 5(a)의 공정에서 실시한 처리와 같은 방법으로, 도금 레지스트의 패터닝 → 전해 Cu 도금 → 도금 레지스트의 박리 → 에칭에 의한 시드층 등의 다른 도체층(Cu)의 제거의 공정을 거쳐서 배선층(27)을 형성한다.
제2 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10a)의 구성에 의하면, 제1 실시 형태에서 얻어진 이점을 부가하고, 또한, 내장한 칩(30)(전극(31)이 형성되어 있는 측의 면) 위에 비어 홀을 거치지 않고 직접 배선층(27)이 형성되어 있으므로, 패키지(1Oa) 전체로서의 두께를 상대적으로 얇게 할 수 있다. 즉, 제1 실시 형태(도 1)의 경우와 비교하여 패키지의 초박형화를 도모할 수 있다.
도 9는 본 발명의 제3 실시 형태에 따른 반도체 장치의 구성을 단면도의 형태로 모식적으로 나타낸 것이다.
본 실시 형태에 따른 반도체 장치(1Ob)는 제1 실시 형태(도 1)의 경우와 마찬가지로 패키지로서 제공되는 배선 기판(20b)과, 이 배선 기판(패키지)(20b) 내에 매립 실장된 반도체 칩(30, 40)에 의해 구성되어 있다. 다만, 본 실시 형태에 따른 반도체 장치(칩 내장 패키지)(1Ob)는 제1 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10)와 비교하여, 내장하는 각 칩(30, 40)이 코어 기판(21)을 사이에 삽입하여 상하 대칭의 위치에 각각 배치되어 있는 점에서 다르다.
즉, 제1 실시 형태(도 1)에서는 칩(30)은 수지층(26a) 속에 매립되어 있는 것에 불과하지만, 이 제3 실시 형태(도 9)에서는 각 칩(30, 40)은 코어 기판(21)의 양면에 각각 형성된 배선층(25) 및 코어 기판(21) 상에서 서로 대칭이 되는 위치에 각각 접착제(32, 42)를 거쳐서 접착된 상태로 수지층(26a) 속에 매립 실장되어 있다. 다른 구성 및 그 기능에 대해서는, 제1 실시 형태의 경우와 같으므로, 그 설명은 생략한다.
또, 본 실시 형태의 반도체 장치(1Ob)를 제조하는 방법에 대해서도 기본적으 로는 제1 실시 형태의 경우(도 3 ∼ 도 5)와 같지만, 상기의 실장 형태의 차이에 의해 그 제조 공정의 일부가 다르다. 즉, 본 실시 형태의 경우, 도 3(e)의 공정에서 수지층(26a)을 라미네이트한 시점에서 큐어(경화)를 행하고, 이 경화된 각 수지층(26a)의 특정 장소(코어 기판(21)에서 스루 홀이 형성되어 있는 영역에 대응하는 장소)에, 예를 들면 라우터 가공 등에 의해, 해당 배선층(25)에 이르는 캐비티를 형성한다. 그리고 접착제(32, 42)를 해당 칩(30, 40)에 각각 부착한 후, 그 접착제(32, 42)가 붙은 칩(30, 40)을 각각 대응하는 캐비티 내의 배선층(25) 위에 설치한다. 그리고, 도 4(b) 이후의 공정을 실시한다.
제3 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10b)의 구성에 의하면, 제1 실시 형태에서 얻어진 이점을 부가하고, 또한, 코어 기판(21)을 사이에 삽입하여 상하 대칭의 위치에 각각 칩(30, 40)이 배치되어 있으므로, 패키지 전체로서의 휘어짐을 방지할 수 있다. 즉, 도 9에 나타낸 바와 같은 실장 형태에서 코어 기판의 한 쪽에만 접착제를 거쳐서 칩을 설치한 경우에는, 해당 칩과 코어 기판 및 그 주위의 빌드 업층의 열팽창 계수의 차이로부터 패키지가 휘어져 버릴 가능성이 있지만, 이 제3 실시 형태와 같이 코어 기판(21)의 양면에 칩(30, 40)을 실장함으로써 패키지의 휘어짐을 효과적으로 억제할 수 있다.
도 10은 본 발명의 제4 실시 형태에 따른 반도체 장치의 구성을 단면도의 형태에서 모식적으로 나타낸 것이다.
본 실시 형태에 따른 반도체 장치(10c)는 제2 실시 형태(도 6)의 경우와 마찬가지로, 패키지로서 제공되는 배선 기판(20c)과 이 배선 기판(패키지)(20c) 내에 매립 실장된 반도체 칩(30, 40)에 의해 구성되어 있다. 다만, 본 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10c)는 제2 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10a)와 비교하여, 내장하는 각 칩(30, 40)이 코어 기판(21)을 사이에 삽입하여 상하 대칭의 위치에 배치되어 있는 점에서 다르다.
즉, 제2 실시 형태(도 6)에서는 칩(30)은 수지층(26) 속에 매립되어 있는 것에 불과하지만, 이 제4 실시 형태(도 10)에서는 제3 실시 형태(도 9)의 경우와 마찬가지로, 각 칩(30, 40)은 코어 기판(21)의 양면에 각각 형성된 배선층(25) 및 코어 기판(21) 상에서 서로 대칭이 되는 위치에 각각 접착제(32, 42)를 거쳐서 접착된 상태로 수지층(26) 속에 매립 실장되어 있다. 다른 구성 및 그 기능에 대해서는 제2 실시 형태의 경우와 같으므로, 그 설명은 생략한다.
또, 본 실시 형태의 반도체 장치(10c)를 제조하는 방법에 대해서도, 기본적으로는 제2 실시 형태의 경우(도 7, 도 8)와 같지만, 상기의 설치 형태의 차이에 의해 그 제조 공정의 일부가 다르다. 이 다른 부분의 공정은, 제3 실시 형태(도 9)와 관련하여 설명한 공정과 같다. 즉, 수지층(26)을 라미네이트한 시점에서 큐어(경화)를 행하고, 이 경화된 각 수지층(26)의 특정 장소에, 해당 배선층(25)에 이르는 캐비티를 형성한 후, 캐비티 내의 각 배선층(25) 위에 접착제(32, 42)를 거쳐서 각각 칩(30, 40)을 실장한다. 그리고 도 7(b) 이후의 공정을 실시한다.
제4 실시 형태에 따른 반도체 장치(칩 내장 패키지)(10c)의 구성에 의하면, 제2 실시 형태에서 얻어진 이점을 부가하고, 또한 제3 실시 형태(도 9)와 마찬가지로 코어 기판(21)을 사이에 삽입하여 상하 대칭의 위치에 각각 칩(30, 40)이 배치 되어 있으므로 패키지의 휘어짐을 효과적으로 억제할 수 있다.
또, 상술한 제1, 제2의 각 실시 형태(도 1, 도 6)에 따른 구성에서는, 코어 기판(21)의 상측(외부 부착의 반도체 칩이 탑재되는 측)에 적층된 빌드 업층(수지층(26, 26a)) 속에 칩(30)을 매립한 경우를 예로 들어서 설명했지만, 칩(30)을 매립하는 수지층이 이것에 한정되지 않음은 물론이며, 예를 들면 칩(30)을 코어 기판(21)의 하측(해당 패키지(10, 10a)를 마더보드 등에 설치하는 측)의 빌드 업층 중에 설치하는 것도 가능하다.
본 발명의 요지로부터도 분명한 바와 같이, 중요한 것은 도 2(a)에 모식적으로 나타낸 바와 같이 코어 기판(21)에 형성해야 할 스루 홀(TH)의 위치가 평면적으로 보아서 칩 실장 영역(MR) 내에 포함되어 있고, 또한 도 1(도 6, 도 9, 도 10)의 단면 구성에 나타낸 바와 같이, 해당 스루 홀의 내벽에 형성된 Cu 도금층(23)에 전기적으로 접속된 배선층(25)의 외측 방향으로 연재하고 있는 부분(패드부(25P)) 위에 비어 홀(VH1)이 형성되도록 하는 패키지 구조를 가지고 있으면 충분하다.
또, 상술한 제1, 제2의 각 실시 형태(도 1, 도 6)에 따른 구성에서는, 1 패키지 내에 1개의 칩(30)을 매립한 경우를 예로 들어서 설명했지만, 해당 패키지(10, 1Oa)에 요구되는 기능, 또는 해당 패키지에 탑재되는 외부 부착의 반도체 칩에 요구되는 기능에 따라, 적당하게 2개 이상의 칩(30)을 매립 실장하도록 하여도 좋다. 마찬가지로 제3, 제4의 각 실시 형태(도 9, 도 10)에 따른 구성에 대해서도 도시한 예에서는 코어 기판(21)을 사이에 삽입하여 그 양측에 1쌍의 칩(30, 40)을 매립하고 있지만, 해당 패키지(10b, 10c)에 요구되는 기능 등에 따라서, 적당하게 2쌍 이상의 칩(30, 40)을 매립 실장하도록 하여도 좋다.
본 발명은 온도 사이클 시험을 실시한 경우에도 크랙의 발생을 방지하고, 제품으로서의 신뢰성 향상에 기여할 수 있는 「반도체 장치」를 제공할 수 있다.

Claims (5)

  1. 절연성 기재(基材)를 사이에 삽입하고 그 양측에 각각 소요(所要)의 형상으로 패턴 형성된 복수의 배선층이 절연층을 거쳐서 적층되는 동시에 상기 절연층을 두께 방향으로 관통하여 형성된 비어 홀을 거쳐서 각 배선층이 전기적으로 접속되고,
    상기 절연성 기재의 적어도 한쪽 측의 절연층 중에 칩이 매립 실장되어 있는 동시에 그 칩의 전극이 배선층에 전기적으로 접속되며,
    상기 절연성 기재의 상기 칩의 실장 영역 내의 영역에 대응하는 부분에 스루 홀이 형성되어 있는 동시에 그 스루 홀의 적어도 내벽에 형성된 도체층에 전기적으로 접속된 배선층의 외측 방향으로 연재(延在)하고 있는 부분 위에 상기 비어 홀이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연성 기재의 양측의 절연층 중에 상기 절연성 기재를 사이에 삽입하고 서로 대칭의 위치에 각각 칩이 매립 실장되어 있는 동시에, 각 칩의 전극이 각각 대응하는 배선층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 칩의 전극은 그 칩이 매립 실장되어 있는 절연층 위에 적층된 절연층에 형성된 비어 홀을 거쳐서 배선층에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 칩의 전극은 그 칩이 매립 실장되어 있는 절연층 위에 형성된 배선층에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    최외층(最外層)의 배선층의 패드부를 노출시키고 해당 배선층 및 절연층 위에 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
KR1020050031919A 2004-04-20 2005-04-18 반도체 장치 KR101134123B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004123998A JP4361826B2 (ja) 2004-04-20 2004-04-20 半導体装置
JPJP-P-2004-00123998 2004-04-20

Publications (2)

Publication Number Publication Date
KR20060047178A true KR20060047178A (ko) 2006-05-18
KR101134123B1 KR101134123B1 (ko) 2012-04-09

Family

ID=35095455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050031919A KR101134123B1 (ko) 2004-04-20 2005-04-18 반도체 장치

Country Status (4)

Country Link
US (1) US7122901B2 (ko)
JP (1) JP4361826B2 (ko)
KR (1) KR101134123B1 (ko)
TW (1) TWI360204B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225663B1 (ko) * 2011-05-13 2013-01-23 전자부품연구원 칩 내장형 기판 제조 방법
WO2018182659A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
WO2018182658A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP4285339B2 (ja) * 2004-06-15 2009-06-24 パナソニック株式会社 回路モジュールおよび回路モジュールの製造方法
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US7846579B2 (en) 2005-03-25 2010-12-07 Victor Krasnov Thin film battery with protective packaging
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US7511359B2 (en) * 2005-12-29 2009-03-31 Intel Corporation Dual die package with high-speed interconnect
KR100659510B1 (ko) * 2006-02-16 2006-12-20 삼성전기주식회사 캐비티가 형성된 기판 제조 방법
JP2007266329A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 回路基板及びそれを有する電子装置
DE102006028811A1 (de) * 2006-06-21 2007-12-27 Qimonda Ag Verfahren zum Aufbringen von Lot auf Umverdrahtungsleitungen
US8084867B2 (en) * 2006-06-29 2011-12-27 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
US7723164B2 (en) * 2006-09-01 2010-05-25 Intel Corporation Dual heat spreader panel assembly method for bumpless die-attach packages, packages containing same, and systems containing same
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20100084684A (ko) 2007-11-01 2010-07-27 다이니폰 인사츠 가부시키가이샤 부품 내장 배선판, 부품 내장 배선판의 제조 방법
US7956453B1 (en) * 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
JP5006252B2 (ja) * 2008-05-12 2012-08-22 新光電気工業株式会社 配線基板の製造方法及び配線基板
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
TWI363411B (en) 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
US8525041B2 (en) * 2009-02-20 2013-09-03 Ibiden Co., Ltd. Multilayer wiring board and method for manufacturing the same
CN101815401B (zh) * 2009-02-20 2012-11-28 揖斐电株式会社 线路板及其制造方法
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
US8513792B2 (en) * 2009-04-10 2013-08-20 Intel Corporation Package-on-package interconnect stiffener
KR101089959B1 (ko) 2009-09-15 2011-12-05 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR101070098B1 (ko) * 2009-09-15 2011-10-04 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
JP2012039005A (ja) * 2010-08-10 2012-02-23 Toshiba Corp 半導体装置およびその製造方法
KR20120026855A (ko) 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
KR101201860B1 (ko) 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8962358B2 (en) 2011-03-17 2015-02-24 Tsmc Solid State Lighting Ltd. Double substrate multi-junction light emitting diode array structure
JP5779970B2 (ja) * 2011-05-13 2015-09-16 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US8587018B2 (en) 2011-06-24 2013-11-19 Tsmc Solid State Lighting Ltd. LED structure having embedded zener diode
US8604491B2 (en) 2011-07-21 2013-12-10 Tsmc Solid State Lighting Ltd. Wafer level photonic device die structure and method of making the same
US8487421B2 (en) 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8912670B2 (en) * 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9257310B2 (en) * 2012-10-19 2016-02-09 Haesung Ds Co., Ltd. Method of manufacturing circuit board and chip package and circuit board manufactured by using the method
KR102011840B1 (ko) * 2012-10-19 2019-08-19 해성디에스 주식회사 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US10028394B2 (en) 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process
TW201503777A (zh) * 2013-05-30 2015-01-16 Kyocera Slc Technologies Corp 配線基板
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US9202803B2 (en) * 2014-03-28 2015-12-01 Intel Corporation Laser cavity formation for embedded dies or components in substrate build-up layers
JP2015222753A (ja) * 2014-05-22 2015-12-10 イビデン株式会社 プリント配線板及びその製造方法
US9704735B2 (en) * 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
KR20160127226A (ko) * 2015-04-23 2016-11-03 에스케이하이닉스 주식회사 지지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
US9686866B2 (en) * 2015-08-23 2017-06-20 Unimicron Technology Corp. Package structure and manufacturing method thereof
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US20180005954A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Through-silicon via with insulator fill
JP6559743B2 (ja) 2017-08-08 2019-08-14 太陽誘電株式会社 半導体モジュール
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
EP3716326A1 (en) * 2019-03-25 2020-09-30 Mitsubishi Electric R&D Centre Europe B.V. Electrically power assembly with thick electrically conductive layers
CN111511129B (zh) * 2020-04-15 2021-06-04 深圳市景旺电子股份有限公司 一种不对称板的制作方法
US20230102345A1 (en) * 2021-09-24 2023-03-30 Texas Instruments Incorporated Planar surfaces on substrates

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338975A (en) * 1990-07-02 1994-08-16 General Electric Company High density interconnect structure including a spacer structure and a gap
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5422513A (en) * 1992-10-16 1995-06-06 Martin Marietta Corporation Integrated circuit chip placement in a high density interconnect structure
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JPH08264956A (ja) * 1995-03-23 1996-10-11 Internatl Business Mach Corp <Ibm> 電気的接続構造
JPH09162320A (ja) * 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
TW332334B (en) * 1996-05-31 1998-05-21 Toshiba Co Ltd The semiconductor substrate and its producing method and semiconductor apparatus
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
US5847327A (en) * 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
CN100435605C (zh) * 1996-12-19 2008-11-19 揖斐电株式会社 印刷布线板
WO1998033366A1 (fr) * 1997-01-29 1998-07-30 Kabushiki Kaisha Toshiba Procede et dispositif permettant de fabriquer un tableau de connexions multicouches et un tableau de connexions approprie
KR100251868B1 (ko) * 1997-02-18 2000-04-15 김규현 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
JP2000261152A (ja) * 1999-03-11 2000-09-22 Fuji Xerox Co Ltd プリント配線組立体
JP3670917B2 (ja) * 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
JP2001203461A (ja) * 2000-01-21 2001-07-27 Ibiden Co Ltd 多層プリント配線板および、その製造方法
US6630743B2 (en) * 2001-02-27 2003-10-07 International Business Machines Corporation Copper plated PTH barrels and methods for fabricating
JP3910045B2 (ja) * 2001-11-05 2007-04-25 シャープ株式会社 電子部品内装配線板の製造方法
JP2003229670A (ja) * 2001-11-30 2003-08-15 Clover Denshi Kogyo Kk 多層配線基板の製造方法
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP2003273521A (ja) * 2002-03-15 2003-09-26 Murata Mfg Co Ltd セラミック多層基板の製造方法
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP4378511B2 (ja) * 2002-07-25 2009-12-09 大日本印刷株式会社 電子部品内蔵配線基板
US6803649B1 (en) * 2003-05-16 2004-10-12 Intel Corporation Electronic assembly

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101225663B1 (ko) * 2011-05-13 2013-01-23 전자부품연구원 칩 내장형 기판 제조 방법
WO2018182659A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
WO2018182658A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate
US10978399B2 (en) 2017-03-31 2021-04-13 Intel Corporation Die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate
US11069620B2 (en) 2017-03-31 2021-07-20 Intel Corporation Die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
US11784128B2 (en) 2017-03-31 2023-10-10 Intel Corporation Die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
US11901296B2 (en) 2017-03-31 2024-02-13 Intel Corporation Die interconnect substrate, an electrical device and a method for forming a die interconnect substrate

Also Published As

Publication number Publication date
TW200541024A (en) 2005-12-16
US20050230835A1 (en) 2005-10-20
TWI360204B (en) 2012-03-11
KR101134123B1 (ko) 2012-04-09
JP4361826B2 (ja) 2009-11-11
US7122901B2 (en) 2006-10-17
JP2005310946A (ja) 2005-11-04

Similar Documents

Publication Publication Date Title
KR20060047178A (ko) 반도체 장치
KR101258713B1 (ko) 배선기판의 제조방법
JP5331958B2 (ja) 配線基板及び半導体パッケージ
US20100044845A1 (en) Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate
US20110127076A1 (en) Electronic component-embedded printed circuit board and method of manufacturing the same
JP5989814B2 (ja) 埋め込み基板、印刷回路基板及びその製造方法
KR20080074030A (ko) 다층 배선 기판의 제조 방법
KR20100065635A (ko) 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법
JPH11233678A (ja) Ｉｃパッケージの製造方法
JP4880277B2 (ja) 配線基板の製造方法
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
JP2010232333A (ja) 半導体装置及びその製造方法、並びに電子装置
WO2011024939A1 (ja) 半導体装置およびその製造方法
KR101055586B1 (ko) 금속범프를 갖는 인쇄회로기판의 제조방법
JP2006339482A (ja) 配線基板及びその製造方法
US8120148B2 (en) Package structure with embedded die and method of fabricating the same
JP4950743B2 (ja) 積層配線基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP4497548B2 (ja) 配線基板
US20100236822A1 (en) Wiring board and method for manufacturing the same
US20100314778A1 (en) Semiconductor device and method for producing the same
JP2009146940A (ja) 積層配線基板及びその製造方法
KR100972431B1 (ko) 임베디드 인쇄회로기판 및 그 제조방법
US20110083891A1 (en) Electronic component-embedded printed circuit board and method of manufacturing the same
JP5285385B2 (ja) 積層配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 8