JPH09162320A - 半導体パッケージおよび半導体装置 - Google Patents
半導体パッケージおよび半導体装置Info
- Publication number
- JPH09162320A JPH09162320A JP7320015A JP32001595A JPH09162320A JP H09162320 A JPH09162320 A JP H09162320A JP 7320015 A JP7320015 A JP 7320015A JP 32001595 A JP32001595 A JP 32001595A JP H09162320 A JPH09162320 A JP H09162320A
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- semiconductor chip
- semiconductor
- thin film
- core material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 239000010409 thin film Substances 0.000 claims abstract description 41
- 239000011162 core material Substances 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000011888 foil Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 26
- 229920005989 resin Polymers 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000010408 film Substances 0.000 claims description 9
- 210000001503 joint Anatomy 0.000 claims description 9
- 238000007747 plating Methods 0.000 claims description 8
- 239000003365 glass fiber Substances 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 238000000034 method Methods 0.000 description 10
- 239000011889 copper foil Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000004744 fabric Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 いわゆるビルドアップ方式によって形成され
た多層回路を備える半導体パッケージに、半導体チップ
を確実に固定することが可能になり、半導体装置の歩留
りおよび耐久性等の信頼性を向上させる。 【解決手段】 半導体チップ１４が搭載される半導体チ
ップ搭載部２０と、金属箔からなり、一端が半導体チッ
プ搭載部２０に延在された配線パターン１２とがコア材
１０の一面側に形成され、半導体チップ搭載部２０の外
方に、配線パターン１２に接続された薄膜配線パターン
２２が薄膜状の絶縁層１８を介して一層または複数層に
形成され、薄膜配線パターン２２および絶縁層１８によ
って半導体チップ搭載部２０が凹部に形成されている。
た多層回路を備える半導体パッケージに、半導体チップ
を確実に固定することが可能になり、半導体装置の歩留
りおよび耐久性等の信頼性を向上させる。 【解決手段】 半導体チップ１４が搭載される半導体チ
ップ搭載部２０と、金属箔からなり、一端が半導体チッ
プ搭載部２０に延在された配線パターン１２とがコア材
１０の一面側に形成され、半導体チップ搭載部２０の外
方に、配線パターン１２に接続された薄膜配線パターン
２２が薄膜状の絶縁層１８を介して一層または複数層に
形成され、薄膜配線パターン２２および絶縁層１８によ
って半導体チップ搭載部２０が凹部に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージお
よび半導体装置に関する。
よび半導体装置に関する。
【０００２】
【従来の技術】図３に示すように、金属箔からなる配線
パターン１２が表面に設けられたコア材１０上に、薄膜
状の絶縁層（レジスト１８）を介して薄膜配線パターン
２２を積層し、その薄膜配線パターン２２と前記コア材
１０表面上の配線パターン１２とを接続して多層回路を
形成した（いわゆるビルドアップ方式によって作製され
た）半導体パッケージがある。コア材１０の表面に設け
られた配線パターン１２は例えば銅箔からなり、前記薄
膜配線パターン２２は例えば銅めっきからなる。最上層
の薄膜配線パターン２２の上面には、ソルダーレジスト
２６が塗布されると共に、そのソルダーレジスト２６が
部分的に除去されて表出した部分にボールバンプ３０が
固定されている。このようにして半導体パッケージが形
成されている。そして、その半導体パッケージのボール
バンプ３０によって、半導体チップ１４が、最上層の薄
膜配線パターン２２に固定されると共に、前記多層回路
に接続され、さらにポッティング（図示せず）によって
半導体チップ１４等が封止されて半導体装置が作製され
る。上記の半導体パッケージによれば、薄膜状のレジス
ト１８および薄膜配線パターン２２を用いて多層回路を
形成できるため、半導体チップ１４の高集積化に対応し
て、回路の高密度化および小型化ができる。
パターン１２が表面に設けられたコア材１０上に、薄膜
状の絶縁層（レジスト１８）を介して薄膜配線パターン
２２を積層し、その薄膜配線パターン２２と前記コア材
１０表面上の配線パターン１２とを接続して多層回路を
形成した（いわゆるビルドアップ方式によって作製され
た）半導体パッケージがある。コア材１０の表面に設け
られた配線パターン１２は例えば銅箔からなり、前記薄
膜配線パターン２２は例えば銅めっきからなる。最上層
の薄膜配線パターン２２の上面には、ソルダーレジスト
２６が塗布されると共に、そのソルダーレジスト２６が
部分的に除去されて表出した部分にボールバンプ３０が
固定されている。このようにして半導体パッケージが形
成されている。そして、その半導体パッケージのボール
バンプ３０によって、半導体チップ１４が、最上層の薄
膜配線パターン２２に固定されると共に、前記多層回路
に接続され、さらにポッティング（図示せず）によって
半導体チップ１４等が封止されて半導体装置が作製され
る。上記の半導体パッケージによれば、薄膜状のレジス
ト１８および薄膜配線パターン２２を用いて多層回路を
形成できるため、半導体チップ１４の高集積化に対応し
て、回路の高密度化および小型化ができる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ように半導体パッケージをビルドアップ方式によって作
製した場合には、塗布して設けられたレジスト１８と、
その表面に設けられる銅めっきからなる薄膜配線パター
ン２２との間の密着力は弱い。その密着力は、レジスト
１８に薄膜配線パターン２２が単に積層されて設けられ
るため、一般的に、０．２ｋｇｆ／ｃｍ〜０．３ｋｇｆ
／ｃｍ程度と非常に弱いものとなっている。このため、
その薄膜配線パターン２２の表面に固定されるボールバ
ンプ３０とレジスト１８との密着力が弱いことになる。
そして、半導体チップ１４は最上層の薄膜配線パターン
２２にボールバンプ３０を介して固定されるため、結果
的に半導体チップ１４を半導体パッケージに歩留りよく
確実に固定できず、耐久性等の信頼性に欠けるという課
題があった。例えば、ボールバンプ３０を固定する際に
薄膜配線パターン２２が剥がれたり、半導体パッケージ
上に搭載された半導体チップ１４が脱落して、半導体チ
ップ１４と多層回路との間の接続が断線してしまい、半
導体チップ１４を半導体パッケージに好適に固定できな
いのである。また、ワイヤボンディングを用いて半導体
チップを半導体パッケージの多層回路に接続するタイプ
の場合にも、前記の薄膜配線パターン２２のレジスト１
８に対する密着性が悪いと、薄膜配線パターン２２にワ
イヤを歩留り良くボンディングできないと共に、耐久性
等の信頼性に欠けるという課題があった。
ように半導体パッケージをビルドアップ方式によって作
製した場合には、塗布して設けられたレジスト１８と、
その表面に設けられる銅めっきからなる薄膜配線パター
ン２２との間の密着力は弱い。その密着力は、レジスト
１８に薄膜配線パターン２２が単に積層されて設けられ
るため、一般的に、０．２ｋｇｆ／ｃｍ〜０．３ｋｇｆ
／ｃｍ程度と非常に弱いものとなっている。このため、
その薄膜配線パターン２２の表面に固定されるボールバ
ンプ３０とレジスト１８との密着力が弱いことになる。
そして、半導体チップ１４は最上層の薄膜配線パターン
２２にボールバンプ３０を介して固定されるため、結果
的に半導体チップ１４を半導体パッケージに歩留りよく
確実に固定できず、耐久性等の信頼性に欠けるという課
題があった。例えば、ボールバンプ３０を固定する際に
薄膜配線パターン２２が剥がれたり、半導体パッケージ
上に搭載された半導体チップ１４が脱落して、半導体チ
ップ１４と多層回路との間の接続が断線してしまい、半
導体チップ１４を半導体パッケージに好適に固定できな
いのである。また、ワイヤボンディングを用いて半導体
チップを半導体パッケージの多層回路に接続するタイプ
の場合にも、前記の薄膜配線パターン２２のレジスト１
８に対する密着性が悪いと、薄膜配線パターン２２にワ
イヤを歩留り良くボンディングできないと共に、耐久性
等の信頼性に欠けるという課題があった。
【０００４】そこで、本発明の目的は、いわゆるビルド
アップ方式によって形成された多層回路を備える半導体
パッケージに、半導体チップを確実に固定することが可
能になり、半導体装置の歩留りおよび耐久性等の信頼性
を向上させることにある。
アップ方式によって形成された多層回路を備える半導体
パッケージに、半導体チップを確実に固定することが可
能になり、半導体装置の歩留りおよび耐久性等の信頼性
を向上させることにある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するに次の構成を備える。すなわち、本発明は、半導
体チップが搭載される半導体チップ搭載部と、金属箔か
らなり、一端が該半導体チップ搭載部に延在された配線
パターンとがコア材の一面側に形成され、前記半導体チ
ップ搭載部の外方に、前記配線パターンに接続された薄
膜配線パターンが薄膜状の絶縁層を介して一層または複
数層に形成され、該薄膜配線パターンおよび絶縁層によ
って前記半導体チップ搭載部が凹部に形成されているこ
とを特徴とする。
成するに次の構成を備える。すなわち、本発明は、半導
体チップが搭載される半導体チップ搭載部と、金属箔か
らなり、一端が該半導体チップ搭載部に延在された配線
パターンとがコア材の一面側に形成され、前記半導体チ
ップ搭載部の外方に、前記配線パターンに接続された薄
膜配線パターンが薄膜状の絶縁層を介して一層または複
数層に形成され、該薄膜配線パターンおよび絶縁層によ
って前記半導体チップ搭載部が凹部に形成されているこ
とを特徴とする。
【０００６】また、前記コア材が、ガラス繊維入りの樹
脂基板であることで、コストを低減できる。また、前記
薄膜配線パターンが、めっき皮膜、蒸着膜またはスパッ
タ膜で形成されたことで、薄膜配線パターンを好適に形
成できる。
脂基板であることで、コストを低減できる。また、前記
薄膜配線パターンが、めっき皮膜、蒸着膜またはスパッ
タ膜で形成されたことで、薄膜配線パターンを好適に形
成できる。
【０００７】また、前記半導体チップ搭載部に設けられ
た配線パターン上に、半導体チップと該配線パターンと
を接続するバンプが形成されていることで、半導体チッ
プを逆さまにした状態で好適に固定できる。いわゆるフ
リップチップタイプの半導体装置を好適に作製できる。
た配線パターン上に、半導体チップと該配線パターンと
を接続するバンプが形成されていることで、半導体チッ
プを逆さまにした状態で好適に固定できる。いわゆるフ
リップチップタイプの半導体装置を好適に作製できる。
【０００８】また、前記コア材の半導体チップ搭載部が
形成された面とは反対側の面に、金属箔からなり、該コ
ア材に設けられたスルーホールにより前記配線パターン
および／または薄膜配線パターンに接続された反対面の
配線パターンが形成され、該反対面の配線パターンに外
部接続端子接合部が形成されていることで、外部接続端
子を半導体パッケージに密着性よく確実に設けることが
できる。
形成された面とは反対側の面に、金属箔からなり、該コ
ア材に設けられたスルーホールにより前記配線パターン
および／または薄膜配線パターンに接続された反対面の
配線パターンが形成され、該反対面の配線パターンに外
部接続端子接合部が形成されていることで、外部接続端
子を半導体パッケージに密着性よく確実に設けることが
できる。
【０００９】また、本発明は前記の半導体パッケージの
半導体チップ搭載部に半導体チップが搭載され、該半導
体チップがキャップによって封止されていることを特徴
とする半導体装置にもある。また、前記外部接続端子接
合部に実装用バンプが形成されていることで、半導体装
置を実装基板へ好適に実装することができる。
半導体チップ搭載部に半導体チップが搭載され、該半導
体チップがキャップによって封止されていることを特徴
とする半導体装置にもある。また、前記外部接続端子接
合部に実装用バンプが形成されていることで、半導体装
置を実装基板へ好適に実装することができる。
【００１０】
【発明の実施の形態】以下、本発明にかかる好適な実施
例を添付図面と共に詳細に説明する。図１は本発明によ
る半導体装置の一実施例を示す断面図である。１０はコ
ア材であり、例えばガラス繊維（クロス）入りの樹脂基
板である。ガラスクロス入りの樹脂基板としては、ガラ
スエポキシ基板等の絶縁性物質であるエポキシ樹脂を含
浸させて形成されたものがある。なお、コア材として
は、メタルコア基板を用いてもよい。
例を添付図面と共に詳細に説明する。図１は本発明によ
る半導体装置の一実施例を示す断面図である。１０はコ
ア材であり、例えばガラス繊維（クロス）入りの樹脂基
板である。ガラスクロス入りの樹脂基板としては、ガラ
スエポキシ基板等の絶縁性物質であるエポキシ樹脂を含
浸させて形成されたものがある。なお、コア材として
は、メタルコア基板を用いてもよい。
【００１１】１２は配線パターンであり、金属箔からな
り、コア材１０の一面側（表面）に密着された状態に設
けられている。配線パターン１２は、例えば銅箔からな
り、コア材１０が成形される際の前記エポキシ樹脂が完
全に硬化する前にそのコア材１０の表面に載置され、加
熱および加圧されて密着されている。また、銅箔のコア
材１０に貼られる面は荒らされている。従って、この配
線パターン１２のコア材１０に対する密着力は、通常、
１．５ｋｇｆ／ｃｍ程度であり、強い密着力となってい
る。また、配線パターン１２は、図に示すようにコア材
１０の両面（図面上において上下面）に設けられてい
る。上面の配線パターン１２が一端が半導体チップ搭載
部２０に延存して半導体チップ１４に接続するように設
けられ、反対面の配線パターンである下面の配線パター
ン１２ａの一部が実装基板に接続するための外部接続端
子接合部１６になっている。この外部接続端子接合部１
６には、ボールバンプ、リードピン等の外部接続端子を
固定することができる。
り、コア材１０の一面側（表面）に密着された状態に設
けられている。配線パターン１２は、例えば銅箔からな
り、コア材１０が成形される際の前記エポキシ樹脂が完
全に硬化する前にそのコア材１０の表面に載置され、加
熱および加圧されて密着されている。また、銅箔のコア
材１０に貼られる面は荒らされている。従って、この配
線パターン１２のコア材１０に対する密着力は、通常、
１．５ｋｇｆ／ｃｍ程度であり、強い密着力となってい
る。また、配線パターン１２は、図に示すようにコア材
１０の両面（図面上において上下面）に設けられてい
る。上面の配線パターン１２が一端が半導体チップ搭載
部２０に延存して半導体チップ１４に接続するように設
けられ、反対面の配線パターンである下面の配線パター
ン１２ａの一部が実装基板に接続するための外部接続端
子接合部１６になっている。この外部接続端子接合部１
６には、ボールバンプ、リードピン等の外部接続端子を
固定することができる。
【００１２】１８は薄膜状の絶縁層であり、コア材１０
上面の半導体チップ１４が搭載される半導体チップ搭載
部２０の外方に、例えば硬化することで絶縁層１８とな
るエポキシ樹脂等のレジスト材が薄膜状に塗布されるこ
とによって設けられる。２２は薄膜配線パターンであ
り、前記絶縁層１８の上面に積層されると共に、前記配
線パターン１２に接続されている。また、図に示すよう
に、半導体パッケージの表裏面の間を連通するように貫
通されたスルーホール２４を介して、上層側の薄膜配線
パターン２２とコア材１０の下面に設けられた配線パタ
ーン１２ａとが接続されている。この薄膜配線パターン
２２は、例えば、銅等のめっき皮膜、蒸着膜またはスパ
ッタ膜で形成すればよい。また、絶縁層１８と薄膜配線
パターン２２とは、図に示すように交互に積層されて多
層化できるのは勿論である。
上面の半導体チップ１４が搭載される半導体チップ搭載
部２０の外方に、例えば硬化することで絶縁層１８とな
るエポキシ樹脂等のレジスト材が薄膜状に塗布されるこ
とによって設けられる。２２は薄膜配線パターンであ
り、前記絶縁層１８の上面に積層されると共に、前記配
線パターン１２に接続されている。また、図に示すよう
に、半導体パッケージの表裏面の間を連通するように貫
通されたスルーホール２４を介して、上層側の薄膜配線
パターン２２とコア材１０の下面に設けられた配線パタ
ーン１２ａとが接続されている。この薄膜配線パターン
２２は、例えば、銅等のめっき皮膜、蒸着膜またはスパ
ッタ膜で形成すればよい。また、絶縁層１８と薄膜配線
パターン２２とは、図に示すように交互に積層されて多
層化できるのは勿論である。
【００１３】絶縁層１８と薄膜配線パターン２２とを積
層し、多層回路を形成する形成方法としては、感光性レ
ジストを使用する方法、樹脂付き銅箔を使用する方法等
があり、一般的な方法を以下に簡単に説明する。感光性
レジストを使用した場合は、先ず、コア材上に配線パタ
ーンが形成された基板に、感光性樹脂を印刷法またはス
プレー法等で塗布し、その後、光を照射（露光）し、次
いで現像を行ってビアパターンを形成する。また、レー
ザーを照射してビアパターンを形成することも可能であ
る。次に、表面に銅めっき等を行って導体層を形成す
る。この際にビア穴の内部にも銅めっきがなされ、下層
の導体層（配線パターン１２或いは薄膜配線パターン２
２）と層間接続がなされる。この後で、表面の導体層を
エッチングして薄膜配線パターン２２を形成し、これら
の工程を繰り返すことで、多層回路を形成できる。ま
た、樹脂付き銅箔を使用した場合には、先ず、コア材上
に配線パターンが形成された基板に樹脂付き銅箔を積層
する。次いで、銅箔にビアパターンを、露光、現像、エ
ッチングの工程を経て形成し、その銅箔をマスクの代わ
りとしてレーザーにより樹脂を除去してビアを形成す
る。そして、表面に銅めっき等を行って導体層を形成す
る。この際にビア穴の内部にも銅めっきがなされ、下層
の導体層（配線パターン１２或いは薄膜配線パターン２
２）と層間接続がなされる。その後で、表面の導体層を
エッチングして薄膜配線パターン２２を形成し、こられ
の工程を繰り返すことで、多層回路を形成できる。
層し、多層回路を形成する形成方法としては、感光性レ
ジストを使用する方法、樹脂付き銅箔を使用する方法等
があり、一般的な方法を以下に簡単に説明する。感光性
レジストを使用した場合は、先ず、コア材上に配線パタ
ーンが形成された基板に、感光性樹脂を印刷法またはス
プレー法等で塗布し、その後、光を照射（露光）し、次
いで現像を行ってビアパターンを形成する。また、レー
ザーを照射してビアパターンを形成することも可能であ
る。次に、表面に銅めっき等を行って導体層を形成す
る。この際にビア穴の内部にも銅めっきがなされ、下層
の導体層（配線パターン１２或いは薄膜配線パターン２
２）と層間接続がなされる。この後で、表面の導体層を
エッチングして薄膜配線パターン２２を形成し、これら
の工程を繰り返すことで、多層回路を形成できる。ま
た、樹脂付き銅箔を使用した場合には、先ず、コア材上
に配線パターンが形成された基板に樹脂付き銅箔を積層
する。次いで、銅箔にビアパターンを、露光、現像、エ
ッチングの工程を経て形成し、その銅箔をマスクの代わ
りとしてレーザーにより樹脂を除去してビアを形成す
る。そして、表面に銅めっき等を行って導体層を形成す
る。この際にビア穴の内部にも銅めっきがなされ、下層
の導体層（配線パターン１２或いは薄膜配線パターン２
２）と層間接続がなされる。その後で、表面の導体層を
エッチングして薄膜配線パターン２２を形成し、こられ
の工程を繰り返すことで、多層回路を形成できる。
【００１４】２６はソルダーレジストであり、半導体パ
ッケージの両面のそれぞれの最外面に塗布されて層状に
設けられている。すなわち、ソルダーレジスト２６は、
絶縁層１８と薄膜配線パターン２２が積層された最上
面、半導体チップ１４が搭載される半導体チップ搭載部
２０およびコア材１０の下面に塗布されて設けられてい
る。
ッケージの両面のそれぞれの最外面に塗布されて層状に
設けられている。すなわち、ソルダーレジスト２６は、
絶縁層１８と薄膜配線パターン２２が積層された最上
面、半導体チップ１４が搭載される半導体チップ搭載部
２０およびコア材１０の下面に塗布されて設けられてい
る。
【００１５】そして、コア材１０の下面のソルダーレジ
スト２６が部分的に除去されて表出した下面の配線パタ
ーン１２ａの表面が、前記の外部接続端子接合部１６と
なっている。この外部接続端子接合部１６にはバンプの
一例である実装用ボールバンプ２８を形成することがで
きる。また、実装用ボールバンプ２８に限らず、リード
ピン等を固定してもよいのは勿論である。このように外
部接続端子接合部１６が、コア材１０の下側の表面に設
けられた配線パターン１２ａの一部であるため、コア材
１０との密着力が高く、実装用ボールバンプ２８等を半
導体パッケージに確実に固定することができる。従っ
て、半導体装置の実装に関する強度的な信頼性を向上で
きる。
スト２６が部分的に除去されて表出した下面の配線パタ
ーン１２ａの表面が、前記の外部接続端子接合部１６と
なっている。この外部接続端子接合部１６にはバンプの
一例である実装用ボールバンプ２８を形成することがで
きる。また、実装用ボールバンプ２８に限らず、リード
ピン等を固定してもよいのは勿論である。このように外
部接続端子接合部１６が、コア材１０の下側の表面に設
けられた配線パターン１２ａの一部であるため、コア材
１０との密着力が高く、実装用ボールバンプ２８等を半
導体パッケージに確実に固定することができる。従っ
て、半導体装置の実装に関する強度的な信頼性を向上で
きる。
【００１６】また、半導体チップ搭載部２０のコア材１
０の上面に設けれたソルダーレジスト２６が部分的に除
去されて表出した配線パターン１２の表面に、バンプの
一例であるボールバンプ３０が固定されている。このボ
ールバンプ３０も実装用ボールバンプ２８等と同様に配
線パターン１２に直に固定できる。配線パターン１２は
コア材１０との密着力が高く、ボールバンプ３０を半導
体パッケージに確実に固定することができる。
０の上面に設けれたソルダーレジスト２６が部分的に除
去されて表出した配線パターン１２の表面に、バンプの
一例であるボールバンプ３０が固定されている。このボ
ールバンプ３０も実装用ボールバンプ２８等と同様に配
線パターン１２に直に固定できる。配線パターン１２は
コア材１０との密着力が高く、ボールバンプ３０を半導
体パッケージに確実に固定することができる。
【００１７】以上の構成によって作製されている半導体
パッケージに、半導体チップ１４が、ボールバンプ３０
によって固定されると共に、半導体パッケージに設けら
れた薄膜配線パターン２２（多層回路）と接続されて半
導体装置が作製される。ボールバンプ３０は、例えばは
んだや、金めっきを用いることができる。このようにし
て、半導体チップを逆さまに搭載するタイプ、いわゆる
フリップチップタイプの半導体装置を好適に作製でき
る。前述のようにボールバンプ３０が半導体パッケージ
に確実に固定されるのであるから、結果的に半導体チッ
プ１４が半導体パッケージに確実に固定される。これに
より、いわゆるビルドアップ方式によって形成された多
層回路を備える半導体パッケージに半導体チップを好適
に固定でき、半導体装置の歩留りおよび耐久性等の信頼
性を向上させることができる。
パッケージに、半導体チップ１４が、ボールバンプ３０
によって固定されると共に、半導体パッケージに設けら
れた薄膜配線パターン２２（多層回路）と接続されて半
導体装置が作製される。ボールバンプ３０は、例えばは
んだや、金めっきを用いることができる。このようにし
て、半導体チップを逆さまに搭載するタイプ、いわゆる
フリップチップタイプの半導体装置を好適に作製でき
る。前述のようにボールバンプ３０が半導体パッケージ
に確実に固定されるのであるから、結果的に半導体チッ
プ１４が半導体パッケージに確実に固定される。これに
より、いわゆるビルドアップ方式によって形成された多
層回路を備える半導体パッケージに半導体チップを好適
に固定でき、半導体装置の歩留りおよび耐久性等の信頼
性を向上させることができる。
【００１８】また、３２はキャップであり、半導体チッ
プ１４を搭載する半導体チップ搭載部２０を容易にかつ
確実に覆って、半導体チップ１４およびその配線パター
ン１２との接続部を好適に封止することができる。すな
わち、半導体チップ搭載部２０が、絶縁層１８と薄膜配
線パターン２２とが積層されてなる周縁部によって凹部
に形成されるため、キャップ３２によって好適に覆うこ
とができる。このようにキャップ３２を用いて気密に封
止することができるため、その封止性を向上できるとい
う利点もある。なお、金属製のキャップ３２に凸部を形
成し、この凸部を半導体チップ１４の背面に接合して、
放熱性を向上させてもよい。また、凹部に封止樹脂を充
填することにより封止してもよい。
プ１４を搭載する半導体チップ搭載部２０を容易にかつ
確実に覆って、半導体チップ１４およびその配線パター
ン１２との接続部を好適に封止することができる。すな
わち、半導体チップ搭載部２０が、絶縁層１８と薄膜配
線パターン２２とが積層されてなる周縁部によって凹部
に形成されるため、キャップ３２によって好適に覆うこ
とができる。このようにキャップ３２を用いて気密に封
止することができるため、その封止性を向上できるとい
う利点もある。なお、金属製のキャップ３２に凸部を形
成し、この凸部を半導体チップ１４の背面に接合して、
放熱性を向上させてもよい。また、凹部に封止樹脂を充
填することにより封止してもよい。
【００１９】以上の実施例では、半導体パッケージに形
成されたボールバンプ３０を介して半導体チップ１４を
半導体パッケージに搭載する場合を説明したが、本発明
は、ワイヤボンディングによって半導体チップ１４と半
導体パッケージの回路を接続する場合にも好適に用いる
ことができる。ワイヤがボンディングされる部分が、コ
ア材１０の表面に設けられた配線パターン１２であれ
ば、その密着力が十分であるため工程中に剥がれること
がなく、ワイヤを歩留り良く確実にボンディングできる
と共に、耐久性等の信頼性を向上できる。また、半導体
パッケージにボールバンプ３０を設けず、半導体チップ
１４に設けたバンプにより、半導体チップ１４を配線パ
ターン１２に接続しても耐久性を向上できる。
成されたボールバンプ３０を介して半導体チップ１４を
半導体パッケージに搭載する場合を説明したが、本発明
は、ワイヤボンディングによって半導体チップ１４と半
導体パッケージの回路を接続する場合にも好適に用いる
ことができる。ワイヤがボンディングされる部分が、コ
ア材１０の表面に設けられた配線パターン１２であれ
ば、その密着力が十分であるため工程中に剥がれること
がなく、ワイヤを歩留り良く確実にボンディングできる
と共に、耐久性等の信頼性を向上できる。また、半導体
パッケージにボールバンプ３０を設けず、半導体チップ
１４に設けたバンプにより、半導体チップ１４を配線パ
ターン１２に接続しても耐久性を向上できる。
【００２０】以上の実施例では、コア材１０の上面に回
路がいわゆるビルドアップされる場合を説明したが、本
発明はこれに限らず、外部接続端子を別位置に設けるな
どして問題がなければ、コア材１０の両面に回路をビル
ドアップさせて作製されるものについても好適に適用で
きるのは勿論である。また、本発明は、図２に示すよう
に一つの基板に複数の半導体チップ搭載するマルチチッ
プ型の半導体装置にも好適に適用できる。マルチチップ
型の半導体装置によれば、半導体チップ同士の接続が、
半導体パッケージの内層部で可能であり、半導体装置の
特性を向上できる。各構成は、図１の実施例と同一であ
り、図１の実施例の構成に付した符号と同一の符号を付
して説明を省略する。以上、本発明につき好適な実施例
を挙げて種々説明してきたが、本発明はこの実施例に限
定されるものではなく、発明の精神を逸脱しない範囲内
で多くの改変を施し得るのは勿論のことである。
路がいわゆるビルドアップされる場合を説明したが、本
発明はこれに限らず、外部接続端子を別位置に設けるな
どして問題がなければ、コア材１０の両面に回路をビル
ドアップさせて作製されるものについても好適に適用で
きるのは勿論である。また、本発明は、図２に示すよう
に一つの基板に複数の半導体チップ搭載するマルチチッ
プ型の半導体装置にも好適に適用できる。マルチチップ
型の半導体装置によれば、半導体チップ同士の接続が、
半導体パッケージの内層部で可能であり、半導体装置の
特性を向上できる。各構成は、図１の実施例と同一であ
り、図１の実施例の構成に付した符号と同一の符号を付
して説明を省略する。以上、本発明につき好適な実施例
を挙げて種々説明してきたが、本発明はこの実施例に限
定されるものではなく、発明の精神を逸脱しない範囲内
で多くの改変を施し得るのは勿論のことである。
【００２１】
【発明の効果】本発明によれば、いわゆるビルドアップ
方式によって形成された多層回路を備える半導体パッケ
ージに、半導体チップをコア材の表面に設けられた配線
パターンに直接的に搭載することが可能になる。これに
より、半導体パッケージに半導体チップを確実に固定す
ることが可能となり、半導体装置の歩留りおよび耐久性
等の信頼性を向上させることができるという著効を奏す
る。
方式によって形成された多層回路を備える半導体パッケ
ージに、半導体チップをコア材の表面に設けられた配線
パターンに直接的に搭載することが可能になる。これに
より、半導体パッケージに半導体チップを確実に固定す
ることが可能となり、半導体装置の歩留りおよび耐久性
等の信頼性を向上させることができるという著効を奏す
る。
【図１】本発明にかかる半導体装置の一実施例の要部を
模式的を示す断面図。
模式的を示す断面図。
【図２】本発明にかかる半導体装置の他の実施例の要部
を模式的を示す断面図。
を模式的を示す断面図。
【図３】従来技術を示す断面図。
１０ コア材 １２ 配線パターン １２ａ 下面の配線パターン １４ 半導体チップ １６ 外部接続端子接合部 １８ 絶縁層 ２０ 半導体チップ搭載部 ２２ 薄膜配線パターン ２６ ソルダーレジスト ２８ 実装用ボールバンプ ３０ ボールバンプ ３２ キャップ
Claims (7)
- 【請求項１】 半導体チップが搭載される半導体チップ
搭載部と、金属箔からなり、一端が該半導体チップ搭載
部に延在された配線パターンとがコア材の一面側に形成
され、前記半導体チップ搭載部の外方に、前記配線パタ
ーンに接続された薄膜配線パターンが薄膜状の絶縁層を
介して一層または複数層に形成され、該薄膜配線パター
ンおよび絶縁層によって前記半導体チップ搭載部が凹部
に形成されていることを特徴とする半導体パッケージ。 - 【請求項２】 前記コア材が、ガラス繊維入りの樹脂基
板であることを特徴とする請求項１記載の半導体パッケ
ージ。 - 【請求項３】 前記薄膜配線パターンが、めっき皮膜、
蒸着膜またはスパッタ膜で形成されたことを特徴とする
請求項１または２記載の半導体パッケージ。 - 【請求項４】 前記半導体チップ搭載部に設けられた配
線パターン上に、半導体チップと該配線パターンとを接
続するバンプが形成されていることを特徴とする請求項
１、２または３記載の半導体パッケージ。 - 【請求項５】 前記コア材の半導体チップ搭載部が形成
された面とは反対側の面に、金属箔からなり、該コア材
に設けられたスルーホールにより前記配線パターンおよ
び／または薄膜配線パターンに接続された反対面の配線
パターンが形成され、該反対面の配線パターンに外部接
続端子接合部が形成されていることを特徴とする請求項
１、２、３または４記載の半導体パッケージ。 - 【請求項６】 請求項１、２、３、４または５の半導体
パッケージの半導体チップ搭載部に半導体チップが搭載
され、該半導体チップがキャップによって封止されてい
ることを特徴とする半導体装置。 - 【請求項７】 前記外部接続端子接合部に実装用バンプ
が形成されていることを特徴とする請求項６記載の半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320015A JPH09162320A (ja) | 1995-12-08 | 1995-12-08 | 半導体パッケージおよび半導体装置 |
| EP96941201A EP0841694A4 (en) | 1995-12-08 | 1996-12-06 | SEMICONDUCTOR PACKAGE HAVING MULTI-LAYERED CIRCUIT AND SEMICONDUCTOR COMPONENT |
| KR1019970705457A KR19980702062A (ko) | 1995-12-08 | 1996-12-06 | 다층 회로를 구비한 반도체 패키지 및 반도체 장치 |
| US08/875,484 US5994771A (en) | 1995-12-08 | 1996-12-06 | Semiconductor package with multilayer circuit, and semiconductor device |
| PCT/JP1996/003590 WO1997022146A1 (fr) | 1995-12-08 | 1996-12-06 | Boitier de semi-conducteur comportant un circuit a couches multiples et composant a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320015A JPH09162320A (ja) | 1995-12-08 | 1995-12-08 | 半導体パッケージおよび半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162320A true JPH09162320A (ja) | 1997-06-20 |
Family
ID=18116806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320015A Pending JPH09162320A (ja) | 1995-12-08 | 1995-12-08 | 半導体パッケージおよび半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5994771A (ja) |
| EP (1) | EP0841694A4 (ja) |
| JP (1) | JPH09162320A (ja) |
| KR (1) | KR19980702062A (ja) |
| WO (1) | WO1997022146A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349177A (ja) * | 1999-06-08 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US6538310B2 (en) | 2000-03-15 | 2003-03-25 | Nec Corporation | LSI package with internal wire patterns to connect and mount bare chip to substrate |
| JP2005129899A (ja) * | 2003-08-28 | 2005-05-19 | Kyocera Corp | 配線基板および半導体装置 |
| JP2009033158A (ja) * | 2007-07-24 | 2009-02-12 | Samsung Electro Mech Co Ltd | 半導体プラスチックパッケージ及びその製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981880A (en) * | 1996-08-20 | 1999-11-09 | International Business Machines Corporation | Electronic device packages having glass free non conductive layers |
| WO1999021224A1 (fr) * | 1997-10-17 | 1999-04-29 | Ibiden Co., Ltd. | Substrat d'un boitier |
| SE513352C2 (sv) * | 1998-10-26 | 2000-08-28 | Ericsson Telefon Ab L M | Kretskort och förfarande för framställning av kretskortet |
| KR20000032827A (ko) * | 1998-11-18 | 2000-06-15 | 구자홍 | 다층 회로기판의 접점부 형성방법 |
| US8035214B1 (en) * | 1998-12-16 | 2011-10-11 | Ibiden Co., Ltd. | Conductive connecting pin for package substance |
| JP3213292B2 (ja) * | 1999-07-12 | 2001-10-02 | ソニーケミカル株式会社 | 多層基板、及びモジュール |
| US6392301B1 (en) * | 1999-10-22 | 2002-05-21 | Intel Corporation | Chip package and method |
| TW511409B (en) * | 2000-05-16 | 2002-11-21 | Hitachi Aic Inc | Printed wiring board having cavity for mounting electronic parts therein and method for manufacturing thereof |
| US6487083B1 (en) * | 2000-08-10 | 2002-11-26 | Nortel Networks Ltd. | Multilayer circuit board |
| CN1278413C (zh) | 2000-09-25 | 2006-10-04 | 揖斐电株式会社 | 半导体元件及其制造方法、多层印刷布线板及其制造方法 |
| JP3615727B2 (ja) * | 2001-10-31 | 2005-02-02 | 新光電気工業株式会社 | 半導体装置用パッケージ |
| JP4361826B2 (ja) * | 2004-04-20 | 2009-11-11 | 新光電気工業株式会社 | 半導体装置 |
| US20050275081A1 (en) * | 2004-06-12 | 2005-12-15 | Roger Chang | Embedded chip semiconductor having dual electronic connection faces |
| US8345433B2 (en) * | 2004-07-08 | 2013-01-01 | Avx Corporation | Heterogeneous organic laminate stack ups for high frequency applications |
| JP4252019B2 (ja) * | 2004-09-01 | 2009-04-08 | 三洋電機株式会社 | 回路装置およびその製造方法 |
| JP2006134912A (ja) * | 2004-11-02 | 2006-05-25 | Matsushita Electric Ind Co Ltd | 半導体モジュールおよびその製造方法、ならびにフィルムインターポーザ |
| JP2008016630A (ja) * | 2006-07-06 | 2008-01-24 | Matsushita Electric Ind Co Ltd | プリント配線板およびその製造方法 |
| US20080302564A1 (en) * | 2007-06-11 | 2008-12-11 | Ppg Industries Ohio, Inc. | Circuit assembly including a metal core substrate and process for preparing the same |
| US8440916B2 (en) * | 2007-06-28 | 2013-05-14 | Intel Corporation | Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method |
| US20090028491A1 (en) * | 2007-07-26 | 2009-01-29 | General Electric Company | Interconnect structure |
| KR101595567B1 (ko) * | 2008-11-21 | 2016-02-18 | 제너럴 일렉트릭 캄파니 | 상호접속 구조물 및 제품 |
| FR2969821A1 (fr) * | 2010-12-23 | 2012-06-29 | St Microelectronics Sa | Dispositif d'imagerie matriciel a photosites a commandes monocoup de transfert de charges |
| US8946562B2 (en) * | 2012-01-18 | 2015-02-03 | Covidien Lp | Printed circuit boards including strip-line circuitry and methods of manufacturing same |
| US9288909B2 (en) * | 2012-02-01 | 2016-03-15 | Marvell World Trade Ltd. | Ball grid array package substrate with through holes and method of forming same |
| DE102012107668A1 (de) * | 2012-08-21 | 2014-03-20 | Epcos Ag | Bauelementanordnung |
| US20170287847A1 (en) * | 2016-04-01 | 2017-10-05 | Rajendra C. Dias | Integrated circuit package having integrated emi shield |
| KR102380821B1 (ko) * | 2017-09-15 | 2022-03-31 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
| US10804188B2 (en) * | 2018-09-07 | 2020-10-13 | Intel Corporation | Electronic device including a lateral trace |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4640010A (en) * | 1985-04-29 | 1987-02-03 | Advanced Micro Devices, Inc. | Method of making a package utilizing a self-aligning photoexposure process |
| EP0276345B1 (en) * | 1987-01-28 | 1993-03-17 | Unisys Corporation | Elastic bladder method of fabricating an integrated circuit package having bonding pads in a stepped cavity |
| FR2611986B1 (fr) * | 1987-03-03 | 1989-12-08 | Thomson Semiconducteurs | Structure de circuit hybride complexe et procede de fabrication |
| US5041943A (en) * | 1989-11-06 | 1991-08-20 | Allied-Signal Inc. | Hermetically sealed printed circuit board |
| JPH0448793A (ja) * | 1990-06-15 | 1992-02-18 | Sumitomo Electric Ind Ltd | 高出力素子複数搭載用配線基板 |
| US5103293A (en) * | 1990-12-07 | 1992-04-07 | International Business Machines Corporation | Electronic circuit packages with tear resistant organic cores |
| EP0526992B1 (en) * | 1991-07-25 | 1996-05-01 | Ncr International Inc. | Multilayer carrier for mounting an integrated circuit and method of making the same |
| US5828126A (en) * | 1992-06-17 | 1998-10-27 | Vlsi Technology, Inc. | Chip on board package with top and bottom terminals |
| US5521332A (en) * | 1992-08-31 | 1996-05-28 | Kyocera Corporation | High dielectric layer-containing alumina-based wiring substrate and package for semiconductor device |
| JP3018789B2 (ja) * | 1992-10-27 | 2000-03-13 | 松下電器産業株式会社 | 半導体装置 |
| JPH06181268A (ja) * | 1992-12-15 | 1994-06-28 | Matsushita Electric Works Ltd | 半導体装置 |
| US5306670A (en) * | 1993-02-09 | 1994-04-26 | Texas Instruments Incorporated | Multi-chip integrated circuit module and method for fabrication thereof |
| JPH06334067A (ja) * | 1993-05-18 | 1994-12-02 | Cmk Corp | 多層プリント配線板とその製造方法 |
| JPH07169872A (ja) * | 1993-12-13 | 1995-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-12-08 JP JP7320015A patent/JPH09162320A/ja active Pending
-
1996
- 1996-12-06 WO PCT/JP1996/003590 patent/WO1997022146A1/ja not_active Application Discontinuation
- 1996-12-06 US US08/875,484 patent/US5994771A/en not_active Expired - Fee Related
- 1996-12-06 EP EP96941201A patent/EP0841694A4/en not_active Withdrawn
- 1996-12-06 KR KR1019970705457A patent/KR19980702062A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349177A (ja) * | 1999-06-08 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US6538310B2 (en) | 2000-03-15 | 2003-03-25 | Nec Corporation | LSI package with internal wire patterns to connect and mount bare chip to substrate |
| US6653168B2 (en) | 2000-03-15 | 2003-11-25 | Nec Corporation | LSI package and internal connecting method used therefor |
| JP2005129899A (ja) * | 2003-08-28 | 2005-05-19 | Kyocera Corp | 配線基板および半導体装置 |
| JP2009033158A (ja) * | 2007-07-24 | 2009-02-12 | Samsung Electro Mech Co Ltd | 半導体プラスチックパッケージ及びその製造方法 |
| US8647926B2 (en) | 2007-07-24 | 2014-02-11 | Samsung Electro-Mechanics Co., Ltd. | Method of fabricating semiconductor plastic package including a core board, build-up insulation layer, printed circuit, and semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980702062A (ko) | 1998-07-15 |
| WO1997022146A1 (fr) | 1997-06-19 |
| US5994771A (en) | 1999-11-30 |
| EP0841694A1 (en) | 1998-05-13 |
| EP0841694A4 (en) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09162320A (ja) | 半導体パッケージおよび半導体装置 | |
| JP2592038B2 (ja) | 半導体チップ実装方法および基板構造体 | |
| US6555416B2 (en) | Chip size package semiconductor device and method of forming the same | |
| US6706564B2 (en) | Method for fabricating semiconductor package and semiconductor package | |
| JP3546131B2 (ja) | 半導体チップパッケージ | |
| US5744758A (en) | Multilayer circuit board and process of production thereof | |
| US6985362B2 (en) | Printed circuit board and electronic package using same | |
| US20080067666A1 (en) | Circuit board structure with embedded semiconductor chip and method for fabricating the same | |
| JPH11233678A (ja) | Ｉｃパッケージの製造方法 | |
| JP2001177045A (ja) | 半導体装置及びその製造方法 | |
| KR20030008616A (ko) | 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법 | |
| KR100257926B1 (ko) | 회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지 | |
| JP3003624B2 (ja) | 半導体装置 | |
| JP2003007921A (ja) | 回路装置およびその製造方法 | |
| KR20050033821A (ko) | 반도체장치 및 그 제조 방법 | |
| JP2003007922A (ja) | 回路装置の製造方法 | |
| JPH0883865A (ja) | 樹脂封止型半導体装置 | |
| JPH11163024A (ja) | 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法 | |
| KR20030085449A (ko) | 개량된 플립 칩 패키지 | |
| KR20010061784A (ko) | 칩 스캐일 패키지 및 그의 제조 방법 | |
| JPH08316360A (ja) | Ｉｃ実装構造 | |
| US20030205793A1 (en) | Wire-bonded chip on board package | |
| KR100779346B1 (ko) | 반도체패키지 및 그 제조 방법 | |
| JP2002176124A (ja) | 半導体搭載用基板とそれを用いた半導体パッケージ及び半導体搭載用基板の製造法並びに半導体パッケージの製造法 | |
| JP2002343818A (ja) | Ｂｇａ型配線基板及びその製造方法並びに半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |