KR20240020331A - 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치된 제1 배리어층, 상기 제1 배리어층 상에 배치된 제1 금속층, 상기 제1 베이스 기판 상에 배치되며, 상기 제1 금속층과 이격된 제2 금속층, 상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제1 버퍼층, 및 상기 제1 버퍼층 상에 배치된 복수의 박막 트랜지스터를 포함하며, 상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도 이상 150도 이하이다.
Description
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
표시 장치는 발광 다이오드, 및 발광 다이오드와 연결된 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 다결정 실리콘을 포함하는 박막 트랜지스터를 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 다결정 실리콘 제조시 열에 의한 기판의 손상을 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치된 제1 배리어층, 상기 제1 배리어층 상에 배치된 제1 금속층, 상기 제1 베이스 기판 상에 배치되며, 상기 제1 금속층과 이격된 제2 금속층, 상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제1 버퍼층, 및 상기 제1 버퍼층 상에 배치된 복수의 박막 트랜지스터를 포함하며, 상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도 이상 150도 이하일 수 있다.
상기 제1 배리어층은 역테이퍼 형상으로 이루어질 수 있다.
상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도 초과 150도 이하일 수 있다.
상기 제1 배리어층의 하면의 폭은 상면의 폭보다 작을 수 있다.
상기 제1 금속층과 상기 제2 금속층은 동일한 물질을 포함할 수 있다.
상기 제1 금속층은 상기 제1 배리어층의 상면에 접촉하고, 상기 제2 금속층은 상기 제1 베이스 기판의 상면에 접촉할 수 있다.
상기 제2 금속층은 상기 제1 배리어층의 측면과 이격될 수 있다.
상기 제1 금속층의 평면 면적은 상기 제1 배리어층의 평면 면적과 동일할 수 있다.
상기 제1 금속층과 상기 제2 금속층 각각의 두께는 상기 제1 배리어층의 두께보다 작을 수 있다.
상기 제2 금속층의 상면의 높이는 상기 제1 금속층의 하면의 높이보다 작으며, 상기 높이는 상기 제1 베이스 기판의 상면으로부터 수직하게 측정될 수 있다.
상기 제1 금속층과 상기 제2 금속층은 서로 비중첩할 수 있다.
또한, 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치된 제1 배리어층, 상기 제1 배리어층 상에 배치된 제1 금속층, 상기 제1 베이스 기판 상에 배치되며, 상기 제1 금속층과 이격된 제2 금속층, 상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제1 버퍼층, 및 상기 제1 버퍼층 상에 배치된 복수의 박막 트랜지스터를 포함하며, 상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도일 수 있다.
상기 제2 금속층은 상기 제1 배리어층의 측면과 접촉할 수 있다.
상기 제1 배리어층의 측면과 상기 제1 금속층의 측면은 상호 정렬되어 일치될 수 있다.
상기 복수의 박막 트랜지스터는, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하며, 상기 액티브층은 상기 제1 금속층과 중첩할 수 있다.
상기 제1 베이스 기판 하부에 배치된 제2 베이스 기판, 및 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 제2 배리어층을 더 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 제1 베이스 기판 상에 측면이 상기 제1 베이스 기판과 이루는 각도가 90도 이상 150도 이하인 제1 배리어층을 형성하는 단계, 상기 제1 베이스 기판 상에 금속 물질층을 적층하여, 제1 금속층 및 상기 제1 금속층과 이격된 제2 금속층을 형성하는 단계, 상기 제1 금속층 및 상기 제2 금속층 상에 제1 버퍼층을 형성하는 단계, 상기 제1 버퍼층 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성하는 단계, 및 상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하고, 게이트 전극, 소스 전극 및 드레인 전극을 형성하여 박막 트랜지스터를 형성하는 단계를 포함할 수 있다.
상기 제1 배리어층은 상기 제1 베이스 기판 상에 배리어 물질층을 형성하고 포토 레지스트 패턴을 마스크로 하여 과식각을 유도하여 형성될 수 있다.
상기 제1 금속층과 상기 제2 금속층은 상기 금속 물질층을 적층하면 상기 제1 배리어층에 의해 서로 분리되어 형성될 수 있다.
상기 레이저는 SLA(solid laser annealing)법을 이용하여 조사할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 제2 배리어층의 측면의 각도를 90도 이상으로 형성함으로써, 마스크의 사용 없이 제1 금속층과 제2 금속층을 형성할 수 있다. 또한, 제1 금속층이 배치된 영역 이외의 영역에 제2 금속층을 형성함으로써, 박막 트랜지스터의 액티브층의 결정화시 레이저의 열이 기판에 전달되는 것을 차단할 수 있다. 이에 따라, 기판의 아웃 개싱 및 박리를 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5는 도 4의 A 영역의 일례를 확대하여 보여주는 도면이다.
도 6은 도 4의 A 영역의 다른 예를 확대하여 보여주는 도면이다.
도 7은 비교예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다.
도 8은 실시예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다.
도 9 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 도면들이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5는 도 4의 A 영역의 일례를 확대하여 보여주는 도면이다.
도 6은 도 4의 A 영역의 다른 예를 확대하여 보여주는 도면이다.
도 7은 비교예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다.
도 8은 실시예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다.
도 9 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 제3 방향(DR3) 일측을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 제3 방향(DR3)의 타측을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 배선(SL)들, 발광 배선(EL)들, 데이터 배선(DL)들, 및 제1 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들과 발광 배선(EL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 배선(DL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 제1 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 배선(EL)들 중 적어도 하나, 제1 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 2에서는 설명의 편의를 위해 서브 화소(SP)들 각각이 2 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 발광 배선(EL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 트랜지스터는 박막 트랜지스터(thin film transistor, TFT)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 및 데이터 배선(DL)들에 접속되는 패드(DP)들이 배치될 수 있다. 패드(DP)들 상에는 회로 보드(300)가 부착되므로, 패드(DP)들은 표시 패널(100)의 일 측 가장자리, 예를 들어 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 표시 구동부(200)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 패드(DP)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 표시 구동부(200)에 연결될 수 있다. 발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 패드(DP)들로부터 발광 제어 신호를 입력 받을 수 있다. 발광 제어 구동부(420)는 발광 제어 신호에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 배선(EL)들에 순차적으로 출력할 수 있다.
도 2에서는 스캔 구동부(410)가 표시 영역(DA)의 일 측 바깥쪽에 배치되고, 발광 제어 구동부(420)는 표시 영역(DA)의 타 측 바깥쪽에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(410)와 발광 제어 구동부(420) 모두 표시 영역(DA)의 일 측 바깥쪽에만 배치되거나, 표시 영역(DA)의 양 측 바깥쪽에 배치될 수 있다.
표시 구동부(200)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동부(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 공급한다. 표시 구동부(200)는 제1 스캔 제어 배선(SCL1)들을 통해 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 표시 구동부(200)는 제2 스캔 제어 배선(SCL2)들을 통해 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호를 생성하여 공급한다. 또한, 표시 구동부(200)는 제1 구동 전압 배선(VDDL)에 제1 구동 전압을 공급할 수 있다.
표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 직접 부착될 수도 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 배선들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 3에서는 표시 장치의 일 서브 화소(SP)의 회로는 유기 발광 다이오드(180), 복수의 트랜지스터(T1~T7) 및 커패시터(C1)를 포함할 수 있다. 일 서브 화소의 회로에는 데이터 배선(Dj), 제1 스캔 배선(Sa), 제2 스캔 배선(Sb), 제3 스캔 배선(Sc), 발광 배선(Ek), 제1 구동 전압 배선(VDDL), 제2 구동 전압 배선(VSSL), 및 초기화 전압 배선(VIL)이 연결될 수 있다.
유기 발광 다이오드(180)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 커패시터(C1)는 제1 전극 및 제2 전극을 포함할 수 있다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극일 수 있다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(C1)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제6 트랜지스터(T6)를 경유하여 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제5 트랜지스터(T5)를 경유하여 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(180)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제2 스캔 배선(Sb) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 배선(Dj) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제2 트랜지스터(T2)는 제2 스캔 배선(Sb)에 인가되는 신호에 따라 턴온되어 데이터 배선(Dj)을 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 배선(Sa) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 커패시터(C1)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔 배선(Sa)의 신호에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 배선(Sc) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압 배선(VIL) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 커패시터(C1)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 스캔 배선(Sc)의 신호에 따라 턴온되어 초기화 전압 배선(VIL)의 초기화 전압 신호를 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 배선(Ek) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기 발광 다이오드(180)의 애노드 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 배선(Ek) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제6 트랜지스터(T6)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 배선(Ek)의 발광 제어 신호에 따라 동시에 턴온되고, 그에 따라 유기 발광 다이오드(180)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제2 스캔 배선(Sb) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압 배선(VIL) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 배선(Ek)의 발광 제어 신호에 따라 턴온되어 유기 발광 다이오드(180)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제2 스캔 배선(Sb)의 신호를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 배선(Ek)의 발광 제어 신호를 인가받도록 화소 회로를 구성할 수도 있다.
커패시터(C1)의 제2 전극은 제1 구동 전압 배선(VDDL) 단자와 연결된다. 커패시터(C1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기 발광 다이오드(180)의 캐소드 전극은 제2 구동 전압 배선(VSSL) 단자와 연결된다. 유기 발광 다이오드(180)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 각각 반도체층을 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 몇몇은 다결정 실리콘으로 이루어진 반도체층을 포함할 수 있고, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 다른 몇몇은 산화물로 이루어진 반도체층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 반도체층들은 다결정 실리콘으로 이루어지거나 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 제1 트랜지스터(T1), 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)의 반도체층은 다결정 실리콘으로 이루어지고 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 산화물로 이루어질 수도 있다. 예를 들어, 구동 트랜지스터의 반도체층은 다결정 실리콘을 포함할 수 있고, 스위칭 트랜지스터의 반도체층은 산화물을 포함할 수 있다.
스위칭 트랜지스터의 반도체층은 스위칭 트랜지스터의 게이트 전극과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함할 수 있다. 구동 트랜지스터의 반도체층은 구동 트랜지스터의 게이트 전극과 중첩하는 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 제2 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
한편, 전술한 표시 장치(10)는 구부러지거나 휘어질 수 있는 표시 장치(10)를 구현하기 위해 플라스틱과 같은 플렉시블 물질을 포함할 수 있다. 일례로, 기판은 폴리이미드를 포함할 수 있다. 폴리이미드는 유연한 절연 기판으로 다양한 플렉시블 표시 장치의 기판으로 사용될 수 있다. 그러나, 폴리이미드를 포함하는 기판은 표면에 전자가 모여드는 차징(charging) 현상이 발생하고, 이 전자 차징으로 인해 기판에 인접한 박막 트랜지스터의 전기적 특성이 저하될 수 있다.
이하, 하기에서는 기판의 전자 차징을 개선하여 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 장치에 대해 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 5는 도 4의 A 영역의 일례를 확대하여 보여주는 도면이다. 도 6은 도 4의 A 영역의 다른 예를 확대하여 보여주는 도면이다.
도 4 내지 도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 베이스 기판(BSUB1, BSUB2)들, 배리어층(BA1, BA2)들, 제1 금속층(BML), 제2 금속층(LBA), 버퍼층(BF1, BF2)들, 버퍼층(BF1, BF2)들 상에 배치된 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 유기 발광 다이오드(180) 및 봉지층(190)을 포함할 수 있다.
구체적으로, 제1 베이스 기판(BSUB1)은 그 위에 배치되는 각 층들을 지지할 수 있다. 제1 베이스 기판(BSUB1)은 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시 장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다. 제1 베이스 기판(BSUB1)은 플라스틱과 같은 플렉시블(flexible) 물질을 포함할 수 있으며, 예를 들어 폴리이미드일 수 있다.
제1 베이스 기판(BSUB1) 상에 제1 배리어층(BA1)이 배치될 수 있다. 제1 배리어층(BA1)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제1 배리어층(BA1)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있다.
제1 배리어층(BA1) 상에 제2 베이스 기판(BSUB2)이 배치될 수 있다. 제2 베이스 기판(BSUB2)은 플라스틱과 같은 플렉시블 물질을 포함할 수 있으며, 예를 들어 폴리이미드일 수 있다. 제2 베이스 기판(BSUB2)은 상기 제1 베이스 기판(BSUB1)과 동일할 수도 있다.
제2 베이스 기판(BSUB2) 상에 제2 배리어층(BA2)이 배치될 수 있다. 제2 배리어층(BA1)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지할 수 있다. 제2 배리어층(BA2)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있다.
일 실시예에 따르면, 제2 배리어층(BA2)은 제2 베이스 기판(BSUB2) 상에서 부분적으로 배치될 수 있다. 예를 들어, 제1 배리어층(BA2)은 제1 베이스 기판(BSUB1) 전체 면 상에 배치되나, 제2 배리어층(BA2)은 부분적으로 배치되며 패턴 형상으로 이루어질 수 있다. 제2 배리어층(BA2)은 후술하는 제1 금속층(BML) 하부에 배치되며, 제1 금속층(BML)과 중첩할 수 있다. 예시적인 실시예에서 제2 배리어층(BA2)은 제1 금속층(BML)과 완전히 중첩할 수 있다.
일 실시예에 따르면, 제2 배리어층(BA2)은 후술하는 제1 금속층(BML)과 제2 금속층(LBA)을 동일한 공정으로 동시에 형성시킬 수 있다. 이에 대한 설명을 위해 도 5 및 도 6이 참조된다.
도 4와 결부하여 도 5를 참조하면, 제2 배리어층(BA2)은 역테이퍼(reversed-tapered) 형상으로 이루어질 수 있다. 즉, 제2 배리어층(BA2)의 측면은 역테이퍼 형상을 가질 수 있다. 제2 배리어층(BA2)의 측면은 제2 베이스 기판(BSUB2)의 상면과 둔각을 이룰 수 있다. 제2 배리어층(BA2)의 측면이 제2 베이스 기판(BSUB2)과 이루는 각도(θ)는 90도 초과일 수 있다. 예를 들어, 제2 배리어층(BA2)의 측면이 제2 베이스 기판(BSUB2)과 이루는 각도(θ)는 90도 초과 150도 이하일 수 있다. 다만 이에 제한되지 않는다.
제2 배리어층(BA2)의 하면의 폭은 제2 배리어층(BA2)의 상면의 폭보다 작을 수 있다. 여기서, 제2 배리어층(BA2)의 하면은 제2 베이스 기판(BSUB2)과 접촉하는 계면이고, 제2 배리어층(BA2)의 상면은 제1 금속층(BML)과 접촉하는 계면으로 정의될 수 있다. 구체적으로, 제2 배리어층(BA2)의 하면의 제1 방향(DR1)의 폭(W1)은 제2 배리어층(BA2)의 상면의 제1 방향(DR1)의 폭(W2)보다 작을 수 있다.
다른 실시예로, 도 6을 참조하면, 제2 배리어층(BA2)의 측면은 수직한 형상을 가질 수 있다. 즉, 제2 배리어층(BA2)의 측면은 제2 베이스 기판(BSUB2)의 상면과 직각을 이룰 수 있다. 제2 배리어층(BA2)의 측면이 제2 베이스 기판(BSUB2)과 이루는 각도(θ)는 90도일 수 있다. 다만 이에 제한되지 않는다. 제2 배리어층(BA2)의 하면의 폭은 제2 배리어층(BA2)의 상면의 폭과 동일할 수 있다. 제2 배리어층(BA2)의 하면의 제1 방향(DR1)의 폭(W1)은 제2 배리어층(BA2)의 상면의 제1 방향(DR1)의 폭(W2)과 동일할 수 있다.
상술한 도 5 및 도 6과 같이, 제2 배리어층(BA2)은 제2 배리어층(BA2)의 측면이 제2 베이스 기판(BSUB2)과 이루는 각도(θ)는 90도 내지 150도 이하일 수 있다. 이와 같은 제2 배리어층(BA2)의 구조는 후술하는 바와 같이, 금속층을 적층하였을 때, 금속층이 제1 금속층(BML)과 제2 금속층(LBA)으로 서로 분리될 수 있다. 이에 따라, 제1 금속층(BML)과 제2 금속층(LBA)의 제조시 마스크를 생략할 수 있는 이점이 있다. 보다 자세한 설명은 후술하는 제조 방법을 참고하기로 한다.
한편, 도 4를 참조하면, 제2 배리어층(BA2) 상에 제1 금속층(BML)이 배치될 수 있다. 제1 금속층(BML)은 표시 장치(10)의 박막 트랜지스터(STR, DTR)들의 액티브층(ACT1, ACT2)들과 중첩하도록 배치된다. 제1 금속층(BML)은 광을 차단하는 재료를 포함하여, 박막 트랜지스터(STR, DTR)들의 액티브층(ACT1, ACT2)들에 광이 입사되는 것을 방지할 수 있다. 제1 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질을 포함할 수 있다. 예를 들어, 제1 금속층(BML)은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 등을 포함할 수 있다. 예시적인 실시예에서 제1 금속층(BML)은 몰리브덴(Mo)을 포함할 수 있다. 다만, 이에 제한되지 않는다.
도 5와 도 6에 도시된 같이, 제1 금속층(BML)은 제2 배리어층(BA2)의 상면에 직접 배치될 수 있으며 상면에 접촉할 수 있다. 제1 금속층(BML)은 제2 배리어층(BA2)의 측면의 외측으로 돌출되지 않을 수 있다. 일 실시예에서, 도 6과 같이, 제1 금속층(BML)의 측면은 제2 배리어층(BA2)의 측면과 상호 정렬되어 일치될 수 있다. 또한, 제1 금속층(BML)의 평면 면적은 제2 배리어층(BA2)의 평면 면적과 실질적으로 동일할 수 있다. 여기서, 제2 배리어층(BA2)의 평면 면적은 제2 배리어층(BA2)의 상면이 차지하는 면적으로 정의될 수 있다.
다시 도 4를 참조하면, 제2 베이스 기판(BSUB2) 상에 제2 금속층(LBA)이 배치될 수 있다. 제2 금속층(LBA)은 제2 베이스 기판(BSUB2) 상이 직접 배치되며, 제2 배리어층(BA2) 사이에 배치될 수 있다. 제2 금속층(LBA)은 외부에서 입사되는 광을 흡수 및 차단할 수 있으며, 특히, 후술하는 레이저 빔을 통해 전달되는 열을 차단 및 흡수할 수 있다. 제2 금속층(LBA)은 열을 전도율이 낮은 재료를 포함하며, 상술한 제1 금속층(BML)과 동일한 물질을 포함할 수 있다. 제2 금속층(LBA)은 후술하는 바와 같이 제1 금속층(BML)과 동일한 공정으로 동시에 형성됨으로써, 제1 금속층(BML)과 동일한 물질을 포함할 수 있다.
일 실시예에서, 제2 금속층(LBA)의 두께는 제2 배리어층(BA2)의 두께보다 작을 수 있다. 제2 금속층(LBA)은 제2 배리어층(BA2)을 통해 제1 금속층(BML)과 서로 분리되어 동시에 형성되기 위해, 제2 배리어층(BA2)의 두께보다 작게 이루어질 수 있다. 마찬가지로, 제1 금속층(BML)도 제2 배리어층(BA2)의 두께보다 작게 이루어질 수 있다. 제2 금속층(LBA)과 제1 금속층(BML)의 두께는 서로 동일할 수 있다. 예시적인 실시예에서, 제1 금속층(BML)과 제2 금속층(LBA) 각각의 두께는 500Å 내지 5000Å 범위로 이루어질 수 있으나, 이에 제한되지 않는다.
또한, 제2 금속층(LBA)의 상면의 높이(H1)는 제1 금속층(BML)의 하면의 높이(H2)보다 작을 수 있다. 여기서, 제2 금속층(LBA)의 상면의 높이(H1)와 제1 금속층(BML)의 하면의 높이(H2)는 제2 베이스 기판(BSUB2)의 상면으로부터 수직하게 측정된 것으로 정의될 수 있다.
도 5에 도시된 바와 같이, 제2 금속층(LBA)은 제2 배리어층(BA2)과 동일한 층 상에 배치될 수 있다. 제2 금속층(LBA)과 제2 배리어층(BA2)은 각각 제2 베이스 기판(BSUB2) 상면에 직접 배치될 수 있다. 제2 금속층(LBA)은 인접한 제2 배리어층(BA2)과 서로 이격하여 배치될 수 있다. 예를 들어, 제2 금속층(LBA)은 제2 배리어층(BA2)의 측면으로부터 이격하여 배치될 수 있다.
다른 실시예에서, 도 6에 도시된 바와 같이, 제2 금속층(LBA)은 인접한 제2 배리어층(BA2)과 서로 접촉할 수 있다. 예를 들어, 제2 금속층(LBA)의 측면과 제2 배리어층(BA2)의 측면은 서로 접촉할 수 있다.
제2 금속층(LBA)은 제1 금속층(BML)과 비중첩할 수 있다. 즉, 제1 금속층(BML)과 제2 금속층(LBA)은 서로 비중첩할 수 있다. 제2 금속층(LBA)은 제1 금속층(BML)이 배치된 영역을 제외한 나머지 영역에 배치될 수 있다. 예시적인 실시예에서 제2 금속층(LBA)은 제1 금속층(BML)이 배치된 영역을 제외한 나머지 영역 전체에 배치될 수 있다. 제2 금속층(LBA)은 제1 금속층(BML) 이외의 영역에 배치되어, 외부로부터 입사되는 광을 전부 차단 및 흡수할 수 있다.
상술한 것처럼, 제2 배리어층(BA2)의 측면의 각도를 90도 이상으로 형성함으로써, 마스크의 사용 없이 제1 금속층(BML)과 제2 금속층(LBA)을 형성할 수 있다. 또한, 제1 금속층(BML)이 배치된 영역 이외의 영역에 제2 금속층(LBA)을 형성함으로써, 박막 트랜지스터의 액티브층의 결정화시 레이저의 열이 제2 베이스 기판(BSUB2)으로 전달되는 것을 차단할 수 있다. 이에 따라, 제2 베이스 기판(BSUB2)의 아웃 개싱 및 박리를 개선할 수 있다.
도 7은 비교예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다. 도 8은 실시예에 따른 SLA 결정화시 제2 베이스 기판의 온도를 나타낸 그래프이다.
도 7을 참조하면, 차광층 없이 하부 금속층만 배치된 기판 상에서 액티브층의 결정화가 진행되면, 레이저 조사 시간이 갈수록 제2 베이스 기판의 온도가 상승되고 최대 630도로 나타났다.
반면, 도 8을 참조하면, 차광층과 하부 금속층을 구비한 기판의 경우, 제2 베이스 기판의 최대 온도가 474도로 나타났다.
이를 통해, 도 4의 제2 금속층(LBA)을 구비함으로써, 액티브층의 결정화시 조사되는 레이저 빔에 의한 열이 제2 베이스 기판(BSUB2)에 전달하는 것을 차단 및 흡수하는 것을 알 수 있다. 따라서, 일 실시예에 따른 표시 장치는 레이저 빔에 의한 제2 베이스 기판(BSUB2)의 아웃 개싱 및 박리 발생을 개선할 수 있다.
한편, 도 4를 참조하면, 제1 금속층(BML), 제2 배리어층(BA2) 및 제2 금속층(LBA) 상에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 하부 단차를 완화하며 하부의 불순물을 차단하는 역할을 할 수 있다. 제1 버퍼층(BF1)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있으며 바람직하게는 실리콘 질화물을 포함할 수 있다. 제1 버퍼층(BF1)은 제2 배리어층(BA2)과의 두께의 합이 5000Å 이상으로 이루어져 하부 단차를 완화할 수 있다.
제1 버퍼층(BF1) 상에 제2 버퍼층(BF2)이 배치될 수 있다. 제2 버퍼층(BF2)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함하는 단층 구조로 이루어질 수 있다. 또한, 제2 버퍼층(BF2)은 실리콘 질화물층 및 실리콘 산화물층의 적층 구조로 이루어질 수도 있다. 예를 들어, 제2 버퍼층(BF2)은 실리콘 질화물층 상에 실리콘 산화물층이 적층된 2층 구조로 이루어질 수 있다. 다만 이에 제한되지 않는다.
제2 버퍼층(BF2) 상에 구동 박막 트랜지스터(DTR)와 스위칭 박막 트랜지스터(STR)가 배치될 수 있다. 여기서, 구동 박막 트랜지스터(DTR)는 상술한 도 3의 제5 트랜지스터일 수 있으며, 스위칭 박막 트랜지스터(STR)는 제2 트랜지스터일 수 있다. 구동 박막 트랜지스터(DTR)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함하고, 스위칭 박막 트랜지스터(STR)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함할 수 있다.
구체적으로, 제2 버퍼층(BF2) 상에 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)이 배치될 수 있다. 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 각각 제2 배리어층(BA2) 및 제1 금속층(BML)과 중첩하여 배치될 수 있다.
제1 액티브층(ACT1) 및 제2 액티브층(ACT2)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, SLA(solid laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 예시적인 실시예에서, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)의 비정질 실리콘은 SLA법을 이용하여 결정화될 수 있다.
제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 상에 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 각 박막 트랜지스터(DTR, STR)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 게이트 절연층(GI)이 제2 버퍼층(BF2) 상에 전면적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 게이트 절연층(GI)은 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 상에 부분적으로 배치될 수도 있다. 게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
게이트 절연층(GI) 상에 제1 도전층이 배치될 수 있다. 제1 도전층은 구동 박막 트랜지스터(DTR)의 제1 게이트 전극(G1)과 스위칭 박막 트랜지스터(STR)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제1 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 제1 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층을 보호할 수 있다. 층간 절연층(ILD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
층간 절연층(ILD) 상에 제2 도전층이 배치될 수 있다. 제2 도전층은 각 박막 트랜지스터(DTR, STR)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 각각 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 구동 박막 트랜지스터(DTR)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 스위칭 박막 트랜지스터(STR)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제2 도전층 상에 보호층(PAS)이 배치될 수 있다. 보호층(PAS)은 제2 도전층과 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다. 보호층(PAS)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
보호층(PAS2) 상에 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 유기 발광 다이오드(180)를 포함할 수 있다.
구체적으로, 비아층(VIA) 상에 제1 전극(181)이 배치될 수 있다. 제1 전극(181)은 비아층(VIA)을 관통하는 컨택홀을 통해 구동 박막 트랜지스터(DTR)의 제1 드레인 전극(D1)과 연결될 수 있다. 제1 전극(181)은 애노드 전극일 수 있으며, 화소 전극일 수 있다.
제1 전극(181) 상에 뱅크층(BNL)이 배치될 수 있다. 뱅크층(BNL)은 제1 전극(181)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 뱅크층(BNL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(BNL)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
제1 전극(181) 상면 및 뱅크층(BNL)의 개구부(OP) 내에 유기 발광층(182)이 배치될 수 있다. 유기 발광층(182)과 제1 전극(181) 사이에는 정공 주입층 또는 정공 수송층 중 적어도 하나 이상을 포함할 수 있고, 유기 발광층(182) 상에는 전자 수송층 또는 전자 주입층 중 적어도 하나 이상을 포함할 수 있다.
유기 발광층(182)과 뱅크층(BNL) 상에는 제2 전극(183)이 배치될 수 있다. 제2 전극(183)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있으며, 캐소드 전극일 수 있다.
상술한 제1 전극(181), 유기 발광층(182), 및 제2 전극(183)은 유기 발광 다이오드(180)를 구성할 수 있다.
유기 발광 다이오드(180) 상에 봉지층(190)이 배치될 수 있다. 구체적으로, 제2 전극(183) 상에 봉지층(190)이 배치될 수 있다. 봉지층(190)은 유기 발광 다이오드(180)를 덮을 수 있다. 봉지층(190)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 봉지층(190)은 순차 적층된 제1 봉지 무기막(191), 봉지 유기막(192), 및 제2 봉지 무기막(193)을 포함할 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치의 제조 방법을 설명한다.
도 9 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 도면들이다. 이하의 도면들은 상술한 도 4에 대응하는 영역의 제조 방법을 나타낸다.
도 9를 참조하면, 지지 기판(GSUB) 상에 제1 베이스 기판(BSUB1)을 형성한다. 지지 기판(GSUB)은 상부에 형성되는 층들을 지지할 수 있도록 리지드(rigid)한 특성을 가진 물질을 포함할 수 있다. 예를 들어, 지지 기판(GSUB)은 유리 기판일 수 있다. 제1 베이스 기판(BSUB1)은 지지 기판(GSUB) 상에 용액 공정을 이용하여 형성할 수 있다. 용액 공정은 예를 들어, 스핀 코팅, 슬릿 코팅, 잉크젯 프린팅 등을 들 수 있으나 이에 제한되지 않는다.
다음, 제1 베이스 기판(BSUB1) 상에 제1 배리어층(BA1)을 형성한다. 제1 배리어층(BA1)은 배리어층용 물질을 제1 베이스 기판(BSUB1) 상에 전면 증착하여 형성될 수 있다. 제1 배리어층(BA1)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
제1 배리어층(BA1) 상에 제2 베이스 기판(BSUB2)을 형성한다. 제2 베이스 기판(BSUB2)은 상술한 제1 베이스 기판(BSUB1)과 동일한 방법으로 형성될 수 있다.
제2 베이스 기판(BSUB2) 상에 배리어 물질층(BAL)을 증착한다. 배리어 물질층(BAL)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
이어, 도 10을 참조하면, 배리어 물질층(BAL)을 식각하여 제2 배리어층(BA2)을 형성한다. 구체적으로, 배리어 물질층(BAL) 상에 포토 레지스트 패턴을 형성하고, 이를 마스크로 하여 과식각(over etch)을 유도하여 역테이퍼 구조의 제2 배리어층(BA2)을 형성한다. 본 실시예에서는 제2 배리어층(BA2)의 측면이 제2 베이스 기판(BSUB2)의 상면과 둔각을 이루는 것으로 도시하고 설명하였으나, 이에 제한되지 않으며 90도 내지 150도 범위에서 조절될 수 있다.
이어, 도 11을 참조하면, 제2 배리어층(BA2) 상에 제1 금속층(BML)을 형성하고 제2 베이스 기판(BSUB2) 상에 제2 금속층(LBA)을 형성한다.
구체적으로, 제2 배리어층(BA2)이 형성된 제2 베이스 기판(BSUB2) 상에 금속 물질층을 적층한다. 금속 물질층은 스퍼터링, 진공 증착 등으로 형성될 수 있다. 제2 베이스 기판(BSUB2) 상에 금속 물질층을 적층하면, 제2 배리어층(BA2)에 의해 서로 분리되어 각각 제1 금속층(BML)과 제2 금속층(LBA)으로 형성될 수 있다. 예를 들어, 제2 배리어층(BA2)이 역테이퍼 구조로 형성됨에 따라, 제2 배리어층(BA2)의 측면에서 금속 물질층이 분리되어 제1 금속층(BML)과 제2 금속층(LBA)이 형성될 수 있다. 즉, 제2 배리어층(BA2) 상에 제1 금속층(BML)이 형성되고, 제2 배리어층(BA2) 사이의 제2 베이스 기판(BSUB) 상에 제2 금속층(LBA)이 형성될 수 있다.
다음, 도 12 및 도 13을 참조하면, 제1 금속층(BML) 및 제2 금속층(LBA)이 형성된 제2 베이스 기판(BSUB2) 상에 제1 버퍼층(BF1)과 제2 버퍼층(BF2)을 순차적으로 형성한다. 제1 버퍼층(BF1)과 제2 버퍼층(BF2)은 각각 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
다음, 제2 버퍼층(BF2) 상에 비정질 실리콘층(SIL)을 형성한다. 비정질 실리콘층(SIL)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
이어, 비정질 실리콘층(SIL)에 레이저(laser)를 조사하여 결정화함으로써 다결정 실리콘층을 형성한다.
구체적으로, 다결정 실리콘층은 비정질 실리콘층에 레이저 빔을 조사하여 형성될 수 있다. 레이저는 레이저 빔을 단속적으로 발생시켜 비정질 실리콘층에 조사할 수 있다. 예를 들면, 레이저는 단파장, 고출력 및 고효율의 레이저 빔을 발생시키는 SLA(solid laser annealing)법을 이용할 수 있다. SLA법은 고체 레이저 소스를 이용하여 높은 에너지를 증폭 생성하여 높은 레이저 에너지로 열처리할 수 있는 공정이다.
레이저 빔은 일 방향을 따라 이동하면서 비정질 실리콘층에 조사되어, 비정질 실리콘층을 다결정 실리콘층으로 결정화할 수 있다. 레이저는 약 700mJ/㎠ 내지 약 1500 mJ/㎠의 펄스 에너지를 가지는 레이저 빔을 조사할 수 있다. 일 실시예에 있어서, 레이저 빔의 파장은 약 308nm이고, 펄스 폭은 약 24ns이며, 반복율(repetition rate)은 약 500Hz이고, 평균 출력(average power)은 약 500W일 수 있으나 이에 제한되지 않는다.
레이저 빔이 조사되는 경우, 레이저 빔은 비정질 실리콘층(SIL)에 조사되지만 레이저 빔의 조사 시간이 늘어나면서 비정질 실리콘층(SIL)으로부터 열이 하부로 전도될 수 있다. 본 실시예에서는 비정질 실리콘층(SIL) 하부에 제2 금속층(LBA) 및 제1 금속층(BML)이 배치됨에 따라, 하부로 전도되는 열을 차단 및 흡수할 수 있다. 이에 따라, 비정질 실리콘층(SIL)에 인접한 제2 베이스 기판(BSUB2)에 열이 전도되는 것을 차단하여 제2 베이스 기판(BSUB2)의 아웃 개싱 및 박리를 개선할 수 있다.
이어, 도 14를 참조하면, 다결정 실리콘층을 포토 리소그래피 공정을 이용하여 패터닝하여, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)을 형성한다.
다음, 도 15를 참조하면, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 상에 게이트 절연층(GI)을 형성하고, 게이트 절연층(GI) 상에 제1 도전층을 적층하고 포토 리소그래피 공정으로 패터닝하여 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 형성한다. 이어, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 상에 층간 절연층(ILD)을 형성한다. 도시하지 않았지만 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하여 액티브층(ACT1, ACT2)들을 노출하는 컨택홀들이 형성된다.
다음, 층간 절연층(ILD) 상에 제2 도전층을 적층하고 포토 리소그래피 공정으로 패터닝하여 소스 전극(S1, S2)들 및 드레인 전극(D1, D2)들을 형성한다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 액티브층(ACT1)에 접촉하고, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 액티브층(ACT2)에 접촉하여 형성된다. 따라서, 스위칭 박막 트랜지스터(STR)와 구동 박막 트랜지스터(DTR)가 형성된다.
다음, 도 16을 참조하면, 스위칭 박막 트랜지스터(STR)와 구동 박막 트랜지스터(DTR) 상에 보호층(PAS)을 형성하고, 보호층(PAS) 상에 유기 물질을 도포하여 비아층(VIA)을 형성한다. 도시하지 않았지만 비아층(VIA)과 보호층(PAS)을 관통하여 제1 드레인 전극(D1)을 노출하는 컨택홀이 형성된다.
이어, 비아층(VIA) 상에 투명 도전 물질을 적층하고 포토 리소그래피 공정으로 패터닝하여 제1 전극(181)을 형성한다. 제1 전극(181)은 컨택홀을 통해 제1 드레인 전극(D1)에 연결된다. 그리고 비아층(VIA) 상에 유기 물질을 도포하여 제1 전극(181)을 노출하는 개구부(OP)를 포함하는 뱅크층(BNL)을 형성한다.
다음, 개구부(OP)에 의해 노출된 제1 전극(181) 상에 유기 발광층(182)을 형성하고, 유기 발광층(182)과 뱅크층(BNL) 상에 도전층을 적층하여 제2 전극(183)을 형성한다. 이로서, 제1 전극(181), 유기 발광층(182) 및 제2 전극(183)을 포함하는 유기 발광 다이오드(180)가 형성된다.
다음, 유기 발광 다이오드(180) 상에 제1 봉지 무기막(191), 봉지 유기막(192) 및 제2 봉지 무기막(193)을 순차적으로 형성하여 봉지층(190)을 형성한다. 이로써, 일 실시예에 따른 표시 장치(10)가 제조될 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 제2 배리어층(BA2)의 측면의 각도를 90도 이상으로 형성함으로써, 마스크의 사용 없이 제1 금속층(BML)과 제2 금속층(LBA)을 동시에 형성할 수 있다.
또한, 제1 금속층(BML)이 배치된 영역 이외의 영역에 제2 금속층(LBA)을 형성함으로써, 박막 트랜지스터의 액티브층의 결정화시 레이저 빔에 의한 열이 제2 베이스 기판(BSUB2)에 전달되는 것을 차단할 수 있다. 따라서, 제2 베이스 기판(BSUB2)의 아웃 개싱 및 박리를 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
BSUB1, 2: 제1 및 제2 베이스 기판
BA1, 2: 제1 및 제2 배리어층 BML: 제1 금속층
LBA: 제2 금속층 BF1, 2: 제1 및 제2 버퍼층
ACT1, 2: 제1 및 제2 액티브층 DTR: 구동 박막 트랜지스터
STR: 스위칭 박막 트랜지스터
BA1, 2: 제1 및 제2 배리어층 BML: 제1 금속층
LBA: 제2 금속층 BF1, 2: 제1 및 제2 버퍼층
ACT1, 2: 제1 및 제2 액티브층 DTR: 구동 박막 트랜지스터
STR: 스위칭 박막 트랜지스터
Claims (20)
- 제1 베이스 기판;
상기 제1 베이스 기판 상에 배치된 제1 배리어층;
상기 제1 배리어층 상에 배치된 제1 금속층;
상기 제1 베이스 기판 상에 배치되며, 상기 제1 금속층과 이격된 제2 금속층;
상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제1 버퍼층; 및
상기 제1 버퍼층 상에 배치된 복수의 박막 트랜지스터를 포함하며,
상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도 이상 150도 이하인 표시 장치. - 제1 항에 있어서,
상기 제1 배리어층은 역테이퍼 형상으로 이루어진 표시 장치. - 제2 항에 있어서,
상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도 초과 150도 이하인 표시 장치. - 제2 항에 있어서,
상기 제1 배리어층의 하면의 폭은 상면의 폭보다 작은 표시 장치. - 제1 항에 있어서,
상기 제1 금속층과 상기 제2 금속층은 동일한 물질을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 금속층은 상기 제1 배리어층의 상면에 접촉하고, 상기 제2 금속층은 상기 제1 베이스 기판의 상면에 접촉하는 표시 장치. - 제1 항에 있어서,
상기 제2 금속층은 상기 제1 배리어층의 측면과 이격된 표시 장치. - 제1 항에 있어서,
상기 제1 금속층의 평면 면적은 상기 제1 배리어층의 평면 면적과 동일한 표시 장치. - 제1 항에 있어서,
상기 제1 금속층과 상기 제2 금속층 각각의 두께는 상기 제1 배리어층의 두께보다 작은 표시 장치. - 제1 항에 있어서,
상기 제2 금속층의 상면의 높이는 상기 제1 금속층의 하면의 높이보다 작으며,
상기 높이는 상기 제1 베이스 기판의 상면으로부터 수직하게 측정된 표시 장치. - 제1 항에 있어서,
상기 제1 금속층과 상기 제2 금속층은 서로 비중첩하는 표시 장치. - 제1 베이스 기판;
상기 제1 베이스 기판 상에 배치된 제1 배리어층;
상기 제1 배리어층 상에 배치된 제1 금속층;
상기 제1 베이스 기판 상에 배치되며, 상기 제1 금속층과 이격된 제2 금속층;
상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제1 버퍼층; 및
상기 제1 버퍼층 상에 배치된 복수의 박막 트랜지스터를 포함하며,
상기 제1 배리어층의 측면이 상기 제1 베이스 기판과 이루는 각도는 90도인 표시 장치. - 제12 항에 있어서,
상기 제2 금속층은 상기 제1 배리어층의 측면과 접촉하는 표시 장치. - 제12 항에 있어서,
상기 제1 배리어층의 측면과 상기 제1 금속층의 측면은 상호 정렬되어 일치되는 표시 장치. - 제12 항에 있어서,
상기 복수의 박막 트랜지스터는, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하며,
상기 액티브층은 상기 제1 금속층과 중첩하는 표시 장치. - 제12 항에 있어서,
상기 제1 베이스 기판 하부에 배치된 제2 베이스 기판; 및
상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 제2 배리어층을 더 포함하는 표시 장치. - 제1 베이스 기판 상에 측면이 상기 제1 베이스 기판과 이루는 각도가 90도 이상 150도 이하인 제1 배리어층을 형성하는 단계;
상기 제1 베이스 기판 상에 금속 물질층을 적층하여, 제1 금속층 및 상기 제1 금속층과 이격된 제2 금속층을 형성하는 단계;
상기 제1 금속층 및 상기 제2 금속층 상에 제1 버퍼층을 형성하는 단계;
상기 제1 버퍼층 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성하는 단계; 및
상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하고, 게이트 전극, 소스 전극 및 드레인 전극을 형성하여 박막 트랜지스터를 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 제1 배리어층은 상기 제1 베이스 기판 상에 배리어 물질층을 형성하고 포토 레지스트 패턴을 마스크로 하여 과식각을 유도하여 형성되는 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 제1 금속층과 상기 제2 금속층은 상기 금속 물질층을 적층하면 상기 제1 배리어층에 의해 서로 분리되어 형성되는 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 레이저는 SLA(solid laser annealing)법을 이용하여 조사하는 표시 장치의 제조 방법.
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