CN102047421B - 采用选择性制造的碳纳米管可逆电阻切换元件的存储器单元及其形成方法 - Google Patents

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Abstract

在一些方面，提供了制造存储器单元的方法，包括：在衬底上制造操纵元件；以及通过在所述衬底上沉积硅-锗层来制造碳纳米管(“CNT”)籽晶层、构图并蚀刻CNT籽晶层、以及在CNT籽晶层上选择性地制造CNT材料，来制造与所述操纵元件耦接的可逆电阻切换元件。提供了许多其他方面。

Description

采用选择性制造的碳纳米管可逆电阻切换元件的存储器单元及其形成方法
本申请要求2008年4月11日提交的题为“Memory Cell That Employs ASelectively Fabricated Carbon Nano-Tube Reversible Resistance-SwitchingElement And Methods Of Forming The Same”的美国临时专利申请No.61/044406的权益，并要求2009年3月25日提交的、题为“Memory CellThat Employs A Selectively Fabricated Carbon Nano-Tube ReversibleResistance-Switching Element，And Methods Of Forming The Same”美国专利申请号No.12/410771的优先权，为了所有目的通过参考将其全部内容合并于此。
本申请涉及以下专利申请，为了所有目的在此通过全部参考将其每个合并于此：(1)美国专利申请序号No.12/410789，提交于2009年3月25日，且题为“Memory Cell That Employs A Selectively Fabricated Carbon Nano-TubeReversible Resistance-Switching Element Formed Over A Bottom Conductor AndMethods Of Forming The Same”；(2)美国专利申请序号No.11/968156，提交于2007年12月31日，且题为“Memory Cell That Employs A SelectivelyFabricated Carbon Nano-Tube Reversible Resistance-Switching Element FormedOn A Bottom Conductor And Methods Of Forming The Same”；(3)美国专利申请序号No.11/968159，提交于2007年12月31日，且题为“Memory Cell WithPlanarized Carbon Nanotube Layer And Methods Of Forming The Same”；(4)美国专利申请序号No.11/968154，提交于2007年12月31日，且题为“MemoryCell That Employs A Selectively Fabricated Carbon Nano-Tube ReversibleResistance-Switching Element And Methods Of Forming The Same”；以及(5)美国临时专利申请序号No.61/044414，提交于2008年4月11日，且题为“Memory Cell That Employs A Selectively Fabricated Carbon Nano-TubeReversible Resistance-Switching Element Formed Over A Bottom Conductor AndMethods Of Forming The Same”。
技术领域
本发明涉及非易失性存储器，更具体地涉及采用选择性制造的碳纳米管(“CNT”)可逆电阻切换元件的存储器单元及其形成方法。
背景技术
已知由可逆(reversible)电阻切换元件形成的非易失性存储器。例如，题为“Memory Cell That Employs A Selectively Fabricated Carbon Nano-TubeReversible Resistance Switching Element And Methods Of Forming The Same”、2007年12月31日提交的美国专利申请序号No.11/968154(“154申请”)描述了包括与诸如碳的基于碳的可逆电阻率切换材料串联耦接的二极管的可重写非易失性存储器单元，为了所有目的在此通过全部参考将其合并于此。
但是，从可重写的电阻率切换材料制造存储器器件技术上有挑战性。期望形成采用电阻率切换材料的存储器器件的改进方法。
发明内容
在本发明的第一方面，提供了一种制造存储器单元的方法，该方法包括：(1)在衬底上制造操纵元件；以及(2)通过以下步骤制造与所述操纵元件耦接的可逆电阻切换元件：(a)通过在所述衬底上沉积硅-锗(“Si/Ge”)层来制造CNT籽晶层；(b)构图并蚀刻CNT籽晶层；以及(c)在CNT籽晶层上选择性地制造CNT材料。
在本发明的第二方面，提供了一种制造存储器单元的方法，该方法包括：(1)在衬底上制造第一导体；(2)通过以下步骤在第一导体上制造可逆电阻切换元件：(a)通过在第一导体上沉积Si/Ge层来制造CNT籽晶层；(b)构图并蚀刻CNT籽晶层；以及(c)在CNT籽晶层上选择性地制造CNT材料；(3)在第一导体上制造二极管；以及(4)在二极管和可逆电阻切换元件上制造第二导体。
在本发明的第三方面，提供了一种制造存储器单元的方法，该方法包括：(1)制造具有源极区和漏极区的薄膜晶体管；(2)制造与所述晶体管的源极区或漏极区耦接的第一导体；(3)通过以下步骤制造与所述第一导体耦接的可逆电阻切换元件：(a)通过在所述第一导体上沉积Si/Ge层来制造CNT籽晶层；(b)构图并蚀刻所述CNT籽晶层；以及(c)在所述CNT籽晶层上选择性地制造CNT材料；(4)在所述第一导体上制造二极管；以及(5)在所述可逆电阻切换元件上制造第二导体。
在本发明的第四方面，提供了一种存储器单元，包括：(1)操纵元件；(2)包括硅-锗的被构图并蚀刻的碳纳米管(“CNT”)籽晶层；以及(3)与所述操纵元件耦接并包括在所述CNT籽晶层上选择性地制造的CNT材料的可逆电阻切换元件。
在本发明的第五方面，提供了一种存储器单元，包括：(1)第一导体；(2)在所述第一导体上形成的第二导体；(3)在所述第一和第二导体之间形成的二极管；以及(4)在所述第一和第二导体之间的包括Si/Ge的CNT籽晶层；以及(5)包括在所述CNT籽晶层上选择性地制造的CNT材料的可逆电阻切换元件。
在本发明的第六方面，提供了一种存储器单元，包括：(1)具有源极区和漏极区的薄膜晶体管；(2)与所述源极区或漏极区耦接的第一导体；(3)在所述第一导体上制造的包括Si/Ge的CNT籽晶层；(4)包括在所述CNT籽晶层上选择性地制造的CNT材料的可逆电阻切换元件；以及(5)在所述可逆电阻切换元件上形成的第二导体。根据本发明的这些和其他实施例提供了许多其他的方面。
从以下具体实施方式、权利要求书和附图，本发明的其他特征和方面将变得更加完全显而易见。
附图说明
从结合以下附图考虑的以下详细描述可以更清楚地理解本发明的特征，贯穿附图中相同的参考标记表示相同的元件，附图中：
图1是根据本发明提供的示例存储器单元的示意图示；
图2A是根据本发明提供的存储器单元的第一实施例的简化透视图；
图2B是由图2A的多个存储器单元形成的第一存储器级的一部分的简化透视图；
图2C是根据本发明提供的第一示例三维存储器阵列的一部分的简化透视图；
图2D是根据本发明提供的第二示例三维存储器阵列的一部分的简化透视图；
图3A是图2A的存储器单元的第一示例实施例的截面图；
图3B是图2A的存储器单元的第二示例实施例的截面图；
图3C是图2A的存储器单元的第三示例实施例的截面图；
图3D是图2A的存储器单元的第四示例实施例的截面图；
图4A-4D图示了根据本发明的在单个存储器级的制造期间的衬底的一部分的截面图；以及
图5是根据本发明提供的第一替换存储器单元的截面图。
具体实施方式
已经示出一些CNT材料表现出可以适合在非易失性存储器中使用的可逆电阻率切换属性。但是，沉积或生长的CNT材料通常具有粗糙的表面外形(topography)，带有明显的厚度变化，诸如大量的峰和谷。这些厚度变化使得CNT材料难以蚀刻而不过量蚀刻底层的衬底，增加了制造成本以及与其在集成电路中的使用相关的复杂性。
根据本发明，难以蚀刻的CNT可重写电阻率切换材料可以用在存储器单元内而不被蚀刻。例如，在至少一个实施例中，提供了包括通过沉积CNT籽晶(seeding)层、构图(pattern)并蚀刻CNT籽晶层、并在构图和蚀刻的CNT籽晶层上选择性制造CNT材料而形成的可逆电阻率切换材料的存储器单元。该CNT籽晶层可以是便于CNT形成的层，诸如(1)诸如表面粗糙化(roughen)的氮化钛或氮化钽的粗糙化金属氮化物的单个层，(2)由覆有金属催化剂的平滑或表面粗糙化的金属氮化物形成的多层结构，(3)诸如镍、钴、铁等的金属催化剂的单层，或者(4)非金属硅-锗(“Si/Ge”)晶种(seed)层。在CNT籽晶层上选择性形成CNT材料可以消除或最小化蚀刻CNT材料的需要。
如在此使用的，硅-锗(或“Si/Ge”)指的是包括任何比率的硅(“Si”)与锗(“Ge”)或者分层的薄膜层结构的沉积的或另外形成的金属材料或者包括任何顺序的富硅和富锗层的纳米粒子(nanoparticle)岛。
示例的CNT籽晶层包括氮化钛、氮化钽、镍、钴、铁等、或者非金属Si/Ge籽晶层。在一些实施例中，可以将氮化钛或氮化钽层表面粗糙化用作CNT籽晶层。这样的表面粗糙化的氮化钛或氮化钽本身可以用作CNT籽晶层。在其他实施例中，表面粗糙化的氮化钛或氮化钽层可以被涂覆另外的导电层以便于CNT材料的形成。这样的导电层可以与氮化钛或氮化钽层一起构图并蚀刻、或者在构图并蚀刻氮化钛或氮化钽层后选择性地被沉积在氮化钛或氮化钽层上。示例的导电层包括镍、钴、铁等。
如在此使用的，CNT材料指的是包括一个或多个单壁(wall)的和/或多壁的CNT的材料。在一些实施例中，各个CNT材料的管可以垂直对准。垂直对准的CNT允许垂直电流流动，稍有或没有横向导电。在一些实施例中，CNT材料的各个管可以被制造为基本垂直对准以降低或防止在相邻存储器单元之间形成横向或分路的导电路径。该垂直对准降低和/或防止存储器单元的状态被相邻存储器单元的状态和/或编程影响或“干扰”。注意，各个管隔离可以或可以不在CNT材料的整个厚度上延伸。例如，在初始生长阶段，各个管的一些或大多数可以垂直对准并分离。但是，随之垂直方向各个管的长度增加，这些管的各部分可能成为彼此接触，并甚至变为缠住或缠绕。以下描述形成CNT材料的示例技术。
示例发明的存储器单元
图1是根据本发明提供的示例存储器单元100的示意图示。存储器单元100包括与操纵(steering)元件104耦接的可逆电阻切换元件102。
可逆电阻切换元件102包括具有可以在两个或更多状态之间可逆地切换的电阻率的可逆电阻率切换材料(未单独示出)。例如，元件102的可逆电阻率切换材料可以在制造后处于初始低电阻率状态。在施加第一电压和/或电流时，该材料可切换到高电阻率状态。施加第二电压和/或电流可以将该可逆电阻率切换材料返回到低电阻率状态。或者，可逆电阻切换元件102可以在制造后处于初始的高电阻状态，其可在施加适当的电压和/或电流后可逆地切换到低电阻状态。
当用在存储器单元中时，一个电阻状态可以表示二进制“0”，而另一电阻状态可以表示二进制“1”，虽然可以使用多于两个数据/电阻状态。例如在2005年5月9日提交的题为“Rewritable Memory Cell Comprising A Diode AndA Resistance Switching Material”的美国专利申请序号No.11/125939中描述了多个可逆电阻率切换材料及采用可逆电阻切换元件的存储器单元的操作，为了所有目的在此通过全部参考将其合并于此。
在本发明的至少一个实施例中，使用选择性沉积或生长的CNT材料形成可逆电阻切换元件102。如以下将进一步描述的，使用选择性形成的CNT材料消除了蚀刻CNT材料的需要。由此简化了可逆电阻切换元件102的制造。在其余的讨论中，可逆电阻切换元件102还将被称作CNT元件102。
操纵元件104可以包括薄膜晶体管、二极管、或通过选择性地限制跨可逆电阻切换元件102的电压和/或者流经其的电流而呈现出非欧姆导电性的另一合适的操纵元件。以此方式，存储器单元100可以用作二维或三维存储器阵列的一部分，并且数据可以被写到存储器单元100和/或者从其读取而不影响阵列中的其他存储器单元的状态。
存储器单元100基于施加高编程电压(例如大于大约4V)的CNT元件102中的双稳态(bi-stable)电阻改变而工作。经过存储器单元100的电流被CNT元件102的电阻调制。可以在不改变CNT元件102的电阻的低于编程电压的电压下读取存储器单元100。两个状态之间的电阻率的差超过100x(倍)，如Rueckes等人的美国专利No.6706402中所述，为了所有目的在此通过全部参考将其合并于此。
以下参考图2A-5描述存储器单元100、可逆电阻切换元件102和操纵元件104的示例实施例。
存储器单元的第一示例实施例
图2A是根据本发明提供的存储器单元200的第一实施例的简化透视图。参考图2A，存储器单元200包括在导体4086和第二导体208之间与二极管204串联耦接的可逆电阻切换元件202。在一些实施例中，可以在可逆电阻切换元件202和二极管204之间形成阻挡层210、导电层212和/或CNT籽晶层214。例如，阻挡层210可以包括氮化钛、氮化钽、氮化钨等，并且导电层212可以包括钨或另一合适的金属层。
在一些实施例中，CNT籽晶层214可以是促进CNT材料形成的导电层，诸如氮化钛、氮化钽、镍、钴、铁等。在一个具体实施例中，CNT籽晶层214可以是通过化学机械抛光(“CMP”)或另一合适的工艺而使表面粗糙化的氮化钛或氮化钽。在其他实施例中，表面粗糙或平滑的氮化钛、氮化钽或类似的层可以被涂覆促进CNT材料形成的镍、钴、铁等的金属催化剂层。在其他实施例中，CNT籽晶层214简单地可以是诸如镍、钴、铁等的金属催化剂层。在其他实施例中，CNT籽晶层214可以是促进CNT形成的非金属Si/Ge层。
如以下将进一步描述的，阻挡层210、导电层212和/或籽晶层214可以用作二极管204形成期间的硬掩模。例如在2006年5月13日提交的题为“Conductive Hard Mask To Protect Patterned Features During Trench Etch”(下文中称为“936申请”)的美国专利申请序号No.11/444936中描述了金属硬掩模的使用，为了所有目的在此通过全部参考将其合并于此。还可以在二极管204和第一导体206之间形成诸如氮化钛、氮化钽、氮化钨等的另外的阻挡层216。
用导电层212、阻挡层210、二极管204和/或阻挡层216对CNT籽晶层214的构图简化了存储器单元200的制造，因为CNT籽晶层214不需要另外的构图和蚀刻步骤。此外，CNT材料将(例如仅)选择性地在构图并蚀刻的CNT籽晶层214上形成，使得不需要CNT材料的蚀刻。该选择性形成的CNT材料用作可逆电阻切换元件202。
在一些实施例中，形成可逆电阻切换元件202的CNT材料的仅一部分、诸如一个或多个丝极(filament)可以切换和/或可以是可切换的。
二极管204可以包括诸如垂直多晶p-n或p-i-n二极管的任何合适的二极管，无论是二极管的n区在p区上的向上指向还是二极管的p区在n区上的向下指向。以下参考图3A-3C描述二极管204的示例实施例。
第一和/或第二导体206、208可以包括诸如钨、任何适当的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等任何合适的导电材料。在图2A的实施例中，第一和第二导体206、208是轨形的并在不同的方向上(例如彼此基本垂直)延伸。可以使用其他导体形状和/或配置。在一些实施例中，对第一和/或第二导体206可以使用阻挡层、粘附层、抗反射涂层和/或等(未示出)以改善器件性能和/或帮助器件制造。
图2B是由图2A的多个存储器单元200形成的存储器阵列218的一部分的简化透视图。为了简化，未单独示出可逆电阻切换元件202、CNT籽晶层214、二极管204、阻挡层210和216以及导电层212。存储器阵列218是包括与多个存储器单元耦接的多条位线(第二导体208)和字线(第一导体206)的“交叉点”阵列(如所示)。可以使用其他存储器阵列配置，如可以使用多级存储器。例如，图2C是包括位于第二存储器级224下方的第一存储器级222的单片三维阵列220的一部分的简化透视图。在图2C的实施例中，每个存储器级222、224包括在交叉点阵列中的多个存储器单元200。本领域技术人员将理解，在第一和第二存储器级222和224之间可以存在附加的层(例如级间电介质(interlevel dieletric))，但是为了简化未在图2C中示出。可以使用其他存储器阵列配置，如可以使用附加级的存储器。在图2C的实施例中，所有二极管可以“指向”相同的方向，诸如向上或向下，取决于是否采用在二极管的底部或顶部具有p掺杂区的p-i-n二极管，来简化二极管制造。
在一些实施例中，例如，可以如在题为“High-Density Three-DimensionalMemory Cell”的美国专利No.6952030中所述形成存储器级，为了所有目的在此通过全部引用将其合并于此。例如，第一存储器级的上部导体可以用作位于第一存储器级下方的第二存储器级的下部导体，如在图2D中所示。在这样的实施例中，相邻存储器级上的二极管优选指向相反的方向，如在2007年3月27日提交的题为“Large Array Of Upward Pointing P-I-N Diodes HavingLarge And Uniform Current”的美国专利申请序列号No.11/692151中所述，为了所有目的在此通过全部引用将其合并于此。例如，第一存储器级222的二极管可以是向上指向的二极管，如箭头A1所示(例如p区在二极管的底部)，而第二存储器级224的二极管可以是向下指向的二极管，如箭头A2所示(例如，n区在二极管的底部)，或相反。
单片三维存储器阵列是其中在诸如晶片(wafer)的单个衬底上形成多个存储器级而没有中间衬底的阵列。形成一个存储器级的各层直接在现有一级或多级的各层上沉积或生长。相反，已经通过在分离的衬底上形成存储器级并将这些存储器级在顶上彼此粘附来建立堆叠的存储器，如Leedy的题为“Three Dimensional Structure Memory”的美国专利No.5915167中码元。在结合(bonding)之前，衬底可以变薄或者从存储器级移除，但是因为存储器级在分离的衬底上初始形成，因此这样的存储器不是真正的单片三维存储器阵列。
图3A是图2A的存储器单元200的第一示例实施例的截面图。参考图3A，存储器单元200包括可逆电阻切换元件202、二极管204和第一及第二导体206、208。
如所述，二极管204可以是垂直的p-n或p-i-n二极管，其可以向上指或向下指。在其中相邻存储器级共享导体的图2D的实施例中，相邻存储器级优选地具有指向相反方向的二极管，诸如对于第一存储器级的向下指向的p-i-n二极管以及对于相邻的第二存储器级的向上指向的p-i-n二极管(或相反)。
在一些实施例中，可以由诸如多晶硅、多晶硅-锗合金、多晶锗或任何其他合适的材料的多晶半导体材料形成二极管204。例如，二极管204可以包括重掺杂的n+多晶硅区302、在n+多晶硅区302上的轻度掺杂或本征的(intrinsic)(无意掺杂的)多晶硅区304、以及在本征区304上的重掺杂的p+多晶硅区306。在一些实施例中，可以在n+多晶硅区302上形成薄的锗和/或硅-锗合金层(未示出)以防止和/或减少掺杂物从n+多晶硅区302移动到本征区304中。例如在2005年12月9日提交的题为“Deposited SemiconductorStructure To Minimize N-Type Dopant Diffusion And Method Of Making”的美国专利申请序列号No.11/298331(下文中称为“‘331申请”)中描述了这种层的使用，为了所有目的在此通过全部引用将其合并于此。在一些实施例中，可以使用具有大约在10％或更多的锗的几百埃或更少的硅锗合金。
将理解，n+和p+区的位置可以相反。可以在第一导体206和n+区302之间形成诸如氮化钛、氮化钽、氮化钨等的阻挡层308(例如以防止和/或降低金属原子向多晶硅区中的移动)。
当由沉积的硅(例如非晶或多晶)制造二极管204时，可以在二极管204上形成硅化物层310以将沉积硅置于低电阻率状态，如所制造的。这样的低电阻率状态允许更容易编程存储器单元200，因为不需要大电压来将沉积的硅切换到低电阻率状态。例如，诸如钛或钴的硅化物形成的金属层312可以被沉积在p+多晶硅区306上。在用来使形成二极管204的沉积硅结晶(crystallize)的随后的退火步骤期间(以下描述)，硅化物形成的金属层312和二极管204的沉积硅相互作用以形成硅化物层310，消耗全部或一部分的硅化物形成的金属层312。
如在题为“Memory Cell Comprising A Semiconductor Junction DiodeCrystallized Adjacent To A Silicide”的美国专利No.7176064中所述，诸如钛和/或钴的硅化物形成的材料在退火期间与沉积硅反应以形成硅化物层，为了所有目的在此通过全部引用将其合并于此。硅化钛和硅化钴的晶格间隔(latticespacing)接近于硅的晶格间隔，并且看起来这样的硅化物层可以用作在沉积硅结晶时相邻的沉积硅的“结晶模板”或者“晶种”(例如硅化物层310增强了退火期间硅二极管204的晶体结构)。由此提供了较低电阻率的硅。对于硅-锗合金和/或锗二极管可以达到类似的结果。
在图3A的实施例中，通过选择性制造工艺形成可逆电阻切换元件202，在该工艺中，在构图并蚀刻的CNT籽晶层314上形成CNT材料。在一些实施例中，CNT籽晶层314可以是(粗糙化的金属氮化物、诸如表面粗糙化的氮化钛或氮化钽的单层，(2)由涂覆了金属催化剂的平滑或表面粗糙化的金属氮化物形成的多层结构，(3)诸如镍、钴、铁等的金属催化剂的单层，或者(4)非金属Si/Ge籽晶层。示例的CNT籽晶层材料包括氮化钛或氮化钽和/或镍、钴、铁或另一合适的金属和/或催化剂、或者非金属Si/Ge材料。
在一些实施例中，可以在导电硅化物形成的金属层312上形成CNT籽晶层314和可逆电阻切换元件202。在这样的实施例中，可以在二极管204的形成期间构图并蚀刻CNT籽晶层314和硅化物形成的金属层312，如以下参考图4A-4D所述。在其他实施例中，可以在形成CNT籽晶层314和电阻切换元件202之前在硅化物形成的金属层312上形成金属硬掩模。例如，可以在硅化物形成的金属层312上形成阻挡层316和/或导电层318。然后可以在导电层318上形成CNT籽晶层314。阻挡层316可以包括氮化钛、氮化钽、氮化钨等，并且导电层318可以包括钨或另一合适的金属层。
如以下将进一步描述的，阻挡层316和导电层318以及CNT籽晶层314可以用作在二极管204的形成期间的硬掩模，并且可以减轻在顶部导体208的形成期间可能发生的任何过度蚀刻(如先前并入的“‘936申请”中所述)。例如，CNT籽晶层314、阻挡层316和导电层318可以被构图并蚀刻，然后用作在二极管204的蚀刻期间的掩模。CNT籽晶层314、导电层318、阻挡层316、硅化物形成的金属层312、二极管204(p+多晶硅层306、本征层304、n+多晶硅层302)和阻挡层308的蚀刻创建了柱(pillar)结构320。介电材料322被沉积在柱结构320的顶部及周围以将柱结构320与在包括存储器单元200的存储器级上制造的其他存储器单元(未示出)的其他类似的柱结构隔离。然后进行CMP或介电质回蚀(etchback)步骤以将介电材料322平坦化并从CNT籽晶层314的顶部移除介电材料。
这样的CMP或介电质回蚀步骤还可以将CNT籽晶层314的表面粗糙化。例如，在一些实施例中，CNT籽晶层314可以包括被刚描述的CMP或介电质回蚀步骤和/或被另外的粗糙化步骤粗糙化的氮化钛。可以采用这种粗糙化的氮化钛表面作为CNT制造的籽晶表面。例如，已经示出了粗糙化的氮化钛以便于形成垂直对准的CNT，如Smith等人的“Polishing TiN for NanotubeSynthesis”，美国精确工程协会第16届年会的会议记录，2001年11月10-15日(“Smith论文”)所述，还参见Rao等人的“In Situ-Grown Carbon NanotubeArray With Excellent Field Emission Characteristics”，Appl.Phys.Letters，76：25，2000年6月19日，第3813-3815页(“Rao论文”)。
作为例子，CNT籽晶层314可以是具有大约850到大约4000埃、并且更优选是大约4000埃的算术平均表面粗糙度Ra的大约1000到大约5000埃的诸如氮化钛或氮化钽的金属氮化物。在一些实施例中，可以在CNT形成之前，将大约1到大约200埃、更优选大约20埃或更少的诸如镍、钴、铁等的金属催化剂层沉积在表面粗糙化的金属氮化物层上。在另一些实施例中，CNT籽晶层314可以包括涂覆了大约1到200埃、并更优选大约20埃或更少的诸如镍、钴、铁等的金属催化剂层的大约20到大约500埃的非粗糙化的或平滑的钛、碳或类似金属氮化物。在任何实施例中的镍、钴、铁或其他金属催化剂层可以是连续或不连续的膜。在另一些实施例中，CNT籽晶层314可以包括大约1到大约500埃、优选大约5埃到大约19埃的Si/Ge材料。可以使用其他材料、厚度和表面粗糙度。
在介电材料322的平坦化后，进行CNT制造工艺以在CNT籽晶层314上选择性生长和/或沉积CNT材料324。CNT材料324用作可逆电阻切换元件202。可以使用任何合适的方法来在CNT籽晶层314上形成CNT材料。例如，可以采用化学气相沉积(“CVD”)、等离子体增强的CVD(“PECVD”)、激光汽化、电弧放电等。
在一个示例实施例中，可以在以大约100sccm的流速在二甲苯、氩、氢和/或二茂铁(ferrocene)中在大约675到700℃的温度下通过CVD持续大约30分钟在TiN籽晶层上形成CNT。可以使用其他温度、气体、流速和/或生长时间。
在另一示例实施例中，可以在大约5.5托的压力下在大约20％C2H4和80％氩中在大约650℃的温度下通过CVD持续大约20分钟在镍催化剂层上形成CNT。可以使用其他温度、气体、比率、压力和/或生长时间。
在另一实施例中，可以使用大约100-200瓦的RF功率、在用大约80％的氩、氢和/或氨稀释的大约20％甲烷、乙烯、乙炔或另一碳氢化合物中、在大约600到900℃的温度下使用PECVD持续大约8-30分钟在诸如镍、钴、铁等的金属催化剂籽晶层上形成CNT。可以使用其他温度、气体、比率、功率和/或生长时间。
在另一实施例中，可以使用CVD或PECVD在Si/Ge籽晶层上形成CNT。在至少一个实施例中，可以使用用H2气体稀释的甲烷在近似850℃使用CVD技术持续近似10分钟。也可以使用其他碳前体(precursor)来形成CNT。
如所述，仅在柱结构320(以及在包括存储器单元200的存储器级上制造的其他存储器单元的其他类似的柱结构(未示出))的CNT籽晶层314上形成CNT材料。在一些实施例中，CNT材料324可以具有大约1纳米到大约1微米(甚至几十微米)、更优选地大约10到20纳米的厚度，虽然可以使用其他CNT材料厚度。CNT材料324中的各个管的密度可以是例如大约6.6×103到大约1×106CNT/平方微米，更优选至少大约6.6×104CNT/平方微米，虽然可以使用其他密度。例如，假设柱结构320具有大约45纳米的宽度，在一些实施例中，优选在CNT材料324中具有至少10CNT、更优选至少大约100个CNT(虽然可以采用更少的CNT，诸如1、2、3、4、5、等等或更多、诸如多于100的CNT)。
为了改善CNT材料324的可逆电阻率切换特性，在一些实施例中，可能优选地，CNT材料324的至少大约50％、更优选地，至少大约2/3的碳纳米管是半导电的。多壁CNT通常是金属的、而单壁CNT可以是金属的或半导电的。在一个或多个实施例中，可能优选地，CNT材料324包括主要半导电的单壁CNT。在其他实施例中，CNT材料324的少于50％的CNT可以是半导电的。
垂直对准的CNT允许垂直电流流动，且稍有或没有横向导电。为了防止在相邻的柱结构320之间形成横向或桥接(bridging)的导电路径，在一些实施例中，CNT材料324的各个管可以被制造为基本垂直对准(例如由此降低和/或防止存储器单元的状态被相邻存储器单元的状态和/或编程影响或“干扰”)。注意，该垂直对准可以或可以不在CNT材料324的整个厚度上延伸。例如，在初始生长阶段，各个管的一些或大多数可以垂直对准(例如不接触)。但是，随着各个管的长度垂直地增加，各管的各部分可能变得彼此接触，并甚至变为缠住或缠绕。
在一些实施例中，可能有意地在CNT材料324中建立缺陷以改善或者调整(tune)CNT材料324的可逆电阻率切换特性。例如，在已经在CNT籽晶层314上形成CNT材料324后，可以将氩、O2或另一物质(species)植入(implant)CNT材料324中以在CNT材料324中建立缺陷。在第二例子中，CNT材料324可以经历或暴露于氩或O2等离子体(偏压的或化学的)以有意在CNT材料324中建立缺陷。
在根据本发明的一些实施例中，在形成CNT材料324后，可以在沉积介电材料之前进行退火步骤。具体地，可以在真空或者存在一种或多种形成(forming)气体时、在从大约350℃到大约900℃的范围内的温度下进行退火持续大约30到180分钟。优选地在形成气体的大约80％(N2)：20％(H2)的混合物中、在大约625℃时进行退火持续大约一个小时。
合适的形成气体可以包括N2、Ar和H2中的一个或多个，而优选的形成气体可以包括具有在大约75％以上的N2或Ar以及在大约25％以下的H2的混合物。或者，可以使用真空。合适的温度范围可以从大约350℃到大约900℃，而优选温度范围可以从大约585℃到大约675℃。合适的持续时间范围可以从大约0.5小时到大约3小时，而优选的持续时间范围可以从大约1小时到大约1.5小时。合适的压力范围可以从大约1mT到大约760T，而优选压力范围可以从大约300mT到大约600mT。
在退火和介电质沉积之间的优选大约2小时的排队时间伴随着退火的使用。斜升温(ramp up)的持续时间范围可以从大约0.2小时到大约1.2小时，并优选地在大约0.5小时和0.8小时之间。类似地，斜降温(ramp down)的持续时间范围也可以从大约0.2小时到大约1.2小时，并优选在大约0.5小时和0.8小时之间。
虽然不想被任何具体理论限制，但是认为随着时间过去，CNT材料可以从空气中吸收水。同样，认为湿气可能增加CNT材料的分层的可能性。在一些情况下，具有从CNT生长的时间到介电质沉积、完全跳过退火的2小时的排队时间也可能是可接受的。
这样的CNT形成后退火的并入优选地考虑到在包括CNT材料的器件上存在的其它层，因为这些其它层也将经历退火。例如，在前述优选的退火参数将损坏其它层的情况下，可以省略退火，或者可以调整其参数。可以在导致去除湿气而不损坏被退火的器件的各层的范围内调整退火参数。例如，可以将温度调整为停留在被形成的器件的全部热预算(thermal budget)内。同样，可以使用适合于具体器件的任何合适的形成气体、温度和/或持续时间。通常，可以对任何基于碳的层或含碳的材料、诸如具有CNT材料、石墨、石墨烯、非晶碳等的层使用这样的退火。
在形成CNT材料324/可逆电阻-切换元件202之后，在CNT材料324的顶部和周围沉积介电材料326以隔离CNT材料324与在包括存储器单元200的存储器级上制造的其他存储器单元(未示出)的其他类似CNT材料区。然后，进行CMP或介电质回蚀步骤以平坦化介电材料326，并从CNT材料324的顶部移除该介电材料。
在介电材料326的平坦化之后，形成顶部导体208。在一些实施例中，可以在导电层330的沉积之前，在CNT材料324/可逆电阻切换元件202上形成一个或多个阻挡层和/或粘附层328。导电层330和阻挡层328可以一起被构图和/或蚀刻以形成顶部导体208。在一些实施例中，可以使用如下参考图4A-4D所述的镶嵌(damascene)工艺来形成顶部导体208。
在形成顶部导体208之后，可以对存储器单元200退火以结晶二极管204的沉积的半导体材料(和/或形成硅化物层310)。在至少一个实施例中，可以在大约600到800℃、并且更优选在大约650℃和750℃之间的温度下在氮气中进行退火持续大约10秒到大约2分钟。可以使用其他退火时间、温度和/或环境。如所述，硅化物层310可以用作对于形成二极管204的底层的沉积的半导体材料的退火期间的“结晶模板”或“晶种”。由此提供更低电阻率的二极管材料。
在一些实施例中，CNT籽晶(seeding)层314可以包括一个或多个附加的层。例如，图3B是图2A的存储器单元200的第二示例实施例的截面图，其中CNT籽晶层314包括附加的金属催化剂层332。金属催化剂层332可以选择性地被沉积在CMP上或者回蚀暴露的CNT籽晶层314上。例如，在一些实施例中，可以通过无电镀沉积、电镀等在表面粗糙化的氮化钛或氮化钽CNT籽晶层314上选择性地形成镍、钴、铁等的金属催化剂层332。然后可以在涂覆了金属催化剂的CNT籽晶层314上形成CNT材料324。在一些实施例中，金属催化剂层332的使用可以消除在CNT形成期间的对催化剂母体(precursor)的需要。示例金属催化剂层厚度范围从大约1到200埃，虽然可以使用其他厚度。可以用或者不用金属硬掩模层316和318来使用这样的实施例。还可以通过无电镀沉积、电镀等在非表面粗糙化的或平滑的氮化钛、氮化钽或类似的层上形成镍、钴、铁或类似的金属催化剂层。
在另一实施例中，可以对CNT籽晶仅使用金属催化剂层332。例如，图3C是图2A的存储器单元200的第三示例实施例的截面图。图3C的存储器单元200类似于图3B的存储器单元200，但是不包括表面粗糙化的CNT籽晶层314。在图3C所示的实施例中，在形成柱结构320之前，不在导电层318上沉积CNT籽晶层314。在形成柱结构320后，在柱结构320的顶部和周围沉积介电材料322并将其平坦化以暴露导电层318的顶部。然后在暴露的导电层318上选择性地沉积诸如镍、钴、铁等的金属催化剂层332，并可以在金属催化剂层332上形成CNT材料324。通常，可以用或者不用金属硬掩模层316和318来使用这样的实施例。
在另一替换实施例中，可以将非金属Si/Ge层用于CNT籽晶。例如，图3D是图2A的存储器单元200的第四示例实施例的截面图。图3D的存储器单元200类似于图3A的存储器单元200，但是包括非金属Si/Ge CNT籽晶层314’。使用非金属Si/Ge晶种的优点是硅和锗材料可与传统的半导体制造工具材料兼容，不像基于铁的金属CNT晶种材料。
可以在硅化物形成的金属层312上形成Si/Ge CNT籽晶层314’。在这样的实施例中，CNT籽晶层314’和硅化物形成的金属层312可以在二极管204的形成期间被构图并蚀刻，如下参考图4A-4D所述。氧化物层(未示出)或Si/Ge CNT籽晶层314’可以用作图案转印(pattern transfer)的硬掩模。在其他实施例中，可以在形成CNT籽晶层314’和电阻切换元件202之前在硅化物形成的金属层312上形成金属硬掩模。例如，可以在硅化物形成的金属层312上形成阻挡层316和/或导电层318。然后可以在导电层318上形成CNT籽晶层314’。阻挡层316可以包括氮化钛、氮化钽、氮化钨等，并且导电层318可以包括钨或者另一合适的金属层。
如以下将进一步描述的，阻挡层316和/或导电层318和CNT籽晶层314’可以用作在二极管204的形成期间的硬掩模，并可以减轻可能在顶部导体208的形成期间发生的任何过度蚀刻(如先前并入的“‘936申请”中所述)。例如，CNT籽晶层314’、阻挡层316和导电层318可以被构图并蚀刻，然后用作在二极管204的蚀刻期间的掩模。CNT籽晶层314’、导电层318、阻挡层316、硅化物形成的金属层312、二极管204(p+多晶硅层306、本征层304、n+多晶硅层302)以及阻挡层308的蚀刻建立柱结构320。介电材料322被沉积在柱结构320的顶部和周围以将柱结构320与在包括存储器单元200的存储器级上制造的其他存储器单元(未示出)的其他类似柱结构隔离。然后进行CMP或介电质回蚀步骤以平坦化介电材料322并从CNT籽晶层314’的顶部除去介电材料。
存储器单元的示例制造工艺
图4A-4D图示了根据本发明在第一存储器的制造期间衬底400的一部分的截面图。如以下将描述的，第一存储器级包括多个存储器单元，每个存储器单元包括通过在衬底上选择性地制造CNT材料而形成的可逆电阻切换元件。可以在第一存储器级上制造附加的存储器级(如先前参考图2C-2D所述)。
参考图4A，示出衬底400已经经历了几个工艺步骤。衬底400可以是诸如硅、锗、硅-锗、未掺杂的、掺杂的、大量的、绝缘体上的硅或具有或不具有附加的电路的其他衬底的任何合适的衬底。例如，衬底400可以包括一个或多个n阱或p阱区(未示出)。
在衬底400上形成隔离层402。在一些实施例中，隔离层402可以是二氧化硅、氮化硅、氮氧化硅的层或者任何其他合适的绝缘层。
在形成隔离层402之后，在隔离层402上形成粘附层404(例如通过物理气相沉积或者另一方法)。例如，粘附层404可以是大约20到大约500埃、并且优选是大约100埃的氮化钛或者诸如氮化钽、氮化钨的另一适当的粘附层、一个或多个粘附层的组合等。可以采用其他粘附层材料和/或厚度。在一些实施例中，粘附层104可以是可选的。
在形成粘附层404后，在粘附层404上沉积导电层406。导电层406可以包括通过任何合适的方法(例如CVD、物理气相沉积(“PVD”)等等)沉积的诸如钨的任何合适的导电材料或者另一合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅化物-锗化物、导电的锗化物等。在至少一个实施例中，导电层406可以包括大约200到大约2500埃的钨。可以使用其他导电层材料和/或厚度。
在形成导电层406后，构图并蚀刻粘附层404和导电层406。例如，可以使用传统的光刻技术、利用软或硬掩模以及湿或干蚀刻工艺构图并蚀刻粘附层404和导电层406。在至少一个实施例中，构图并蚀刻粘附层404和导电层406以形成基本平行、基本共面的导体408(如图4A所示)。导体408的示例宽度和/或导体408之间的间隔范围从大约200到大约2500埃，虽然可以使用其他导体宽度和/或间隔。
在形成了导体408之后，在衬底400上形成介电层410以填充导体408之间的空隙。例如，可以使用化学机械抛光或回蚀工艺将近似3000-7000埃的二氧化硅沉积在衬底100上并平坦化以形成平坦表面412。平坦表面412包括由介电材料分离的导体408的暴露的上表面(如所示)。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
在本发明的其他实施例中，可以使用镶嵌(damascene)工艺来形成导体408，在该镶嵌工艺中，形成、构图并蚀刻介电层410以创建导体408的开口或空隙。然后可以用粘附层404和导电层406(如需要的话，和/或导电晶种、导电填充物和/或阻挡层)来填充这些开口或空隙。然后可以将粘附层404和导电层406平坦化以形成平坦表面412。在这样的实施例中，粘附层404将沿每个开口或空隙的底部和侧壁排列。
在平坦化后，形成每个存储器单元的二极管结构。参考图4B，在衬底400的平坦化的上表面412上形成阻挡层414。阻挡层414可以是大约20到大约500埃、并优选是大约100埃的氮化钛或者诸如氮化钽、氮化钨的另一合适的阻挡层、一个或多个阻挡层的组合、与诸如钛/氮化钛、钽/氮化钽或钨/氮化钨堆叠的其它层组合的阻挡层等。可以采用其他阻挡层材料和/或厚度。
在阻挡层414的沉积后，开始用于形成每个存储器单元的二极管(例如，图2A-3中的二极管204)的半导体材料的沉积。每个二极管可以是如前所述的垂直p-n或p-i-n二极管。在一些实施例中，每个二极管由诸如多晶硅、多晶硅-锗合金、多晶锗或任何其他合适的材料的多晶半导体材料形成。为了方便，在此描述多晶硅的向下指向的二极管的形成。将理解，可以使用其他材料和/或二极管配置。
参考图4B，在形成阻挡层414后，在阻挡层414上沉积重掺杂的n+硅层416。在一些实施例中，n+硅层416在沉积时处于非晶状态。在其他实施例中，n+硅层416在沉积时处于多晶状态。可以采用CVD或另一合适的工艺来沉积n+硅层416。在至少一个实施例中，可以由大约100到大约1000埃、优选大约100埃的具有大约1021cm-3的掺杂浓度的、掺杂磷或砷的硅来形成n+硅层416。可以使用其它层厚度、掺杂类型和/或掺杂浓度。例如可以通过在沉积期间使施主(donor)气体流动来就地(in situ)掺杂N+硅层416。可以使用其他掺杂方法(例如注入(implantation))。
在n+硅层416的沉积后，可以在n+硅层416上形成轻度掺杂的、本征的和/或无意掺杂的硅层418。在一些实施例中，本征硅层418在沉积时处于非晶状态。在其他实施例中，本征硅层418在掺杂时处于多晶状态。可以采用CVD或另一合适的沉积方法来沉积本征硅层418。在至少一个实施例中，本征硅层418可以是大约500到大约4800埃、优选大约2500埃的厚度。可以使用其他本征层厚度。
可以在沉积本征硅层418之前在n+硅层416上形成薄的(例如几百埃或更少的)锗和/或硅-锗合金层(未示出)以防止和/或降低从n+硅层416到本征硅层418中的掺杂物迁移(migration)(如先前合并的‘331申请中所述)。
重掺杂的p型硅通过离子注入被沉积并掺杂，或者可以在沉积期间就地掺杂，以形成p+硅层420。例如，可以采用地毯式(blanket)p+注入来将硼注入本征硅层418内的预定深度。示例的可注入的分子离子包括BF2、BF3、B等。在一些实施例中，可以采用大约1-5×1015离子/cm2的注入剂量。可以使用其他注入物质(specy)和/或剂量。此外，在一些实施例中，可以采用扩散工艺。在至少一个实施例中，得到的p+硅层420具有大约100-700埃的厚度，虽然可以使用其他p+硅层尺寸。
在形成p+硅层420后，在p+硅层420上沉积硅化物形成的金属层422。示例的硅化物形成金属包括喷溅(sputter)或其他沉积的钛或者钴。在一些实施例中，硅化物形成的金属层422具有大约10到大约200埃、优选大约20到大约50埃、并更优选大约20埃的厚度。可以使用其他硅化物形成的金属层材料和/或厚度。
在硅化物形成的金属层422上沉积阻挡层424。阻挡层424可以是大约20到大约500埃、并优选是大约100埃的氮化钛或者诸如氮化钽、氮化钨的另一合适的阻挡层、一个或多个阻挡层的组合、与诸如钛/氮化钛、钽/氮化钽或钨/氮化钨堆叠的其它层组合的阻挡层等。可以采用其他阻挡层材料和/或厚度。
在形成阻挡层424后，在阻挡层424上形成导电层426。导电层426可以是大约50到大约1000埃、优选大约500埃的诸如钨或另一合适的金属的导电材料。
在形成导电层426后，在导电层426上形成CNT籽晶层427。在一些实施例中，CNT籽晶层427可以是大约1000到大约5000埃的氮化钛或氮化钽，虽然可以使用其他厚度。
在替换实施例中，CNT籽晶层427可以是大约1到大约500埃的Si/Ge，虽然可以使用其他厚度。可以通过CVD、PECVD或其它类似的工艺技术在导电层426上形成Si/Ge层。或者，可以在导电层426上形成硅晶种(seed)层，并可以诸如通过CVD选择性地将锗纳米岛生长在硅晶种(seed)层上。可以用GeH4在近似500℃和100mT下使用低压力CVD技术进行选择性的锗沉积。对于任一方法，可以使用近似3×1016cm-2的剂量和近似30KeV的能量的碳注入。在注入后，可以用近似30％的H2O2溶液处理该表面，这得到生长近似5埃到近似19埃的GeO或SiO生长。可以使用任何合适的Si/Ge层形成技术和/或工艺条件。
然后将阻挡层414、硅区416、418和420、硅化物形成的金属层422、阻挡层424、导电层426和CNT籽晶层427构图并蚀刻到各个柱428中。例如，首先，蚀刻CNT籽晶层427、导电层426和阻挡层424。蚀刻继续，蚀刻硅化物形成的金属层422、硅区420、418和416以及阻挡层414。CNT籽晶层427、导电层426和阻挡层414用作硅蚀刻期间的硬掩模。硬掩模是用于对底层的蚀刻构图的被蚀刻层；如果出现在CNT籽晶层427上的所有的光刻胶(photoresist)都已被消耗，则硬掩模可以代替地提供图案。以此方式，在单个光刻(photolithographic)步骤中形成各个柱428。可以采用传统的平板印刷技术以及湿或干蚀刻工艺来形成各个柱428。每个柱428包括p-i-n向下指向的二极管430。可以类似地形成向上指向的p-i-n二极管。
在已经形成柱428后，可以在柱428上沉积介电层432以填充柱428之间的空隙。例如，可以使用化学机械抛光或回蚀工艺来沉积并平坦化近似200-7000埃的二氧化硅以形成平坦表面434。平坦表面434包括由介电材料432分离的柱428的暴露的上表面(如所示)。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。CMP可以用于暴露CNT籽晶层427。如果CNT籽晶层427是Si/Ge晶种层，则在抛光后，Si/Ge层可以从大约100埃到大约400埃厚，并且由从大约60％到大约80％、更通常是从大约40％到大约95％的Si和从大约20％到大约40％、更通常是从大约5％到大约60％的Ge组成。在至少一个实施例中，在抛光后，Si/Ge CNT籽晶层427大约50nm厚，并且由大约70％的Si和30％的Ge组成。
在形成平坦表面434后，在每个柱428的CNT籽晶层427上选择性地形成CNT材料436(图4C)。如果CNT籽晶层427是氮化钛、氮化钽或类似材料，则CNT籽晶层427的表面可以被粗糙化以允许直接在CNT籽晶层427上形成CNT。例如，参见以上参考的Smith论文和Rao论文。在一个或多个实施例中，可以将CNT籽晶层427粗糙化以具有至少大约850到4000埃、更优选至少大约4000埃的算术平均表面粗糙度Ra。可以采用其他表面粗糙度。
在一些实施例中，可以在形成CNT材料436前在表面粗糙化的CNT籽晶层427上选择性地沉积诸如镍、钴、铁等的附加的金属催化剂/籽晶层(未示出)，以在CNT形成期间提供金属催化剂的益处(如先前参考图3B所述)。在其他实施例中，可以没有底层的表面粗糙化的籽晶层而使用金属催化剂层(如先前参考图3C所述)。
在任一情况下，进行CNT制造工艺以在每个柱428上选择性地生长和/或沉积CNT材料436。CNT材料436用作可逆电阻切换元件202。任何合适的方法可以用于在每个柱428上形成CNT材料436。例如，可以采用化学气相沉积(CVD)、等离子体增强的CVD、激光汽化、电弧放电等。
在一个示例实施例中，可以在以大约100sccm的流速的二甲苯、氩、氢和/或二茂铁中在大约675到700℃的温度下通过CVD持续大约30分钟在TiN籽晶层上形成CNT。可以使用其他温度、气体、流速和/或生长时间。
在另一示例实施例中，可以在大约5.5托的压力下在大约20％C2H4和80％氩中在大约650℃的温度下通过CVD大约20分钟在镍催化剂层上形成CNT。可以使用其他温度、气体、比率、压力和/或生长时间。
在另一实施例中，可以使用大约100-200瓦特的RF功率、在用大约80％的氩、氢和/或氨稀释的大约20％甲烷、乙烯、乙炔或另一碳氢化合物中、在大约600到900℃的温度下使用等离子体增强的CVD持续大约8-30分钟在诸如镍、钴、铁等的金属催化剂层上形成CNT。可以使用其他温度、气体、比率、功率和/或生长时间。
在另一实施例中，可以在H2气稀释的甲烷中在大约850℃的温度下通过CVD持续大约10分钟来在Si/Ge层上形成CNT。可以使用其他温度、气体和/或生长时间，并且可以使用任何其他合适的CNT形成技术和/或工艺条件。
如所述，CNT材料436仅形成在每个柱428的CNT籽晶层427上。在一些实施例中，CNT材料436可以具有大约1纳米到大约1微米(甚至几十微米)、更优选大约10到20纳米的厚度，虽然可以使用其他CNT材料厚度。CNT材料436中的各个管的密度可以是例如大约6.6×103到大约1×106CNT/平方微米，更优选至少大约6.6×104CNT/平方微米，虽然可以使用其他密度。例如，假设柱428具有大约45纳米的宽度，在一些实施例中，优选地在每个柱428上形成的CNT材料436中具有至少大约10CNT、更优选至少大约100CNT(虽然可以采用更少的CNT，诸如1、2、3、4、5、等等或更多的CNT、诸如多于100的CNT)。
在每个柱428上形成CNT材料/可逆电阻切换元件436后，在CNT材料436的区域的顶部和周围沉积介电材料437以将相邻的CNT材料区彼此隔离。然后进行CMP或介电质回蚀步骤以平坦化介电材料437并从CNT材料436的区域的顶部去除介电材料。例如，可以使用化学机械抛光或回蚀工艺来沉积并平坦化大约200-7000埃、并在某些实施例中是一微米或更多的二氧化硅。如果CNT材料已经暴露于空气达很大量的时间，则在电介质沉积之前的脱水退火(dehydration anneal)可以改善电介质和CNT之间的粘附。可以使用诸如氮化硅、氮氧化硅、低K电介质等的其他介电材料和/或其他介电层厚度。示例的低K电介质包括掺杂碳的氧化物、硅碳层等。
参考图4D，在介电材料437的平坦化后，可以以与底部的导体408的组的形成类似地在各个柱428上形成第二组导体438。例如，如图4D所示，在一些实施例中，可以在沉积用于形成上部的第二组导体438的导电层442之前在可逆电阻切换元件436上沉积一个或多个阻挡层和/或粘附层440。
可以由通过任何合适的方法(例如CVD、PVD等)沉积的诸如钨、另一合适的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等的任何合适的导电材料形成导电层442。可以使用其他导电层材料。阻挡层和/或粘附层440可以包括氮化钛或诸如氮化钽、氮化钨的另一合适的层、一个或多个层的组合、或任何(一种或多种)其他合适的材料。沉积的导电层442和阻挡和/或粘附层440可以被构图并蚀刻以形成第二组导体438。在至少一个实施例中，上部导体438是在与下部导体408不同的方向上延伸的基本平行、基本共面的导体。
在本发明的其他实施例中，可以使用镶嵌工艺形成上部导体438，在该镶嵌工艺中，介电层被形成、构图并蚀刻以建立导体438的开口或空隙。如在936申请中所述，导电层426和阻挡层424可以减轻在形成上部导体438的开口或空隙期间这样的介电层的过度蚀刻的影响，防止二极管430的意外短路。
可以用粘附层440和导电层442(如需要的话，和/或导电晶种、导电填充物和/或阻挡层)来填充这些开口或空隙。然后可以将粘附层440和导电层442平坦化以形成平坦表面。
在形成上部导体438后，可以对得到的结构退火以结晶化二极管430的沉积的半导体材料(和/或通过硅化物形成的金属层422与p+区420的反应来形成硅化物区)。在至少一个实施例中，可以在大约600到800C、并且更优选在大约650℃和750℃之间的温度下在氮气中进行退火达大约10秒到大约2分钟。可以使用其他退火时间、温度和/或环境。在每个硅化物形成的金属层区422和p+区420反应时形成的硅化物区可以在形成二极管430的底层的沉积的半导体材料的退火期间用作“结晶模板”或“晶种”(例如将任何非晶半导体材料改变为多晶半导体材料和/或改善二极管430的整体结晶属性)。由此提供更低电阻率的二极管材料。
替换的示例存储器单元
图5是根据本发明提供的示例存储器单元500的截面图。存储器单元500包括与在衬底505上形成的可逆电阻切换元件504耦接的诸如薄膜、金属氧化物半导体场效应晶体管(“MOSFET”)502的薄膜晶体管(“TFT”)。例如，MOSFET 502可以是在任何合适的衬底上形成的n沟道或p沟道薄膜MOSFET。在所示的实施例中，在衬底505上形成诸如二氧化硅、氮化硅、氧氮化物等的隔离区506，并在隔离区506上形成诸如沉积的硅、锗、硅-锗等的沉积的半导体区507。在沉积的半导体区507内形成薄膜MOSFET 502并且通过隔离区506与衬底505隔离。
MOSFET 502包括源极/漏极区508、510和沟道区512，以及栅极介电层514、栅极电极516和间隔物(spacer)518a-b。在至少一个实施例中，源极/漏极区508、510可以是掺杂的p型，并且沟道区512可以是掺杂的n型，而在其他实施例中，源极/漏极区508、510可以是掺杂的n型，而沟道区512可以是掺杂的p型。可以为薄膜MOSFET 502采用任何其他的MOSFET配置或任何合适的制造技术。在一些实施例中，可以通过使用STI、LOCOS或其它类似工艺形成的隔离区(未示出)来将MOSFET 502电隔离。或者，可以与在衬底505上形成的其他晶体管(未示出)共享MOSFET 502的栅极、源极和/或漏极区。
可逆电阻切换元件504包括在导电塞(plug)526上形成的可逆电阻率切换CNT材料522。在至少一个实施例中，使用先前参考图1-4D所述的选择性形成工艺形成可逆电阻率切换CNT材料522。例如，可以在导电塞526上形成诸如氮化钛或氮化钽的CNT籽晶层524和/或诸如镍、钴、铁等的金属催化剂或Si/Ge层。然后可以在CNT籽晶层524上选择性地形成CNT材料522，如前所述。
如图5所示，可逆电阻切换元件504通过第一导电塞526耦接到MOSFET
502的源极/漏极区510，并通过第二导电塞530(其穿过介电层532延伸)耦接到第一金属级(“M1”)线528。类似地，第三导电塞534将MOSFET 502的源极/漏极区508耦接到M1线536。可以由诸如钨、另一金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等的任何合适的材料(具有或不具有阻挡层)来形成导电塞和/或线。注意，当MOSFET 502是n沟道器件时，区域508用作漏极，并且区域510用作MOSFET 502的源极；并且当MOSFET 502是p沟道器件时，区域508用作源极并且区域510用作MOSFET 502的漏极。介电层532可以包括诸如二氧化硅、氮化硅、氧氮化硅、低K电介质等的任何合适的电介质。
在存储器单元500中，薄膜MOSFET 502以与在图2A-4D的存储器单元中采用的二极管的薄膜MOSFET类似的方式用作操纵元件，选择性地限制了在可逆电阻切换元件504之间施加的电压和/或流经其的电流。
此集成方案可以扩展为选择性地生长与作为操纵元件的TFT串联的垂直取向的CNT膜，代替垂直柱二极管。TFT操纵元件可以是平面的或垂直的。
在前的描述仅公开了本发明的示例实施例。落在本发明的范围内的对以上公开的装置和方法的修改对本领域技术人员将是很显而易见的。
从而，虽然已经结合本发明的示例实施例公开了本发明，但是应该理解，其他实施例可以落在本发明的精神和范围内，如由权利要求所定义的。

Claims (63)

1.一种制造存储器单元的方法，该方法包括：
在衬底上制造操纵元件；以及
通过以下步骤制造与所述操纵元件耦接的可逆电阻切换元件：
通过在所述衬底上沉积硅-锗层来制造碳纳米管籽晶层；
构图并蚀刻碳纳米管籽晶层；以及
在碳纳米管籽晶层上选择性地制造碳纳米管材料，
其中所述操纵元件通过选择性地限制跨可逆电阻切换元件的电压和/或者流经其的电流而呈现出非欧姆导电性。
2.如权利要求1所述的方法，其中所述硅-锗层具有在1埃和500埃之间的厚度。
3.如权利要求1所述的方法，其中所述硅-锗层具有在100埃和400埃之间的厚度。
4.如权利要求1所述的方法，其中所述硅-锗层具有50埃的厚度。
5.如权利要求1所述的方法，其中所述硅-锗层包括从40％到95％的硅和从60％到5％的锗。
6.如权利要求1所述的方法，其中所述硅-锗层包括从60％到80％的硅和从40％到20％的锗。
7.如权利要求1所述的方法，其中所述硅-锗层包括70％的硅和30％的锗。
8.如权利要求1所述的方法，其中构图和蚀刻所述碳纳米管籽晶层包括构图和蚀刻所述操纵元件。
9.如权利要求1所述的方法，其中在所述碳纳米管籽晶层上选择性地制造碳纳米管材料包括使用化学气相沉积在所述碳纳米管籽晶层上沉积碳纳米管材料。
10.如权利要求1所述的方法，还包括在所述碳纳米管材料中建立缺陷以调整所述碳纳米管材料的切换特性。
11.如权利要求1所述的方法，其中在所述操纵元件上制造所述可逆电阻切换元件。
12.如权利要求1所述的方法，其中制造所述操纵元件包括制造p-n或p-i-n二极管。
13.如权利要求1所述的方法，其中制造所述操纵元件包括制造多晶二极管。
14.如权利要求1所述的方法，其中制造所述操纵元件包括制造垂直多晶二极管。
15.如权利要求1所述的方法，其中制造所述操纵元件包括制造具有处于低电阻率状态的多晶材料的垂直多晶二极管。
16.如权利要求1所述的方法，其中制造所述操纵元件包括制造薄膜晶体管。
17.如权利要求1所述的方法，其中制造所述操纵元件包括制造薄膜、金属氧化物半导体场效应晶体管。
18.如权利要求1所述的方法，其中选择性地制造所述碳纳米管材料包括制造具有垂直对准的碳纳米管的碳纳米管材料，以降低碳纳米管材料中的横向导电性。
19.一种使用权利要求1的方法形成的存储器单元。
20.一种使用权利要求8的方法形成的存储器单元。
21.一种制造存储器单元的方法，该方法包括：
在衬底上制造第一导体；
通过以下步骤在第一导体上制造可逆电阻切换元件：
通过在第一导体上沉积硅-锗层来制造碳纳米管籽晶层；
构图并蚀刻碳纳米管籽晶层；以及
在碳纳米管籽晶层上选择性地制造碳纳米管材料；
在第一导体上制造二极管；以及
在二极管和可逆电阻切换元件上制造第二导体。
22.如权利要求21所述的方法，其中所述硅-锗层具有在1埃和500埃之间的厚度。
23.如权利要求21所述的方法，其中所述硅-锗层具有在100埃和400埃之间的厚度。
24.如权利要求21所述的方法，其中所述硅-锗层具有50埃的厚度。
25.如权利要求21所述的方法，其中所述硅-锗层包括从40％到95％的硅和从60％到5％的锗。
26.如权利要求21所述的方法，其中所述硅-锗层包括从60％到80％的硅和从40％到20％的锗。
27.如权利要求21所述的方法，其中所述硅-锗层包括70％的硅和30％的锗。
28.如权利要求21所述的方法，其中构图和蚀刻所述碳纳米管籽晶层包括构图和蚀刻所述二极管。
29.如权利要求21所述的方法，其中在所述二极管上制造所述可逆电阻切换元件。
30.如权利要求21所述的方法，其中制造所述二极管包括制造垂直多晶二极管。
31.如权利要求21所述的方法，还包括制造与垂直多晶二极管的多晶材料相接触的硅化物、硅化物-锗化物或者锗化物区，使得所述多晶材料处于低电阻率状态。
32.如权利要求21所述的方法，其中选择性地制造所述碳纳米管材料包括制造具有垂直对准的碳纳米管的碳纳米管材料以便降低碳纳米管材料中的横向导电性。
33.一种使用权利要求15的方法形成的存储器单元。
34.一种使用权利要求18的方法形成的存储器单元。
35.一种制造存储器单元的方法，该方法包括：
制造具有源极区和漏极区的薄膜晶体管；
制造与所述晶体管的源极区或漏极区耦接的第一导体；
通过以下步骤制造与所述第一导体耦接的可逆电阻切换元件：
通过在所述第一导体上沉积硅-锗层来制造碳纳米管籽晶层；
构图并蚀刻所述碳纳米管籽晶层；以及
在所述碳纳米管籽晶层上选择性地制造碳纳米管材料；
在所述第一导体上制造二极管；以及
在所述可逆电阻切换元件上制造第二导体。
36.如权利要求35所述的方法，其中选择性地制造所述碳纳米管材料包括制造具有垂直对准的碳纳米管的碳纳米管材料，以降低碳纳米管材料中的横向导电性。
37.一种使用权利要求35的方法形成的存储器单元。
38.一种存储器单元，包括：
操纵元件；
包括硅-锗的被构图并蚀刻的碳纳米管籽晶层；以及
与所述操纵元件耦接并包括在所述碳纳米管籽晶层上选择性地制造的碳纳米管材料的可逆电阻切换元件，
其中所述操纵元件通过选择性地限制跨可逆电阻切换元件的电压和/或者流经其的电流而呈现出非欧姆导电性。
39.如权利要求38所述的存储器单元，其中所述操纵元件包括p-n或p-i-n二极管。
40.如权利要求39所述的存储器单元，其中所述二极管包括垂直多晶二极管。
41.如权利要求40所述的存储器单元，其中所述垂直多晶二极管包括处于低电阻率状态的多晶材料。
42.如权利要求38所述的存储器单元，其中所述操纵元件包括薄膜晶体管。
43.如权利要求38所述的存储器单元，其中薄膜晶体管包括金属氧化物半导体场效应晶体管。
44.如权利要求38所述的存储器单元，其中用所述操纵元件构图并蚀刻所述碳纳米管籽晶层。
45.如权利要求38所述的存储器单元，其中所述碳纳米管材料包括调整所述碳纳米管材料的切换特性的缺陷。
46.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层具有在1埃和500埃之间的厚度。
47.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层具有在100埃和400埃之间的厚度。
48.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层具有50埃的厚度。
49.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层包括从40％到95％的硅和从60％到5％的锗。
50.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层包括从60％到80％的硅和从40％到20％的锗。
51.如权利要求38所述的存储器单元，其中所述碳纳米管籽晶层包括70％的硅和30％的锗。
52.一种存储器单元，包括：
第一导体；
在所述第一导体上形成的第二导体；
在所述第一和第二导体之间形成的二极管；以及
在所述第一和第二导体之间的包括硅-锗的碳纳米管籽晶层；以及
包括在所述碳纳米管籽晶层上选择性地制造的碳纳米管材料的可逆电阻切换元件。
53.如权利要求52所述的存储器单元，其中所述二极管包括垂直多晶二极管。
54.如权利要求53所述的存储器单元，其中所述可逆电阻切换元件在所述垂直多晶二极管之上。
55.如权利要求53所述的存储器单元，还包括与所述垂直多晶二极管的多晶材料相接触的硅化物、硅化物-锗化物或者锗化物区，使得所述多晶材料处于低电阻率状态。
56.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层具有在1埃和500埃之间的厚度。
57.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层具有在100埃和400埃之间的厚度。
58.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层具有50埃的厚度。
59.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层包括从40％到95％的硅和从60％到5％的锗。
60.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层包括从60％到80％的硅和从40％到20％的锗。
61.如权利要求52所述的存储器单元，其中所述碳纳米管籽晶层包括70％的硅和30％的锗。
62.一种存储器单元，包括：
具有源极区和漏极区的薄膜晶体管；
与所述源极区或漏极区耦接的第一导体；
在所述第一导体上制造的包括硅-锗的碳纳米管籽晶层；
包括在所述碳纳米管籽晶层上选择性地制造的碳纳米管材料的可逆电阻切换元件；以及
在所述可逆电阻切换元件上形成的第二导体。
63.如权利要求62所述的存储器单元，其中所述薄膜晶体管包括n沟道或p沟道金属氧化物半导体场效应晶体管。
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