TW201001770A - Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element, and methods of forming the same - Google Patents

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TW201001770A
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April D Schricker
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201001770 六、發明說明： 【發明所屬之技術領域】 ，且更特定而言係關於一 CNT」）可逆電阻開關元 本發明係關於非揮發性記憶體 種採用選擇性製造之碳奈米管（ 件之記憶單元及其形成方法。 本申請案主張2GG8年4月11日提出中請且題目為「採用 選擇性製造之碳奈米管可逆電阻開關元件之記憶單元及其 形成方法」之第61/044,4〇6號美國臨時專利申請案之權兴 且主張2_年3月25日提出申請且題目為「採用選擇性； 造之碳奈米管可逆電阻開關元件之記憶單元及其形成方 法二之序列號為㈣…川之美國專利申請案之優先權， 該等申請案出於各種目的皆以全文引用的方式併入本文 中。 本申請案係關於以下專利申請案，該等專利申請案中之 每一者出於各種目的皆以全文引用的方式併入本文中： 2〇〇9年3月25曰提出申請且題目$「採用形成於底部導體 上方之選擇性製造之碳奈米管可逆電阻開關元件之記憶單 凡及其形成方法」之第12/410,789號美國專利申請案；（2) 2〇〇7年12月31日提出中請且題目&「採用形成於底部導體 上之選擇性製造之碳奈米管可逆電阻開關元件之記憶單元 及其形成方法」之序列號為1 1/968,156之美國專利申請 案，（3) 2007年12月31曰提出申請且題目為「具有平坦碳奈 米皆層之記憶單元及其形成方法」之序列號為丨ι/968，ΐ59 之美國專利申請案；（4) 2007年12月31曰提出申請且題目 139747.doc 201001770 為「採用選擇性製造之碳奈米管可逆電阻開關元件之記憶 單元及其形成方法」之序列號為1 1/968，154之美國專利申 請案；及（5) 2008年4月Π日提出申請且題目為「採用形成 於底部導體上方之選擇性製造之碳奈米管可逆電阻開關元 件之記憶單元及其形成方法」之序列號為61/〇44 414之美 國臨時專利申請案。 【先前技術】 已知由可逆電阻開關元件形成之非揮發性記憶體。舉例 而5，以下專利申言奪案闡述一種包含一與—以碳為主之可 !電阻率開關材料（例如碳）串聯耦合之二極體之可重寫非 揮發性記憶單元：2007年12月31日提出φ請且題目為「採 用選擇性製造之碳奈米管可逆電阻開關元件之記憶單元及 其形成方法」之序列號為"/968，154之美國專利申請案 (「’154申請案」），該專利主 π月案出於各種目的而以全文 引用的方式併入本文中。 然而，由可重寫電阻率 电丨且羊開關材料製造記憶體裝置且有 術挑戰性。期望形忐尨田φ _ 八 电阻率開關材料之記憶體裝置之 經改良之方法。 【發明内容】 於本發明之一第—能样 心7 ，提供—種製造一記憶單元之 方法’其包含：（1)在_ I ， 基板上面製造一引導元件· 藉由以下步驟製造一耦合至 ，及（） # · (a)H Φ ^ b '"引件之可逆電阻開關元 件· U)错由將一矽-錯（「 制& — nsiTM锸μ e」）層沈積於該基板上面而 衣ie 播種層，（Ή m安" ()圖案化及蝕刻該CNT播種層，及⑷ 139747.doc 201001770 在該CNT播種層上選擇性地製造CNT材料。 於本發明之一第二態樣中，提供一種製造—記憶單元之 方法，其包含.（1)在一基板上面製造一第—導體；（2)藉 由以下步驟在該第一導體上面製造一可逆電阻開關元件： (a)藉由將一 Si/Ge層沈積於該第一導體上面而製造一 cnt 播種層’（b)圖案化及蝕刻該CNT播種層，及（c)在該CNT播 種層上選擇性地製造CNT材料；（3)在該第_導體上面製造 一極體，及（4)在該二極體及該可逆電阻開關元件上面製 造一第二導體。 於本發明之一第三態樣中，提供一種製造一記憶單元之 方法，其包含：（1)製造一具有一源極區域及一汲極區域之 薄膜電晶體；（2)製造一耦合之該電晶體之源極區域或汲極 區域之第一導體；（3)藉由以下步驟製造一耦合至該第一導 體之可逆電阻開關元件：（a)藉由將一 Si/Ge層沈積於該第 一導體上面而製造一CNT播種層；圖案化及蝕刻該cnt 播種層；及（c)在該CNT播種層上選擇性地製造cnt材料； (4)在該第一導體上面製造—二極體；及（5)在該可逆電阻 開關元件上面製造一第二導體。 於本發明之一第四態樣中，提供一種記憶單元，其包 含：（1) 一引導元件；（2)—經圖案化及蝕刻之碳奈米管 (「CNT」）播種層’其包括矽_鍺；及（3)一可逆電阻開關元 件，其耦合至該引導元件且包含選擇性地製造於該CNT播 種層上之CNT材料。 於本發明之一第五態樣中，提供一種記憶單元，其包 139747.doc 201001770 含：（1)一第一導體；（2)—第二導體，其形成於該第一導 體上面；（3)—二極體，其形成於該第—與第二導體之間； 及⑷一 CNT播種層，其包括該第_與第二導體之間的 Si/Ge;及（5)—可逆電阻開關元件，其包含選擇性地製造 於該CNT播種層上之CNT材料。 於本發明之一第六態樣中，提供—種記憶單元，其包 含：（1)-薄膜電晶體’其具有一源極區域及一汲極區域； (2) -第-導體’其耦合至該源極區域或該汲極區域；（3) - CNT播種層，λ包括形成於該第—導體上面ui/Ge; ⑷-可逆電阻開關元件’其包含選擇性地製造於該咖播 種層上之CNT材料；及(5卜第二導體，其形成於該可逆電 阻開關元件上面。提供根據本發明之此等及其他實施例之 眾多其他態樣。 依據以下詳細說明、隨附申請專利範圍及附圖，本發明 之其他特徵及態樣將變得更加顯而易見。 【實施方式】 已顯示某些CNT材料展示出可適合在非揮發性記㈣中 使用之可逆電阻率開關特性。然巾，所沈積或生長二τ 材料通常具有-粗糙表面形貌，其具有顯著之厚度變化， 例如眾多峰及穀。此等厚度變化使得不過多㈣下伏基板 便難以蝕刻CNT材料’從而增加與其在積體電路中之：用 相關聯之製造成本及複雜性。 根據本發明，可將難以飯刻的CNT可重寫電阻率開關材 料用於—無需㈣之記憶單元内。舉例而言，於至少一個 139747.doc 201001770 實施例中，提供一種記憶單元，其包含一藉由以下步驟形 成之CNT可逆電阻率開關材料：沈積一 (：1^丁播種層；圖案 化及蝕刻該CNT播種層；及在該經圖案化及蝕刻之CNT播 種層上選擇性地製造CNT材料。該CNT播種層可係一促進 CNT形成之層，例如（丨）經粗糙化金屬氮化物之一單個層， 例如經表面粗糙化之氮化鈦或氮化鈕，（2)一由一塗佈有一 金屬觸媒之光滑或經表面粗縫化之金屬氮化物形成之多層 結構，（3)—金屬觸媒之一單個層，例如鎳、鈷、鐵等等， 或（4) 一非金屬矽-鍺（「Si/Ge」）晶種層。在該CNT播種層 上選擇性地形成CNT材料可消除或最小化姓刻該CNT材料 之需要。 本文中所用矽-鍺（或rSi/Ge」）指代一包含任一比率之 石夕（「Si」）與鍺（「Ge」）之沈積或以其他方式形成之材料 或包含呈任-次序之富Si及富Ge層之薄膜或奈米微粒島之 分層壓層。 實例性CNT播種層包含氮化鈦、氮化钽、鎳、鈷、鐵或 類似材料或一非金屬Si/Ge晶種層。於某些實施例中，一 氮化鈦或氮化鈕層可經表面粗糙化以用作一 cnt播種層。 此經表面粗糙化之氮化鈦或氮化鈕本身可用作一cnt播種 層。於其他實施例中，該經表面粗輪化之氮化鈦或氣化组 層可塗佈有-額外導電層以促進CNT材料形成。可將此一 導電層與該氮化鈦或氮化组層—起圖案化及触刻，或在圖 案化及蝕刻該氮化鈦或氮化钽層之後選擇性地將該導電層 沈積於該氮化鈦或氮化钽層上。實例性導電層包含鎳、 139747.doc 201001770 鈷、鐵等等。 本文中所用CNT材料指代包含一或多個單及/或多壁cnt 之材料。於某些實施例中’可垂直對準該CNT材料之個別 管。垂直對準之CNT允許幾乎不橫向傳導之垂直電流。於 某些實施例中，可將該CNT材料之個別管製造為大致垂直 對準以減少或防止在毗鄰記憶單元之間形成橫向或橋接傳 導路彳I。此垂直對準減少及/或防止一記憶單元之狀態受 毗鄰記憶單元之狀態及/或程式化影響或「干擾」。應注 意，個別管隔離物可或可不延伸該CNT材料之整個厚度。 舉例在初始生長階段期間，可垂直對準並分離該等 個別s中之一些或大多數。然而，隨著該等個別管之長度 垂直增加，該等管中之若干部分可彼此接觸且甚至纏結或 下文闡述用於形成CNT材料之實例性技術。 實例性發明性記憶單元 圖1係—根據本發明所提供之一實 意性圖解。記情單开ln… 貝例I己憶早woo之示 逆電阻開關元搞合至—引導元件104之可 :逆電-開關元件包含一可逆電阻 獨顯不）’該可逆電阻率開關材料 未早 個狀態之間谁耔πJ在兩個或更多 ]進仃可逆地切換之電阻率。兴 一 1 0 2之可逆雷阳、右 牛例而吕，元件 率開關材料在製造時 、 率狀態中。在祐Λ j慝於一仞始低電阻 仕她加一第一電壓及/ 換至一高電阻率 > /電，瓜蚪，該材料可切 平狀態。施加一第二番两„ 可逆電阻率開M 電奚及/或電流可使該 干開關材料恢復至一低雷 低電阻率狀態。另一選擇 139747.doc 201001770 係^可逆電阻開關元件102在製造時可處於一初始高電阻 狀態中，在施加適當電壓及/或電流時，該高電阻狀態可 逆地可切換至一低電阻狀態。 「田用於—記憶單元中時，一個電阻狀態可表示一二元 、「〇」而另-電阻狀態可表示-二a「1」，但可使用兩個 以上的貝料/電阻狀態。採用可逆電阻開關元件之記憶單 一之孓夕可逆電阻率開關材料及作業闡述於（舉例而言） ，年5月9日提出申请且題目為「包括二極體及電阻開關 材料之可重寫記憶單元」之序列號為^125,939之美國專 申月案中，該專利申凊案出於各種目的而以全文引用的 方式併入本文中。 於本發明之至少一個實施例中，使用一選擇性沈積或生 長之CNT材料來形成可逆電阻開關元件1()2。如下文將進 步闡述，使用一選擇性形成之CNT材料消除蝕刻該cnt ㈣之需要。藉此簡化可逆電阻開關元件102之製造。在 k餘之⑽述中，可逆電阻開關元件丨〇2亦將稱作CNT元件 102。 引V 7C件1G4可包含-薄膜電晶體、—二極體或藉由選 擇性地限制跨越及/或流經可逆電阻開關元件1〇2之電壓及/ 或電流而展示出非歐姆傳導之另—適合引導元件。以此方 式，圯憶早凡100可用作一二或三維記憶體陣列之一部分 且可在不影響該陣列中其他記憶單元狀態之情形下將資料 寫入至記憶單元100及/或自記憶單元1〇〇讀取資料。 在施加高程式化電壓（例如，大於約4 ν)之情形下，記憶 139747.doc 201001770 單元100係基於CNT元件102之一雙穩態電阻改變而運作。 通過記憶單元100之電流由CNT元件102之電阻調變。可在 一低於該程式化電壓之電壓下讀取記憶單元丨〇〇，該較低 電壓將不會改變CNT元件1〇2之電阻。該兩個狀態之間電 阻率之差係大於ΙΟΟχ，如Rueckes等人之第6,7〇6,402號美 國專利中所闡述’該專利出於各種目的而以全文引用的方 式併入本文中。 下文將參知、圖2A-5闡述記憶單元1 〇〇、可逆電阻開關元 件102及引導元件1〇4之實例性實施例。 一 5己憶單元之第一實例性實施例 圖2Α係根據本發明所提供之記憶單元2〇〇之第一實施例 之簡化透視圖。參照圖2Α，記憶單元200包含一與在—第 一導體206與一第二導體2〇8之間之二極體2〇4串聯耦合的 可逆電阻開關元件202。於某些實施例中，可在可逆電阻 開關兀件202與二極體2〇4之間形成一障壁層21〇、一導電 層212及/或一CNT播種層214。舉例而言，障壁層可包 含氮化鈦、氮化鈕、氮化鎢等等，且導電層212可包含鎢 或另一適合金屬層。 於某些實施例中，CNT播種層214可係—促進cnt材料 形成之導電層，例如氮化鈦、氮化钽、鎳 '鈷、鐵或類似 ㈣。於-個特定實施財，CNT播種層214可為具有— 藉由化學機械研磨（「CMP」）或另一適合製程而粗糙化之 表面之氮域或氮—。於其他實施财，—經表面粗輪 化或光滑之氮化鈦、氮化组或類似層可塗佈有—錄、錄、 139747.doc 30 201001770 鐵^等之金屬觸媒層，該觸媒層促進c 他實施例中，CNT播種層214 H成於- ,^ j早純為一金屬觸媒層，例 如鎳、鈷、鐵或類似金屬。於另此替>/ 择？14叮总/ 於另—些實施例中，CNT播種 層了係—促進CNT形成之非金屬Si/Ge層。 ::下文將進—步㈣，障壁層⑽、導電層212 =播種層21何在二極⑽4形成期間用作—硬遮罩。金 屬硬遮罩之使用闡述於（舉 、 、j阳5 )以下專利申請案中： 2006年5月13日提出申妹日旅叫々 m 〇月發月名稱為「在溝槽蝕刻期間 用以保護經圖案化特徵之導 等電硬遮罩」之序列號為 1 1/444,936之美國專利申請幸（下合#「 今』T吻案（下文稱「'936申請案」），該 專利申請案以全文引用的方式併入本文中。亦可在二極體 204與第-導體206之間形成一額外障壁層⑴例如氮化 鈦、氮化钽、氮化鎢等等。 將⑽播種層214與導電層212、障壁層21〇、二極體2〇4 及/障壁層216一起圖案化以簡化記憶單元2〇〇之製造，此 乃因不需要CNT播種層214之額外圖案化及钱刻步驟。此 外’ CNT材料將選擇性地（例如’僅）形成於經圖案化及蝕 刻之CNT播種層214上以佶媒τ > *住s HJl Μ便侍不需要蝕刻CNT材料。此選 擇性形成之CNT材料用作可逆電阻開關元件2〇2。 於某些實施例中，形成可逆電阻開關元件2〇2之cnt材 料之僅一部分（例如一或多個細絲）可切換及/或係可切換 的。 二極體204可包含任一適合二極體，例如一垂直多晶p_n 或p-i-n二極體（或是該二極體之一 n區域位於一？區域上面 139747.doc -11 · 201001770 之上指或是該二極體之一 P區域位於一 η區域上面之下 指）。下文將參照圖3 A-C闡述二極體204之實例性實施例。 第一及/或第二導體206、208可包含任一適合導電材 料，例如鎢、任一適當金屬、重摻雜半導體材料、一導電 矽化物、一導電矽化物-鍺化物、一導電鍺化物或類似材 料。於圖2Α之實施例中，第一及第二導體2〇6、2〇8係軌道 开> 狀且沿不同方向延伸（例如，大致彼此垂直）。可使用其 他導體形狀及/或組態。於某些實施例中，障壁層、黏合 層、抗反射塗層及/或類似層（未顯示）可與第一及/或第二 導體206—起使用以改良裝置效能及/或幫助裝置製造。 圖2Β係一由複數個圖2Α之記憶單元2〇〇形成之一第一記 憶體陣列218之一部分之簡化透視圖。為簡明起見，不單 獨顯示可逆電阻開關元件2〇2、CNT播種層214、二極體 204、障壁層21〇與216及導電層212。記憶體陣列21 8係一 「父叉點」陣列，其包含耦合以多個記憶單元之複數個位 兀線（第一導體2〇8)及字線（第一導體2〇6)(如圖所示）。可使 用：他記憶體陣列組態，如可使用多個記憶體層級。舉例 而。圖2C係-單片二維陣列22〇之一部分之—簡化透視 圖’该早片三維陣列包含一定位於一第二記憶體層級224 下面之第一記憶體層級Κ2。於圖2c之實施例中，每一記
It體層級222、224包含成一交叉點陣列之複數個記憶單元 200應理解，第一與第二記憶體層級瓜與以之間可存 在額外層（例如，—居p彳堂_八 一 層]電"貝），但為簡明起見未將其顯 π於圖2C中。可使用其他記憶體陣列組態，如可使用額外 I39747.doc 201001770 記憶體層級。於圖2C之實施例中，所有二極體可厂指」向 同一方向（例如向上或向下’此取決於所採用之p_i_n二極 體在該等二極體底部還是頂部上具有—p型摻雜區域），從 而簡化二極體製造。 於某些實施例中，可如（舉例而言）第6,952，㈣號美國專 利「南被度二維記憶單元」令所闡述來形成該等記憶體層 級，該專利出於各種目的而以全文引用的方式併入本文 中。例如，一第一記憶體層級之上部導體可用作一定位於 該第一記憶體層級上面之第二記憶體層級之下部導體，如 圖2D中所示。於此等實施例中，蛾鄰記憶體層級上之二極 體較佳指向相反方向’ #以下美國專利中請案中所闇述： 薦年3月27日提出申請且題目為「具有大且均勾電流之 大上指p-i-n二極體陣列」之序列號為丨1/692,〗5丨之美國專 利申請案，該專利申請案出於各種目的而以全文引用的方 式併入本文中。舉例而言，第一記憶體層級222之二極體 可係如箭頭Ai所指示的上指二極體(例如，其中p區域位於 該等二極體底部），而第二記憶體層級224之二極體可係如 箭頭A2所指示的下指二極體（例如，其中n區域位於該等二 極體底部），反之亦然。 一單片三維記憶體陣列係一種其中多個記憶體層級形成 於-單個基板（例如-晶圓）上面而無需中間基板之記憶體 陣列。形成-個記憶體層級之層直接沈積或生長在一現有 層級或若干層級之層上方。相反，已藉由在單獨基板上形 成記憶體層級並將該等記憶體層級黏合於彼此頂部上來構 139747.doc •13- 201001770 造堆疊記憶體，如在Leedy的第5,915，167號美國專利「三 、維結構記憶體」中所闡述。可在接合之前將該等基板變; 或自該等記憶體層級移除，但由於該等記憶體層級初始係 形成於單獨基板上方，因此此等記憶體並非真正的單片三 維記憶體陣列。 ~ 圖3A係-圖2A之記憶單元·之—第—實例性實施例之 剖視圖。參照圖3A，記憶單元2〇〇包含可逆電阻開關元件 202、二極體204及第一與第二導體2〇6、2〇8。 如上所述，二極體204可係一垂直p_n4p_i_n二極體，其 可係上指或下指。於圖2D之實施例中（其中毗鄰記憶體層 級共享導體），毗鄰記憶體層級較佳具有指向相反方向之 二極體’例如一第一記憶體層級之下指二極體及一毗 鄰第二記憶體層級之上指p_i_n二極體（反之亦然）。 於某些實施例中，二極體204可由一多晶半導體材料（例 如多晶矽、一多晶矽_鍺合金、多晶鍺或任一其他適合材 料）形成。舉例而言，二極體2〇4可包含—重摻雜n+多晶矽 區域3 02位於n+多晶石夕區域3 02上面之一輕摻雜或一本徵 (非故意摻雜）多晶矽區域3〇4及位於本徵區域3〇4上面之一 重#雜P+夕晶矽區域3 〇6。於某些實施例中，可在n+多晶 夕S域02上也成—薄錯及/或碎-鍺合金層（未顯示）以防止 及/或減少摻雜劑自n+多晶矽區域302遷移至本徵區域304 中。此一層之使用闡述於（舉例而言）以下專利申請案中： 2005年12月9日提出申請且題目為「用以最小化N型掺雜劑 擴散之沈積半導體結構及其製作方法」之序列號為1〗/2 9 8,3 3 1 139747.doc • J4- 201001770 之美國專利申請案(下文稱「，331申請案」），該申請案出 於各種目的而以全文引用的方式併入本文中。於某些實施 例中，可採用數百埃或更少之秒·鍺合金（其中鍺含量約為 10%或更多）。 . 應理解，可反轉該n+及p+區域之位置。可在第一導體 206與n+區域3G2之間形成—障壁層則，例如氮化欽、氮 化组、氮化鶴等等（例如，以防止及/或減少金屬原子遷移 至邊專多晶碎區域中）。 當二極體204係由沈積石夕（例如，非晶或多晶）製造而成 時’可在一極體204上形成—矽化物層31〇以使該沈積矽在 ^造時處於—低電阻率《中。此—低電阻率狀態允許更 容易地程式化記憶單元2〇〇，此乃因將該沈積矽切換至一 低電阻率狀態並不需要一大電壓。舉例而言，可將一矽化 物开少成金屬層312(例如鈦或録）沈積於p+多晶石夕區域鳩 上在帛以將該沈積石夕（其形成二極體2〇4)結晶之後續退 火々驟（聞述於下文中）期間’石夕化物形成金屬層312及二極 體204之沈積石夕相互作用以报士坊几此旺 丘作用以形成矽化物層31〇，從而消耗所 有或一部分矽化物形成金屬層312。 如以下專利φ關 斤闡述，矽化物形成材料（例如鈦及/或鈷） 與沈積矽在退火期 人期間進仃反應以形成一矽化物層：第 7’176,〇64號美國直4丨,「>^ ' 匕括一毗鄰一矽化物之結晶半導體 接面二極體之記 _ ^ t m U早兀」，该專利出於各種目的而以全文 与ί用的方式併A 士 + ^ 。石夕化鈦及石夕化銘之晶格間距接近 石夕之晶格間距，+ & 因此此專矽化物層看似可在毗鄰沈積矽結 139747.doc 15- 201001770 晶時用作該沈積之矽的「钟曰 σ日日拉板」或「晶種」（例如， 矽化物層310在退火期間 悝」⑴如 “ 曰強矽二極體204之晶體結構）。 措此k供較低電阻率之矽。 對於矽-鍺合金及/或鍺二極體 而言’可達成類似結果。 於圖3A之實施例中，藉 一 错由一選擇性製造製程來形成可逆 電阻開關元件202，於兮4。rk 於。亥1程中，在一經圖案化及蝕刻之 CNT播種層3 14上形成CNT奴4-1 材枓。於某些實施例中，CNT播 種層314可係⑴經粗糙化金屬氮化物之一單個層，例如經 表面粗糙化之氮化鈦錢化纽，⑺—由—塗佈有—金屬觸 媒之光滑或經表面粗糖化之今屬 I五屬虱化物形成之多層結構， ⑺金屬觸媒之—單個層’例如鎳、钻、鐵等等，或⑷ -非金屬Si/Ge晶㈣。實㈣CNT㈣層材料包含氣化欽
或氮化组及/或鎖、蚀、磁+ v . A 鉢鐵或另一適合金屬及/或觸媒或一 非金屬Si/Ge材料。 於某些實施例中，可在導電石夕化物形成金屬層312上方 形成CNT播種層314及可逆電阻開關元件2〇2。於此等實施 例中可在一極體204形成期間圖案化及蝕刻CNT播種層 3 14及矽化物形成金屬層3丨2，如下文參照圖所闡 述。於其他實施例中，可於CNT播種層3 14及電阻開關元 件202形成之前在矽化物形成金屬層312上方形成一金屬硬 遮罩。舉例而言，可在矽化物形成金屬層312上方形成一 障壁層316及/或—導電層318。隨後可在導電層318上方形 成CNT播種層314。障壁層316可包含氮化鈦、氮化钽、氮 化鎢等等，且導電層318可包含鎢或另一適合金屬層。 139747.doc •16· 201001770 如下文將進一步闡述，障壁層316及/或導電層3i8以及 C N T播種層3 14可在二極體2 〇 4形成期間用作—硬遮罩且可 減輕在頂部導體208形成期間可能發生之任一過蝕刻（如先 刖併入之'936申請案申所闡述）。舉例而言，cnt播種層 314、障壁層316及導電層318可經圖案化及蝕刻，且隨後 在蝕刻二極體204期間用作一遮罩。蝕刻CNT播種層314、 導電層318、障壁層316'矽化物形成金屬層312、二極體 2〇4(p+多晶矽層306、本徵層304、n+多晶矽層3〇2)及障壁 層308即形成一柱結構320。將介電材料322沈積於柱結構 320頂部上及周圍以使柱結構32〇與製造於一包含記憶單元 200之記憶體層級上之其他記憶單元（未顯示）之其他類似柱 結構隔離。隨後執行一 CMP或電介質回蚀步驟以平坦化介 電材料322並自CNT播種層3 14頂部移除該介電材料。 此一 CMP或電介質回蝕步驟亦可粗糙化cnt播種層3 14 之表面。舉例而言’於某些實施例中，CNT播種層3 14可 包含藉由剛剛闡述之CMP或電介質回蝕步驟及/或藉由一 ...气 j 額外粗糙化步驟而粗糙化之氮化鈦。此一經粗糙化之氮化 鈦表面可用作用於CNT製造之一播種表面。舉例而言，已 顯示經粗糙化之氮化鈦促進垂直對準之CNT之形成，如 Smith等人在2001年π月ίο-15日第16屆美國精密工程學會 年會會刊「研磨用於奈米管合成之TiN」（「Smith論文」） 中所闡述；亦參見Rao等人2000年6月19日的「具有卓越場 發射特性之原位生長之碳奈米管陣列」，Appl. Phys. Letters, 76:25, pp. 3 813-3815(「Rao論文」）。 139747.doc 201001770 作為-實例’ CNT播種層314可係約觸至約觸埃之 -金屬氮化物，例如具有一約85〇至約侧埃、且更佳約 4000埃之算術平均表面粗链㈣之氮化鈦或氮化组。於某 些實施例中，可在CNT形成之前將約i至約2〇〇埃、且更佳 約20埃或更少之一金屬觸媒層(例如鎳、鈷、鐵等等)沈積 至該經表面粗糙化之金屬氮化物層上。於又一些實施例 中，CNT播種層314可包含塗佈至約2〇〇埃、且更佳 、勺20埃或更ν之—金屬觸媒層（例如鎳、鈷 '鐵等等）之約 20至約500埃之未經粗縫化或光滑之氮化鈦、氮化组或類 似金屬氮化物。於任-實施例中，該錄、钻、鐵或其他金 屬觸媒層可係-連續或非連續膜。於尚—些實施例中， CNT播種層314可包含m至約5〇〇埃、且更佳㈣至約a 埃之Si/Ge材料。可使用其他材料、厚度及表面粗糙度。 在平坦化介電材料322之後，執行一 CNT製造製程以使 CNT材料324選擇性地生長及/或沈積於CNT播種層3 14上。 CNT材料324用作可逆電阻開關元件2〇2。可使用任一適合 方法在CNT播種層3 14上形成CNT材料。舉例而言，可採 用化學氣相沈積（「CVD」）、電漿增強CVD(「pECVD」）、
雷射蒸發、電弧放電或類似方法D 於一個實例性實施例令，可在一約675至7〇(rc之溫度 下，於以一約100 sccm之流率之二甲苯、氬氣、氫氣、及/ 或二茂鐵中持續約30分鐘，藉由CVD在一 TiN播種層上形 成CNT。可使用其他溫度、氣體、流率及/或生長時間。 於另一實例性實施例中，可在一約65〇°c之溫度下，於 139747.doc •】8· 201001770 在一約5.5托之壓力下之約20%之乙烯及80%之氬氣中持續 約20分鐘，藉由CVD在一鎳觸媒層上形成CNT。可使用其 他溫度、氣體、比率、壓力及/或生長時間。 於又一實施例中，可在一約600至90CTC之溫度下，於使 用一約100-200瓦特之RF功率之用約80%之氬氣、氫氣及/ 或氣氣稀釋之約2 0 %之曱烧、乙烯、乙炔或另一烴中持續 約8-30分鐘’使用PECVD在一金屬觸媒播種層（例如鎳、 始、鐵等等）上形成CNT。可使用其他溫度、氣體、比 率' 功率及/或生長時間。 於尚一實施例中’可使用CVD或PECVD在一 Si/Ge播種 層上形成CNT。於至少一個實施例中，可在約85〇。〇下持 續約10分鐘使用用H2氣體稀釋之甲烷來使用一 cvd技術。 亦可使用其他碳前驅物來形成CNT。 如上所述，CNT材料324僅形成於柱結構320(及製造於 一包含記憶單元200之記憶體層級上之其他記憶單元之其 他類似柱結構（未顯示））之CNT播種層314上方。於某些實 靶例中，〇^丁材料324可具有一約1奈米至約1微米（且甚至 數十微米）、且更佳約10至約2〇奈米之厚度，但可使用其 他CNT材料厚度。CNT材料324中個別管之密度可係（舉例 而言）約6_6xl〇3至約lxl〇6 CNTs/mier〇n2、且更佳至少約 6·6χ1〇4 CNTS/micron2 ’但可使用其他密度。舉例而言， 假設柱結構320具有一約45奈米之寬度’則於某些實施例 中，優選之情形係CNT材料324中具有至少約1(H@cNT、 且更佳至少約100個CNT(但可採用更少CN丁（例如】、2、 139747.doc •19- 201001770 3、4、5個等等）或更多CNT(例如100個以上））。 為改良CNT材料324之可逆電阻率開關特性，於某些實 施例中’較佳之情形可係CNT材料324之碳奈米管中之至 少約50¾、且更佳至少約2/3係半導電的。多壁cnt通常係 金屬的而單壁CNT可係金屬的或半導電的。於一或多個實 施例中，對於CNT材料324而言較佳之情形可係主要包含 半導電之單壁CNT。於其他實施例中，CNT材料324中少 於5〇%之CNT可係半導電的。 垂直對準之CNT允許幾乎不橫向傳導之垂直電流。為防 止在批鄰柱結構320之間形成橫向或橋接傳導路徑，於某 些實施例中，可將CNT材料324之個別管製造為大致垂直 對準（例如，藉此減少及/或防止一記憶單元之狀態受毗鄰 記憶單元之狀態及/或程式化影響或「干擾」）^應注意， 此垂直對準可或可不延伸CNT材料324之整個厚度。舉例 而言，在初始生長階段期間，該等個別管中之一些或大多 數可係垂直對準（例如，不觸及）。然而，隨著該等個別管 之長度垂直增加，該等管之若干部分可彼此接觸，且甚至 纏結或纏繞在一起。 於某些實施例中，可故意在CNT材料324中形成缺陷以 改良或以其他方式調整CNT材料324之可逆電阻率開關特 I·生舉例而§ ’在已於CNT播種層314上形成CNT材料324 之後，可將氬氣、〇2或另一物種植入至CNT材料324中以 在CNT材料324中形成缺陷。於—第二實例中，可使cnt 材料324經文或曝露至一氬氣或〇2電漿（偏壓的或化學的） 139747.doc •20· 201001770 以故意在CNT材料324中形成缺陷。 於根據本發明之某些實施例中，在形成cnt材料似之 後，可在沈積介電材料之前執行一退火步驟。特定而言， 可在-自約35G°C至約9G(rC之範圍中之溫度下在一真空 中或存在-或多種形成氣體之情形下執行該退火持續㈣ 至約180分鐘。較佳在約6说下，在約80%(N2): 20〇/o(H2) 之形成氣體混合物中執行該退火持續約—個小時。 適合形成氣體可包含N2、域h2中之_或多者，而較佳 形成氣體可包含-具有高於約75%之^或心及低於約25% 之仏之混合物。另一選擇係，可使用—真空。適合溫度可 介於自約35(TC至約900t：之範圍内，而較佳溫度可介於自 約585°C至約675°C之範圍内。適合持續時間可介於自約 0.5小時至約3小時之範圍内，而較佳持續時間可介於自約 1小時至約1.5小時之範圍内。適合壓力可介於自約ι出丁至 約760 T之範圍内，而較佳壓力可介於自約3〇〇爪丁至約 mT之範圍内。 ; 退火與電介質沈積之間的較佳約為2小時之一排隊等待 牯間較佳伴隨著該退火之使用。一斜升持續時間可介於自 約〇_2小時至約1.2小時之範圍内且較佳在約〇 5小時與〇 8小 時之間。類似地，一斜降持續時間亦可介於自約〇2小時 至約1.2小時之範圍内且較佳在約〇 5小時與〇 8小時之間。 雖然並不期望受限於一特定理論，但據信CNT材料可隨 時間自空氣中吸收水分。同樣，據信濕氣可增加CNT材料 之脫層之可能性。於某些情形中，具有自CNT生長之時至 139747.doc •21 · 201001770 亦 電介質沈積（完全跳過退火）之為2小時之一排隊等待時門 係可接受的。 併入此一 CNT形成後退火較佳考量存在於包含該cnt材 料之裝置上之其他層，此乃因此等其他層將亦經受該退 火。舉例而言，可省略該退火或可調節其參數，其中上述 較佳退火參數將損壞其他層。可在導致濕氣之移除而不損 壞經退火裝置之層的範圍内調節該等退火參數。例如，可 將溫度調節為保持在一裝置被形成之一總體熱預算内。同 樣，可使用適於一特定裝置之任何適合形成氣體、溫度及/ 或持續時間。-般而言，此—退火可與任—以碳為主之層 或含碳材料（例如具有CNT材料、石墨、石墨烯、非晶碳 等等之層）一起使用。 在CNT材料324/可逆電阻開關元件2〇2形成之後，將介 電材料326沈積於CNT材料324頂部上及周圍以使cnt材料 324與製造於一包含記憶單元2〇〇之記憶體層級上之其他記 fe早7L (未顯示）之其他類似CNT材料區域隔離。隨後執行 CMP或電介質回蝕步驟以平坦化介電材料並自 材料324頂部移除該介電材料。 在平坦化介電材料326之後，形成頂部導體2〇8。於某些 實^例中，可於沈積導電層330之前在CNT材料324/可逆電 阻開關兀件202上方形成一或多個障壁層及/或黏合層 328可將導電層330與障壁層328 一起圖案化及/或蝕刻以 形成頂部導體2〇8。 來形成頂部導體2 〇 8 於某些實施例中，可使用一鑲嵌製程 ’如下文參照圖4A-4D所闡述。 139747.doc -22- 201001770 在頂部導體208形成之後，可將記憶單元2〇〇退火以使二 極體204之沈積半導體材料結晶（及/或以形成矽化物層 310)。於至少一個實施例中，可在一約6〇〇至8〇〇。(： '且更 佳約650與750°C之間的溫度下於氮氣中執行該退火持續約 10秒至約2分鐘。可使用其他退火時間、溫度及/或環境。 如上所述，矽化物層310可在退火期間用作下伏沈積半導 體材料（其形成二極體204)之一「結晶模板」或「晶種」。 藉此提供較低電阻率之二極體材料。 於某些實施例中，CNT播種層314可包含一或多個額外 層。舉例而言，圖3B係圖2A之記憶單元2〇〇之第二實例性 實施例之剖視圊，其中CNT播種層314包含一額外金屬觸 媒層332。將金屬觸媒層332選擇性地沈積於經cMp或回蝕 曝露之CNT播種層314上方。舉例而言，於某些實施例 中，可藉由無電沈積、電鍍或類似方法在一經表面粗链化 之氮化鈦或氮化鉅CNT播種層314上方選擇性地形成— 鎳、銘、鐵等金屬觸媒層332。隨後在塗佈有金屬觸媒之 CNT播種層314上方形成CNT材料324。於某些實施例中， 使用金属觸媒層332可消除在咖形成期間對—觸媒前驅 物之需要。實例性金屬觸媒層厚度介於自約丨至]^埃之範 圍内’但可使用其他厚度。可在具有或不具有金屬硬遮罩 層316及3 18之情形下使用此一實施例。亦可藉由無電沈 積、電鍍或類似方法在一未經表面粗糙化或光滑之氮化 欽氮化组或類似層上方形成—鎳、#、鐵或類似金屬觸 媒層。 139747.doc -23- 201001770 於另一實施例中，僅金屬觸媒層332可用於CNT播種。 舉例而言，圖3C係圖2A之記憶單元200之第三實例性實施 例之剖視圖。圖3C之記憶單元200類似於圖3B之記憶單元 200，但不包含經表面粗糙化之CNT播種層314。於圖3C中 所示之實施例中，在柱結構320形成之前不將CNT播種層 3 1 4沈積於導電層3 1 8上方。在形成柱結構320之後，將介 電材料322沈積於柱結構320頂部上及周圍，並將其平坦化 以曝露導電層3 1 8之頂部。隨後選擇性地將一金屬觸媒層 332(例如鎳、鈷、鐵等等）沈積於已曝露導電層318上，並 在金屬觸媒層332上方形成CNT材料324。一般而言，可在 具有或不具有金屬硬遮罩層3 16及3 18之情形下使用此—實 施例。 於另一替代實施例中，一非金屬Si/Ge層可用於CNt播 種。舉例而言，圖3D係圖2A之記憶單元200之第四實例性 實施例之剖視圖。圖3D之記憶單元2〇〇類似於圖3 a之記憶 單元2〇0 ’但包含一非金屬Si/Ge CNT播種層Mr。使用一 非金屬Si/Ge晶種具有以下優點：不像以鐵為主之金屬cnt 晶種材料，矽及鍺材料與習用半導體製造設施材料相容。 可在矽化物形成金屬層312上方形成Si/Ge CNT播種層 3 14'。於此等實施例中，可在二極體2〇4形成期間圖案化 及蝕刻CNT播種層314,及矽化物形成金屬層312，如下文參 妝圖4A-4D所闡述。一氧化物層（未顯示）或以/(^ 播種 層314'可用作一用於圖案化轉移之硬遮罩。於其他實施例 中，可在CNT播種層314'及電阻開關元件2〇2形成之前在矽 139747.doc •24· 201001770 化物形成金屬層312上方形成一金屬硬遮罩。舉例而言， 可在石夕化物形成金屬層312上方形成一障壁層316及/或一 導電層318。隨後可在導電層318上方形成cNT播種層 314，。障壁層316可包含氮化鈦、氮化钽、氮化鎢等等， 且導電層318可包含鎢或另一適合金屬層。 如下文將進一步闡述，障壁層316及/或導電層318以及 CNT播種層314'可在二極體2〇4形成期間用作一硬遮罩且可 減輕在頂部導體208形成期間可能發生之任一過蝕刻（如先 前併入之’936申請案中所闡述）。舉例而言，CNT播種層 314'、障壁層316及導電層318可經圖案化及蝕刻，且隨後 在触刻一極體204期間用作一遮罩。姓刻CNT播種層3 14,、 導電層318、障壁層316、矽化物形成金屬層312、二極體 2〇4(P+多晶石夕層306、本徵層3〇4、n+多晶矽層搬）及障壁 層308即形成一柱結構32〇。將介電材料322沈積於柱結構 320頂部上及周圍以使柱結構32〇與製造於一包含記憶單元 2〇〇之記憶體層級上之其他記憶單元（未顯示）之其他類似柱 結構隔離。隨後執行一 CMP或電介質回蝕步驟以平坦化介 電材料322並自CNT播種層314，頂部移除該介電材料。 用於一記憶單元之實例性製造製程 圖4 A - D圖解闡釋在製造根據本發明之一第一記憶體層 級期間之-基板400之一部分之剖視圖。如下文將闡述， s亥第一記憶體層級包含複數個記憶單元，每—記憶單元包 含一藉由在一基板上面選擇性地製造CN1^#料而形成之可 逆電阻開關元件。可在該第一記憶體層級上面製造額外記 139747.doc -25- 201001770 憶體層級（如先前參照圖2C_2D所闡述）。 參照圖4A，圖中將基板4〇〇顯示為已經歷數個處理步 驟。基板400可係任一適合基板，例如一矽、鍺、矽-鍺、 未摻雜、摻雜、體、絕緣體上矽基板或者具有或不具有額 外電路之其他基板。舉例而言，基板4〇〇可包含一或多個n 井或P井區域（未顯示）。 在基板400上面形成隔離層4〇2。於某些實施例中，隔離 層402可係-二氧化石夕、氮化石夕、氧氣化石夕層或任一其他 適合絕緣層。 在隔離層402形成之後，在隔離層4〇2上方形成一黏合層 4〇4(例如，藉由物理氣相沈積或另一方法）。舉例而言，黏 合層404可係約20至約5〇〇埃、且較佳約1〇〇埃之氮化鈦或 另一適合黏合層，例如氮化钽、氮化鎢、一或多個黏合層 之組合或類似層。可採用其他黏合層材料及/或厚度。於 某些實施例中’黏合層404可係可選的。 在黏合層404形成之後，將一導電層4〇6沈積於黏合層 404上方。導電層4〇6可包含任一適合導電材料例如鎢或 另一適當金屬、重摻雜半導體材料、一導電矽化物、一導 電矽化物-鍺化物、一導電鍺化物或藉由任一適合方法（例 如，CVD、物理氣相沈積（「pVD」）等等）沈積之類似材 料。於至少一個實施例中，導電層4〇6可包括約2〇〇至約 2500埃之鎢。可使用其他導電層材料及/或厚度。 在導電層406形成之後，圖案化及蝕刻黏合層4〇4及導電 層4〇6。舉例而言，可藉助一軟或硬遮罩使用習用微影技 139747.doc •16· 201001770 術及濕式或幹式蝕刻處理來圖案化及蝕刻黏合層404及導 電層406。於至少一個實施例中，黏合層404及導電層406 經圖案化及姓刻以形成大致平行、大致共面導體4〇8(如圖 4A中所示）。導體4〇8之實例性寬度及/或導體4〇8之間的間 距介於自約200至約2500埃之範圍内，但可使用其他導體 寬度及/或間距。 在已形成導體408之後’在基板400上方形成一介電層 410以填充導體408之間的空洞。舉例而言，可將約3〇〇〇_ 70 00埃之二氧化矽沈積於基板4〇〇上並使用化學機械研磨 或一回姓製程將其平坦化以形成一平面表面412。平面表 面412包含由介電材料分離之導體4〇8之已曝露頂表面（如 圖所示）。可使用其他介電材料（例如氮化石夕、氧氮化矽、 低K電介質等等）及/或其他介電層厚度。實例性低κ電介質 包含摻碳氧化物、矽碳層或類似層。 於本發明之其他實施例中，可使用一鑲嵌製程來形成導 體408，於該鑲嵌製程中，形成、圖案化及蝕刻介電層41〇 以形成導體408之開口或空洞。可用黏合層4〇4及導電層 406(及/或一導電晶種、導電填料及/或障壁層（若需要》來 填充該等開口或空洞。隨後可平坦化黏合層4〇4及導電層 406以形成平面表面412。於此一實施例中，黏合層4叫將 給每一開口或空洞之底部或側壁加襯。 在平坦化之後，形成每一記憶單元之二極體結構。參照 圖4B，在基板400之經平坦化頂表面412上方形成一障壁層 414。障壁層414可係約2〇至約5〇〇埃、且較佳約ι〇〇埃之氮 139747.doc -27- 201001770 ==適合障壁層’例如氮化组、氮化鶴、一個或多 知合、組合其他層之障壁層(例如鈦/氮化鈦、 層材料及化料4或11似堆疊）。可㈣其他障壁 元之：tP早壁層414之後’開始沈積用以形成每-記憶單 204)二體之半導體材料(例如’圖2A·3中之二極體 母—二極體可係如先前所述 極體。於某些實 — 芏直P-n或P+n二 (例如多、 ，母-二極體由-多晶半導體材料 夕日曰、-客曰尤_±1人入 材料形成。為晶錯）或任一其他適合 之开^ 方便起見，本文中闡述-多晶碎下指二極體 =成。應理解，可使用其他材料及/或：極體組態。 ⑽Γ4Β ’在障壁層414形成之後，將一重摻雜η增層 416沈積於障壁 沈積時處於•非θ日狀離中〜貝施例中’ η+石夕層416在 太沐 非日日狀態中。於其他實施例中，η +矽層416 在沈積時處於—多曰 來沈積η博層41/Β於;:採用CVD或另—適合製程 ;v 個貫施例中，n+矽層41 6可由 (舉例而言）具有—幼2丨_3 ’’、、 cm之摻雜濃度之約1 〇〇至約1 〇〇〇 、$佳約100埃之摻磷或坤之石夕形成。可使用其他層厚 雜«及/或摻雜濃度。可對n+石夕層416進行原位換 笪’藉由在沈積期間流入一施主氣體。可使用 其他摻雜方法（例如，植入）。 ^纟層416之後’在n+石夕層416上方形成一輕摻 徵^徵及/或非故意摻雜石夕層418。於某些實施例中，本 '曰418在沈積時處於—非晶狀態中。於其他實施例 139747.doc -28- 201001770 中，本徵矽層418在沈積時處於一多晶狀態中。可採用 C VD或另一適合沈積方法來沈積本徵矽層418。於至少一 個實施例中’本徵矽層418之厚度可係約500至約4800埃、 較佳約2500埃。可使用其他本徵層厚度。 可在沈積本徵;ε夕層4 18之前於n+石夕層416上形成一薄（例 如’數百埃或更少）鍺及/或矽-鍺合金層（未顯示）以防止及/ 或減少掺雜劑自n+石夕層41 6遷移至本徵石夕層41 8中（如先前 併入之'331申請案中所闡述）。 藉由離子植入來沈積重摻雜P型矽並對其進行摻雜或在 沈積期間對其進行原位摻雜以形成一 p+矽層42〇。舉例而 言，可採用一毯覆p+植入將硼植入本徵矽層418内達一預 定深度。實例性可植入分子離子包含BF2、bf3、B等等。 於某些實施例中，可採用一約i〇ns/cm2之植入劑 里。可使用其他植入物種及/或劑量。此外，於某些實施 例中，可採用一擴散製程。於至少一個實施例中，所產生 之P+矽層420具有一約100_700埃之厚度，但可使用其他p+ 矽層尺寸。 在p+矽層420形成之後，將一矽化物形成金屬層422沈積 於P+矽層420上方。實例性矽化物形成金屬包含濺鍍或以 /、他方式沈積之鈦或姑。於某些實施例中，石夕化物形成金 屬層422具有一約1〇至約2〇〇埃、較佳約2〇至約5〇埃且更佳 約20埃之厚度。可使用其他矽化物形成金屬層材料及/或 厚度。 將一障壁層424沈積於矽化物形成金屬層422上方。障壁 139747.doc -29- 201001770 層424可係約2〇至約500埃、 一適合障壁層，例如氮化鈕 組合、組合其他層之障壁層 鎢/氮化鎢堆疊或類似堆疊） 厚度。 且較佳約1 〇〇埃之氮化鈦或另 、氮化鶴、一或多個障壁層之 (例如鈦/氮化鈦、组/氮化组或 。可採用其他障壁層材料及/或 在障壁層424形成之後，在障壁層424上方形成一導電層 426。導電層426可係約5G至約胸埃、且較佳約500埃之 導電材料，例如鎢或另一適合金屬。 在導電層426形成之後，在導電層似上方形成一 cnt播 種層427。於某些實施例中，CNT播種層俗可係則嶋至 約5000埃之氮化鈦或氮化鈕，但可使用其他厚度。 於替代實施例中，CNT播種層427可係約}至約5〇〇埃之 Sl/Ge，但可使用其他厚度。可藉由CVD、PECVD或其他 類似處理技術在導電層426上形成該以/(^層。另一選擇 係，可在導電層426上方形成一矽晶種層，且可選擇性地 使鍺奈米島生長至該矽晶種層上，例如藉由CVD。可在約 500 C及100 mT下藉助GeH4使用低壓CVD技術來執行選擇 性鍺沈積。對於任一方法而言，可使用一具有約3χ1〇16 cm·2之劑量及約30 KeV之能量之碳植入。在植入之後，可 用一約30°/。之H2〇2溶液處理表面’該溶液使Ge〇或Si〇生長 約5埃至約19埃。可使用任何其他適合si/Ge層形成技術及/ 或處理條件。 隨後將障壁層414、矽區域416、41 8及420、矽化物形成 金屬層422、障壁層424、導電層426以及CNT播種層427圖 139747.doc -30· 201001770 案化及蝕刻成柱428。舉例而言’首先，蝕刻CNT播種層 427、導電層426及障壁層424。繼續該蝕刻以蝕刻矽化物 形成金屬層422、矽區域42〇、418及416以及障壁層414。 CNT播種層427、導電層㈣及障壁層414在石夕钱刻期間用 乍更坫罩。一硬遮罩係一經蝕刻層，其用於圖案化一下 伏層之蝕刻，若已消耗完存在於CNT播種層427上之所有 光阻劑，則該硬遮罩可替代其提供圖案。以此方式，在一 單個光微影步驟中形成柱428。可採用習用微影技術及渴 式或幹式蝕刻處理來形成柱428。每一柱包含—p-i—n下 指二極體43〇。可以類似方式形成上指p小η二極體。 在已形成柱428之後，將一介電層432沈積於柱428上方 以填充柱428之間的空洞。舉例而言，可沈積約2〇〇_7〇〇〇 埃之二氧化矽並使用化學機械研磨或一回蝕製程將其平坦 化以形成一平面表面434。+面表面434包含由介電材料 432分離之柱428之已曝露頂表面（如圖所示可使用其他 介電材料（例如氮化矽、氧氮化矽、低κ電介質等等）及/或 其他介電層厚度。實例性低Κ電介質包含摻碳氧化物、矽 碳層或類似層。可使用CMP來曝露CNT播種層427。若 CNT播種層427係一 Si/Ge晶種層，則在研磨之後，該 層可係自約100埃至約400埃厚、更一般而言自】埃至約5〇〇 埃厚，且係由自約60%至約80%之Si、更一般而言自約4〇% 至約95%之Si及自約20%至約4〇%之^、更—般而言自約 5%至約60%之Ge組成。於至少一個實施例中，在研磨之 後，si/GeCNT播種層427係約5〇1^厚，且係由約7〇%之以 139747.doc -31 - 201001770 及3 0 %之G e組成。 在平面表面434形成之後，在每一柱428之CNT播種層 427上選擇性地形成CNT材料43 6(圖4C)。若CNT播種層427 係氮化鈦、氮化钽或一類似材料，則可粗糙化CNT播種層 427之表面以允許直接在CNT播種層427上形成CNT。參 見，例如，上文所參考之Smith論文及Rao論文。於一或多 個實施例中，可將CNT播種層427粗糙化為具有一至少約 850至4000埃、且更佳至少約4000埃之算術平均表面粗糙 度Ra。可採用其他表面粗糙度。 於某些實施例中，可在CNT材料436形成之前選擇性地 將一額外金屬觸媒/播種層（未顯示）（例如鎳、鈷、鐵等等） 沈積於一經表面粗糙化之CNT播種層427上方以在CNT形 成期間提供一金屬觸媒之益處（如先前參照圖3B所闡述）。 於其他實施例中，一金屬觸媒層可不與一下伏經表面粗糙 化之播種層一起使用（如先前參照圖3C所闡述）。 於任一情形中，執行一 CNT製造製程以使CNT材料436 選擇性地生長及/或沈積於每一柱428上。CNT材料436用作 可逆電阻開關元件202。可使用任一適合方法在每一柱428 上形成CNT材料436。舉例而言，可採用化學氣相沈積 (CVD)、電漿增強CVD、雷射蒸發、電弧放電或類似方 法。 於一個實例性實施例中，可在一約675至700°C之溫度 下，於以一約100 seem之流率之二甲苯、氬氣、氫氣、及/ 或二茂鐵中持續約30分鐘，藉由CVD在一TiN播種層上形 139747.doc -32- 201001770 成CNT。可使用其他溫度、氣體、流率及/或生長時間。 於另一實例性實施例中，可在一約650。(：之溫度下，於 在一約5.5托之壓力下之約20%之乙烯及80%之氬氣中持續 約20分鐘，藉由CVD在一鎳觸媒層上形成CNT。可使用其 他溫度、氣體、比率、壓力及/或生長時間。 於又一實施例中’可在一約600至90CTC之溫度下，於使 用一約100-200瓦特之RF功率之用約80%之氬氣、氫氣及/ 或氨氣稀釋之約20%之甲烷、乙烯、乙炔或另一烴中持續 約8-30分鐘，使用電漿增強CVD在一金屬觸媒層（例如鎳、 钻、鐵等等）上形成CNT。可使用其他溫度、氣體、比 率、功率及/或生長時間。 於尚一實施例中，可在一約85(TC之溫度下，於用^氣 體稀釋之甲烧中持續約1〇分鐘，藉由CVD在一Si/Ge層上 形成CNT。可使用其他溫度、氣體及/或生長時間，且可使 用任何其他適合CNT形成技術及/或處理條件。 如上所述，CNT材料436僅形成於每一柱428之CNT播種 層427上方。於某些實施例中，CNT材料436可具有一約1 奈米至約1微米（且甚至數十微米）、且更佳約1〇至約2〇奈米 之厚度，但可使用其他CNT材料厚度。CNT材料436中個 別管之密度可係（舉例而言）約6.6xl〇3至約ιχ1〇6 CNTs/micron2、且更佳至少約 6_6xl〇4 cNTs/micron2，但可 使用其他密度。舉例而言，假設柱428具有一約45奈米之 寬度，則於某些實施例中，優選之情形係形成於每一柱 428上之CNT材料436中具有至少約10個CNT、且更佳至少 139747.doc •33· 201001770 約100個CNT(但可採用更少CNT(例如1、2、3、4、5個等 專）或更多CNT(例如1 〇〇個以上））。 在於每一柱428上形成CNT材料/可逆電阻開關元件们6 之後，將介電材料437沈積於CNT材料436頂部上及周圍以 使毗鄰CNT材料區域彼此隔離。隨後執行一 cMp或電介質 回钮步驟以平坦化介電材料437並自cnt材料區域頂部 移除該介電材料。舉例而言，可使用化學機械研磨或一回 触製程來沈積及平坦化約跡7〇〇〇埃、且於某些實施例中 一微米或更多之二氧化^若已將該等咖曝露至空氣中 達顯著之時間量，則在電介質沈積之前進行一脫水退火可 改良該電介質與該CNT之間的黏合。可使㈣他介㈣料 (例如氮化石夕、氧氮切、低K電介質等等）及/或其他介電 層厚度。實例性低K電介質包含摻碳氧化物、石夕碳層或類 似層。 /參照圖4D’在平坦化介電材料437之後，可以一類似於 形成底組導體彻之方式在柱428上面形成—第二組導體 438。舉例而言，如圖4D中所示’於某些實施例中，可在 沈積-用以形成上部、第二組導體似之導電層442之前將 ^或多個障壁層及/或黏合層彻沈積於可逆電阻開關元 件43 6上方。 導:層442可由任_適合導電材料（例如鹤、另一適合金 :二摻雜半導體材料、—輪化物、—化物_ 錯化物、一導電錯化物或藉由任-適合方法(例如， Cvd、pvd專等）沈積之類似材料）形成。可使用其他導電 139747.doc •34· 201001770 層材料。障壁層及/或黏合層440可包含氮化鈦或另一適合 層’例如氮化鈕、氮化鎢、一或多個層之組合、或任何其 他適合材料。可圖案化及蝕刻沈積之導電層442以及障壁 及/或黏合層44〇以形成第二組導體438。於至少一個實施 例中，上部導體43g係沿一不同於下部導體4〇8之方向延伸 的大致平行、大致共面導體。
於本發明之其他實施例中，可使用一鑲嵌製程來形成上 部導體438，於該鑲嵌製程中，形成、圖案化及蝕刻—介 電層以形成導體438之開口或空洞。如，936申請案中所闡 述’導電層426及障壁層424可在形成上部導體438之開口 或空洞期間減輕過钱刻此一介電層之影響，從而防止二極 體430意外短接。 可用黏合層440及導電層料2(及/或一導電晶種、導電填 料及/或障壁層（若需要））來填充該等開口或空洞。隨後可 平坦化黏合層440及導電層442以形成一平面表面。 在上部導體438形成之後，可將所產生之結構退火以使 二極體430之沈積半導體材料結晶（及/或藉由矽化物形成金 屬層422與P+區域420之反應而形成矽化物區域）。於至少 一個實施例中，可在一約600至8〇〇。〇：、且更佳約65〇與 750°C之間的溫度下於氮氣中執行該退火持續約丨q秒至約2 分鐘。可使用其他退火時間、溫度及/或環境。因每_、石夕 化物形成金屬層區域422與P+區域42〇反應而形成之矽化物 區域可在退火期間用作下伏沈積半導體材料（其 體430)之「結晶模板」或「晶種」（例如，將任— 形成二極 非晶半導 139747.doc 201001770 體材料改變至多晶半導體材料及/或改良二極體43 0之整體 晶體特性）。藉此提供更低電阻率之二極體材料。 替代實例性記憶單元 圖5係一根據本發明所提供之一實例性記憶單元5〇〇之剖 視圖。s己憶單元5〇〇包含一薄膜電晶體（「TFT」），例如— 薄膜金屬氧化物半導體場效應電晶體（「m〇sfet」， 其耦合至一形成於一基板5〇5上面之可逆電阻開關元件 504。舉例而言，M〇SFET 5〇2可係形成於任一適合基板上 之一 π通道或一p通道薄膜]^〇81^丁。於所示實施例中― 絕緣區域506(例如二氧化矽、氮化矽、氧氮化矽等等）形成 於基板505上面而一沈積之半導體區域5〇7(例如沈積之 石夕、鍺、矽-鍺等等）形成於絕緣區域5〇6上面。薄膜 MOSFET 502形成於沈積之半導體區域5〇7内且藉由絕緣區 域506而與基板505絕緣。 MOSFET 502包含源極/沒極區域5〇8、5 1 0及通道區域 5 12以及閘極介電層5 14、閘電極5 1 6與間隔件5〗8a_b。於 至少一個實施例中，源極/汲極區域508、5 10可係摻雜口型 且通道區域5 1 2可係摻雜n型，而於其他實施例中，源極/ 汲極區域508、5 10可係摻雜η型且通道區域512可係換雜ρ 型。任一其他MOSFET組態或任一適合製造技術可用於 MOSFET 502。於某些實施例中，可藉由使用_ STi、 LOCOS或其他類似製程而形成之隔離區域（未顯示）電隔離 MOSFET 502。另一選擇係’可與形成於基板5〇5上之其他 電晶體（未顯示）共享MOSFET 502之閘極、源極及/或、及極 139747.doc -36 - 201001770 區域。 可逆電阻開關元件504包含一形成於一導電插塞526上方 之可逆電阻率開關CNT材料522。於至少一個實施例中， 使用先前參照圖1-4D之實施例所闡述之選擇性形成製程來 形成可逆電阻率開關CNT材料522。舉例而言，可在導電 插塞526上方形成一 CNT播種層524(例如氮化鈦或氮化钽） 及/或一金屬觸媒（例如鎳、鈷、鐵等等），或可在導電插塞 526上方形成一 Si/Ge層。隨後如先前所闡述在CNT播種層 5 24上方選擇性地形成CNT材料522。 如圖5中所示，可逆電阻開關元件504藉由一第一導電插 塞526而耦合至MOSFET 5 02之源極/汲極區域510且藉由一 第二導電插塞530而耦合至一第一金屬層級（「Ml」）線 528(其延伸穿過一介電層532)。同樣，一第三導電插塞534 將MOSFET 502之源極/汲極區域508耦合至一Ml線536。該 等導電插塞及/或線可由任一適合材料（具有或不具有障壁 層）（例如鎢、另一金屬、重摻雜半導體材料、一導電矽化 物、一導電矽化物-鍺化物、一導電鍺化物或類似材料）形 成。應注意，當MOSFET 502係一 η通道裝置時，區域508 用作汲極而區域510用作MOSFET 502之源極；且當 MOSFET 502係一 p通道裝置時，區域508用作源極而區域 5 10用作MOSFET 502之汲極。介電層532可包含任一適合 電介質，例如二氧化矽、氮化矽、氧氮化矽、低K電介質 等等。 於記憶單元500中，薄膜MOSFET 502以一與用於圖2A- 139747.doc -37- 201001770 4D之記憶單元中之二極體之方式類似之方式作為—弓丨導元 件運作’ &而選擇性地限制跨越可逆電阻開關元件清斤 施加之電壓及/或流經可逆電阻開關元件5〇4之電流。 可將此整合方案擴展為選擇十生土也生長與一丁串聯之若 干垂直定向CNT膜作為引導元件’來替代垂直柱二極體。 該TFT引導元件可係平面的或垂直的。 上文說明僅揭示本發明之實例性實施例。熟習此項技術 者將易於明瞭歸屬&本發明範疇内之對以上所揭示設備及 方法之修改。 因此，雖然本文已結合本發明之實例性實施例來揭示本 心月但應理解，其他實施例可歸屬於由以下申請專利範 圍界定之本發明精神及範疇内。 【圖式簡單說明】 依據結合以下圖式考量之以上詳細說明，可更清楚地理 解本务明之特徵’所有圖式中相同之參考編號表示相同之 元件，且圖式中： 圖Η系一根據本發明所提供之一實例性記憶單元之示意 性圖解； 圖2Α係一根據本發明所提供之一記憶單元之一第一實施 例之簡化透視圖； 圖2 Β係一由複數個圖2 Α之記憶單元形成之一第一記憶 體層級之一部分之簡化透視圖； 圖2C係根據本發明所提供之一第一實例性三維記憶體 陣列之一部分之簡化透視圖； 139747.doc -38- 201001770 圖2D係一根據本發明所提供之一第二實例性三維記憶體 陣列之一部分之簡化透視圖； 圖3A係一圖2A之記憶單元之一第一實例性實施例之剖 視圖； 圖3B係一圖2A之記憶單元之一第二實例性實施例之剖 視圖； 圖3C係一圖2A之記憶單元之一第三實例性實施例之剖 視圖； 圖3D係一圖2A之記憶單元之一第四實例性實施例之剖 視圖， 圖4A-D圖解闡釋在製造根據本發明之一單個記憶體層 級期間之一基板之一部分之剖視圖；及 圖5係一根據本發明所提供之一第一替代記憶單元之剖 視圖。 【主要元件符號說明】 100 記憶單元 102 可逆電阻開關元件 104 引導元件 200 記憶單元 202 可逆電阻開關元件 204 二極體 206 第一導體 208 第二導體 210 障壁層 139747.doc -39- 201001770 212 導電層 214 CNT播種層 216 額外障壁層 218 第一記憶體層級 220 單片三維陣列 222 第一記憶體層級 224 第二記憶體層級 302 重摻雜n+多晶矽區域 304 輕摻雜或本徵（非故意摻雜）多 306 重換雜P +多晶碎區域 308 障壁層 310 石夕化物層 312 矽化物形成金屬層 314 CNT播種層 316 障壁層 318 導電層 320 柱結構 322 介電材料 324 CNT材料 326 介電材料 328 障壁層及/或黏合層 330 導電層 332 額外金屬觸媒層 314' 非金屬Si/Ge CNT播種層 139747.doc -40- 晶梦區域 201001770 f 400 基板 402 隔離層 404 黏合層 406 導電層 408 導體 410 介電層 412 平面表面 414 障壁層 416 重摻雜n+矽層 418 輕摻雜、本徵及, 420 p +石夕層 422 石夕化物形成金屬 424 障壁層 426 導電層 427 CNT播種層 428 柱 430 p-i-n下指二極體 432 介電層 434 平面表面 436 CNT材料 437 介電材料 438 第二組導體 440 障壁及/或黏合層 442 導電層 139747.doc -41 201001770 500 502 504 505 506 507 508 510 512 514 516 5 18a 518b 522 524 526 528 530 532 534 536 記憶單元 薄膜金屬氧化物半導體場效應電晶體（MOSFET) 可逆電阻開關元件 基板 絕緣區域 沈積之半導體區域 源極區域 >及極區域 通道區域 通道區域 閘電極 間隔件 間隔件 可逆電阻率開關CNT材料 CNT播種層 第一導電插塞 第一金屬層級（Ml)線 第二導電插塞 介電層 第三導電插塞 Ml線 139747.doc -42-

Claims (1)

  1. 201001770 七、申請專利範圍： 1 · 一種製造一記憶單元之方法，該方法包括： 在一基板上面製造一引導元件；及 藉由以下步驟製造一耦合至該引導元件之可逆電阻開 關元件： 藉由將一石夕-錯層沈積於該基板上面以製造一碳奈米 管（CNT)播種層； 圖案化及蝕刻該CNT播種層；及 在該CNT播種層上選擇性地製造CNT材料。 2.如請求項1之方法，其中該矽-鍺層具有一在約1埃與約 500埃之間的厚度。 3·如請求項i之方法，其中該矽_鍺層具有一在約ι〇〇埃與約 400埃之間的厚度。 4 ·如叫求項1之方法，其中該矽-鍺層具有一約5 〇埃之厚 度。 5 _如μ求項i之方法，其中該矽-鍺層包括自約4〇%至約％% 之石夕及自約60%至約5%之鍺。
    如叫求項1之方法’其中該矽-鍺層包括自約6〇%至約80〇/〇 之石夕及自約40%至約20%之鍺。 如叫求項1之方法’其中該矽-鍺層包括約7〇%之矽及約 30%之鍺。 8’如％求項1之方法，其中圖案化及蝕刻該CNT播種層包含 圖案化及蝕刻該引導元件。 如叫求項1之方法，其中在該CNT播種層上選擇性地製造 139747.doc 201001770 CNT材料包含使用化學氣相沈積法將cnt材料沈積於该 CNT播種層上。 ίο. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 如#求項1之方法，其進一步包括在該CNT材料中形成芗 干缺陷以調整該CNT材料之開關特性。 如請求項丨之方法，其中在該引導元件上面製造該町逆 電阻開關元件。 士咕求項1之方法，其中製造該引導元件包括製造/ p_n 或Ρ-i-n二極體。 如請求们之方法，其中製造該引導元件包括製造〆爹 晶二極體。 长員1之方去，其中製造該引導元件包括製造〆傘 直多晶二極體。 員1之方去，其中製造該引導元件包括製造〆臭 有一處於低電阻率狀態中之多晶材料之垂直；極 體。 如2求項1之方法，其中製造該引導元件包括製造一薄 膜電晶體。 月长項1之方法，並中贺造兮弓丨道- 域 入 ，、甲衣引Vtc件包括製造〆溥 、孟氧化物半導體場效應電晶體。 、生且、負1之方法，其中選擇性地製造該CNT材料包含製 以请,!\右干CNT之CNT材料，該等咖係大致垂直對準 /夕该CNT材料中之橫向傳導。 :種使用如請求項1之方法形成之記憶單元。 一種使用如請求項8之方法形成之記憶單元。 139747.doc 201001770 21· —種製造一記憶單元之方法，該方法包括： 在一基板上面製造一第一導體； 藉由以下步驟在該第一導體上面製造一可逆電阻開關 元件： 藉由將一矽-鍺層沈積於該第一導體上面以製造—碳 奈米管（CNT)播種層； 圖案化及蝕刻該CNT播種層；及 在§亥CNT播種層上選擇性地製造cnt材料； 在§亥第一導體上面製造一二極體；及 在该二極體及該可逆電阻開關元件上面製造一第二導 體。 22. 如請求項21之方法，其中該矽_鍺層具有一在約i埃與約 5〇〇埃之間的厚度。 23. 如請求項21之方法，其中該矽_鍺層具有一在約1〇〇埃與 約400埃之間的厚度。 24. 如請求項21之方法，其中該矽_鍺層具有一約5〇埃之厚 度。 25 _如叫求項21之方法，其中該矽_鍺層包括自約4〇0/。至約 95%之矽及自約60%至約5%之鍺。 26·如請求項21之方法，其中該矽_鍺層包括自約6〇%至約 80%之矽及自約40%至約20%之鍺。 27. 如請求項21之方法，其中該矽-鍺層包括約7〇%之矽及約 3 0%之錯。 28. 如請求項21之方法，其中圖案化及蝕刻該cnt播種層包 139747.doc 201001770 含圖案化及蚀刻該二極體。 29. 如請求項21之方法，其中在該引導元件上面製造該可逆 電阻開關元件。 30. 如請求項21之方法，：Μ: φ制、生斗 .,. 1 /、〒製造該二極體包括製造一垂直 多晶二極體。 31·如請求項21之方法，其進—步包括製造-與該垂直多晶 二極體之多晶材料接觸之碎化物、秒化物·鍺化物或鍺化 物區域，以使該多晶材料處於—低電阻率狀態中。 32. 如請求項21之方法，其中選擇性地製造該cnt材料包含 製造具有若干CNT之CNT材料，該等CNT係大致垂直對 準以減少該CNT材料中之橫向傳導。 33. —種使用如請求項15之方法形成之記憶單元。 34_ —種使用如請求項18之方法形成之記憶單元。 35. —種製造一記憶單元之方法，該方法包括： 製造一具有一源極區域及一汲極區域之薄膜電晶體； 製造一耦合至該電晶體之該源極區域或該汲極區域之 第一導體； 藉由以下步驟製造一耦合至該第一導體之可逆電阻開 關元件： 藉由將一石夕-鍺層沈積於該第導體上面以製造_碳 奈米管（CNT)播種層； 圖案化及蝕刻該CNT播種層；及 在該CNT播種層上選擇性地製造CNT材料； 在該第一導體上面製造一二極體；及 139747.doc 201001770 在該可逆電阻開關元件上面製造一第二導體。 3 6.如請求項35之方法’其中選擇性地製造該CNT材料包含 製造具有若干CNT之CNT材料，該等CNT係大致垂直對 準以減少該CNT材料中之橫向傳導。 37. —種使用如請求項35之方法形成之記憶單元。 3 8 _ —種記憶單元，其包括： 一引導元件；
    一經圖案化及蝕刻之碳奈米管（CNT)播種層，其包括 矽-鍺；及 一可逆電阻開關元件，其耦合至該引導元件且包含選 擇性地製造於該CNT播種層上之CNT材料。 39. 如請求項38之記憶單元，其中該引導元件包括一 p_n或p_ i-n二極體。 40. 如請求項39之記憶單元，其中該二極體包括一垂直多晶 二極體。 &如請求項4〇之記憶單元，其中該垂直多晶二極體包含處 於-低電阻率狀態中之多晶材料。 42·如請求項38之記憶單元，其中該引導元件包括一 晶體。 、 该：4膜電晶體包括一金屬 該CNT播種層與該引導元 43. 如請求項38之記憶單元，其中 氧化物半導體場效應電晶體。 44. 如請求項刊之記憶單元，其中 # —起被圖案化及蝕刻。 4 5.如請求 項38之記憶單元 其中該CNT材料包含調整該 139747.doc 201001770 CNT材料之開關特性之若干缺陷。 46. 如請求項38之記憶單元，其中該cnt播種層具有一在約1 埃與約500埃之間的厚度。 47. 如請求項38之記憶單元，其中該cnt播種層具有一在約 100埃與約4〇〇埃之間的厚度。 48. 如請求項38之記憶單元，其中該cnt播種層具有一約50 埃之厚度。 49. 如請求項38之記憶單元，其中該cnt播種層包括自約 40%至約95%之矽及自約60%至約5%之鍺。 50. 如請求項38之記憶單元，其中該CNT播種層包括自約 6〇0/❶至約80%之矽及自約40%至約20%之鍺。 51. 如請求項38之記憶單元’其中該cnt播種層包括約70% 之石夕及約30%之鍺。 52. —種記憶單元，其包括： 一第一導體； 一第二導體，其形成於該第一導體上面； 一二極體，其形成於該第一與第二導體之間；及 一碳奈米管（CNT)播種層，其包括在該第—與第二導 體之間的矽-鍺；及 可逆電阻開關元件’其包含選擇性地製造於該CNT 播種層上之CNT材料。 53·如請求項52之記憶單元，其中該二極體包括—垂直多晶 二極體。 如請求項53之記憶單元，其中該可逆電阻開關元件位於 139747.doc 201001770 §玄垂直多晶二極體上面。 55.如請求項53之記憶單元， 再進一步包括一與該垂直多晶 二極體之多晶材料接觸之 之夕化物、矽化物-鍺化物或鍺化 物區域，以使該多晶好枓南 衬枓處於一低電阻率狀態中。 56_如請求項52之記憶單元， 平疋其中該CNT播種層具有一在約1 埃與約500埃之間的厚度。 A如請求項52之記憶單元，其中該cnt播種層具有一在約 100埃與約400埃之間的厚度。
    58.如„月求項52之記憶單元，其中該播種層具有一約咒 埃之厚度。 59. 如印求項52之記憶單元，其中該cnt播種層包括自約 40/。至約95%之矽及自約6〇%至約5%之鍺。 60. 如凊求項52之記憶單元，其中該cNT播種層包括自約 60%至約8〇%之矽及自約4〇%至約2〇%之鍺。 61. 如清求項52之記憶單元，其中該cnt播種層包括約70〇/〇 之石夕及約30%之錯。 62. —種記憶單元，其包括： 一薄膜電晶體，其具有一源極區域及一汲極區域； 一第一導體，其耦合至該源極區域或該汲極區域； 一碳奈米管（CNT)播種層，其包括製造於該第一導體 上面之矽-鍺； 一可逆電阻開關元件，其包含選擇性地製造於該CNT 播種層上之CNT材料；及 一第二導體，其形成於該玎逆電阻開關元件上面。 139747.doc 201001770 η通 63.如請求項62之記憶單元，其中該薄膜電晶體包括 道或一 p通道金屬氧化物半導體場效應電晶體。 139747.doc
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