KR100992296B1 - 어레이 배열로 수직 탄소 나노튜브 전계 효과 트랜지스터를 제조하는 방법 및 이에 의해 형성된 전계 효과 트랜지스터와 어레이 - Google Patents

어레이 배열로 수직 탄소 나노튜브 전계 효과 트랜지스터를 제조하는 방법 및 이에 의해 형성된 전계 효과 트랜지스터와 어레이 Download PDF

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Abstract

탄소 나노튜브 전계 효과 트랜지스터, 탄소 나노튜브 전계 효과 트랜지스터의 어레이 및 소자 구조물을 형성하기 위한 방법 및 이 방법으로 형성된 소자 구조물의 어레이가 개시된다. 본 방법은 게이트 전극 층 및 각각 소스/드레인 접촉부와 각각 전기적으로 결합된 촉매 패드를 포함하는 증착 구조물을 형성하는 단계를 포함한다. 게이트 전극층은 다수의 게이트 전극으로 분할되고 적어도 하나의 반전도성 탄소 나노튜브는 촉매 패드 각각에서 화학 증착 프로세스로 합성된다. 완성된 소자 구조물은 게이트 유전체로 피복된 측벽을 갖는 게이트 전극 및 게이트 전극의 측벽에 인접하는 적어도 하나의 반전도성 탄소 나노튜브를 포함한다. 소스/드레인 접촉부는 소자 구조물을 완성하기 위해 반전도성 탄소 나노튜브의 대향 단부와 전기적으로 결합된다. 다수의 소자 구조물은 메모리 회로로서 또는 로직 회로서 구성될 수 있다.
유전체, 게이트 전극, 탄소 나노튜브, 촉매 패드, 전계 효과 트랜지스터, 증착 구조

Description

어레이 배열로 수직 탄소 나노튜브 전계 효과 트랜지스터를 제조하는 방법 및 이에 의해 형성된 전계 효과 트랜지스터와 어레이{METHOD OF FABRICATING VERTICAL CARBON NANOTUBE FIELD EFFECT TRANSISTORS FOR ARRANGEMENT IN ARRAYS AND FIELD EFFECT TRANSISTROS AND ARRAYS FORMED THEREBY}
본 발명은 반도체 소자 제조에 관한 것으로, 특히 수직 탄소 나노튜브 전계 효과 트랜지스터 및 이의 어레이를 구성하는 방법, 및 이 방법으로 형성된 소자 구조물과 소자 구조물의 어레이에 관한 것이다.
종래의 전계 효과 트랜지스터 (FET)는 기본적인 조립 블럭으로서 집적 회로 (IC) 칩의 진성 회로에 보통 결합된 잘 알려진 종래의 소자이다. FET 크기의 축소 스케일링은 회로 성능을 개선하고 IC 칩 상에의 FET의 패킹의 기능적 능력을 증가시킨다. 그러나, 계속되는 크기의 감소로 종래의 재료와 관련한 크기의 제한 및 리소그래픽 패터닝과 관련한 비용의 문제에 부딪힌다.
탄소 나노튜브는 반전도성성 전자 상태나 전도 전자 상태를 가정할 수 있는 6각형 링의 탄소 원자로 이루어지는 나노 스케일 고 종횡비의 실린더이다. FET 어레이를 형성하는 데에 적합한 탄소 나노튜브를 합성하기 위한 종래의 방법은 화학 증착 (CVD) 프로세스를 이용한다. 더욱 구체적으로, CVD 프로세스는 평면 기판 상에 위치된 촉매 재료로 탄소질 반응물의 유출을 보내고, 이 때 반응물은 탄소 나노튜브를 합성하도록 촉매 작용을 한다. 탄소 나노튜브는 촉매 재료와의 인터페이스에서 활성화된 탄소 원자의 삽입으로 성장하여 길어진다. 다음에 탄소 나노튜브를 획득하여 여러 최종 어플리케이션에서 이용한다.
FET는 반전도성성 탄소 나노튜브를 채널 영역으로 이용하고 기판의 표면에 위치된 금 소스 전극과 금 드레인 전극 사이에 연장된 반전도성성 탄소 나노튜브의 대향 단부에 접촉부를 형성하여 성공적으로 제조된다. 게이트 전극은 탄소 나노튜브 아래에 놓인 기판에서 일반적으로 소스와 드레인 전극 사이에 형성된다. 기판의 산화 표면은 매립 게이트 전극과 탄소 나노튜브 사이에 위치된 게이트 유전체를 형성한다.
나노튜브 FET는 작은 크기의 탄소 나노튜브로 인해 필적할 만한 실리콘 계열의 소자 구조물 보다 상당히 적은 전력을 소모하면서 신뢰성 있게 스위치해야 한다. 이런 FET는 소스와 드레인 전극 간의 정밀한 배치를 위해 원자력 현미경을 이용하여 하나의 반전도성성 탄소 나노튜브를 조작하여 제어되는 실험실 조건하에서 성공적으로 형성된다. 나노튜브 FET는 임의로 분산된 그룹의 반전도성 탄소 나노튜브 중에서 소스와 드레인 전극 간의 하나의 반전도성 탄소 나노튜브의 일치성 배치로 형성된다.
FET의 대규모 어레이는 IC 칩의 제조와 대량 생산시 요구된다. 종래의 탄소 나노튜브의 조작이나 일치성 배치는 대량 제조의 요구를 만족할 수 없다. 불행히도, 탄소 나노튜브가 길어지면서, 촉매 재료로의 CVD 반응물의 유출이 제한되게 되 고, 이는 나노튜브 합성을 느리게 하거나 중지시키기도 한다. 특정 FET 디자인에서, 촉매 재료는 고 종횡비의 개구의 베이스에 위치되며, 이는 반응물 흐름을 더욱 제한시킨다.
제 1 형태에 따르면 수직 측벽 및 수직 측벽을 피복하는 게이트 유전체를 포함하는 게이트 전극; 게이트 전극의 수직 측벽에 인접하는 위치에 대향하는 제 1 및 제 2 단부 사이에 수직으로 연장된 적어도 하나의 반전도성 탄소 나노튜브; 적어도 하나의 반전도성 탄소 나노튜브의 제 1 단부와 전기적으로 결합된 제 1 접촉부; 및 적어도 하나의 반전도성 탄소 나노튜브의 제 2 단부와 전기적으로 결합된 제 2 접촉부를 포함하는 반도체 소자 구조물을 제공하고 있다.
일 실시예에서, 반도체 소자 구조물은 전도성 탄소 나노튜브를 게이트 전극과 전기적으로 결합하는 촉매 패드를 더 포함하고, 촉매 패드는 전도성 탄소 나노튜브의 합성에 참여한다.
일 실시예에서, 적어도 하나의 반전도성 탄소 나노튜브는 단일 벽의 반전도성 탄소 나노튜브이다.
일 실시예에서, 반도체 소자는 게이트 전극의 수직 측벽에 인접한 위치에 수직으로 연장된 복수의 반전도성 탄소 나노튜브를 더 포함한다.
일 실시예에서, 제 1 접촉부는 적어도 하나의 반전도성 탄소 나노튜브를 성장시키는 데에 효과적인 촉매 재료의 특성을 갖는 촉매 패드를 포함한다. 이 실시예에서, 적어도 하나의 반전도성 탄소 나노튜브의 단부는 제조 동안 촉매 패드로부터 제 1 단부로 확산된 전기 전도률 증가 성분과 결합된다.
일 실시예에서, 반도체 소자 구조물은 제 1 접촉부를 게이트 전극과 전기적으로 분리하기 위해서 제 1 접촉부와 게이트 전극 사이에 배치된 절연층을 더 포함한다.
일 실시예에서, 반도체 소자 구조물은 제 2 접촉부를 게이트 전극과 전기적으로 분리하기 위해서 제 2 접촉부와 게이트 전극 사이에 배치된 절연층을 더 포함한다.
일 실시예에서, 반도체 소자 구조물은 제3 접촉부 및 게이트 전극을 제3 접촉부와 전기적으로 결합하는 적어도 하나의 전도성 탄소 나노튜브를 더 포함하다.
일 실시예에서, 제 2 접촉부는 적어도 하나의 반전도성 탄소 나노튜브의 제 2 단부와 전기적으로 결합되는 수직 연장 금속 포스트를 포함한다. 이 실시예에서, 제 2 접촉부는 촉매 패드를 금속 포스트와 결합하기 위해 게이트 전극 아래에 수평으로 연장된 도전층을 포함한다.
일 실시예에서, 제 2 접촉부는 적어도 하나의 반전도성 탄소 나노튜브의 제 2 단부와 전기적으로 결합된 적어도 하나의 수직 연장 전도성 탄소 나노튜브를 포함한다. 이 실시예에서, 제 2 접촉부는 촉매 패드를 적어도 하나의 수직 연장된 전도성 탄소 나노튜브와 결합하기 위해 게이트 전극 아래에 수평으로 연장된 도전층을 포함한다.
바람직하게 게이트 유전체로 피복된 수직 측벽을 갖는 게이트 전극 및 게이트 전극의 수직 측벽에 인접한 위치에서 수직으로 연장된 반전도성 탄소 나노튜브를 포함하는 반도체 소자 구조물이 제공되고 있다. 소스는 반전도성 탄소 나노튜브의 일단과 전기적으로 결합되고 드레인은 반전도성 탄소 나노튜브의 대향 단부와 전기적으로 결합되는 것이 바람직하다.
대량 제조 기술과 호환 가능한 탄소 나노튜브와 결합된 FET의 어레이를 합성하는 방법이 제공되고 있으며 FET 구조물에 일체화된 촉매 제료에서 일어나는 CVD 나노튜브 합성 프로세스는 반응물 유출 금지로 제한되지 않는다.
바람직하게 소자 구조물을 제조하는 방법이 제공되고 있다. 이 방법은 소스 접촉부과 각각 전기적으로 결합되는 복수의 촉매 패드, 게이트 전극층 및 게이트 전극층을 복수의 촉매 패드와 분리하는 절연층을 포함하는 증착 구조물을 형성하는 단계를 포함한다. 이 방법은 또한 인접한 게이트 전극이 반응물 경로로 분리되고 복수의 촉매 패드 각각이 복수의 게이트 전극 중 대응하는 것의 수직 측벽에 인접한 위치에서 반응물 경로에 적어도 부분적으로 노출되는 게이트 전극층의 복수의 게이트 전극을 형성하도록 증착 구조물을 위치 정하는 단계를 더 포함한다. 바람직하게 적어도 하나의 반전도성 탄소 나노튜브는 반응물을 반응 경로를 통해 복수의 촉매 패드 각각에 보내는 것과 관련되는 화학 증착 프로세스로 복수의 촉매 패드 각각에서 합성된다.
제 2 형태에 따르면, 복수의 로우와 복수의 컬럼의 특성을 갖는 어레이에 배열된 제 1 형태의 상호 연결된 복수의 반도체 소자 구조물을 포함하는 회로가 제공되고 있다.
일 실시예에서 복수의 반도체 소자는 메모리 회로로 상호 연결되어 있다.
일 실시예에서, 회로는 어레이의 복수의 로우 중 대응하는 것에 위치된 복수의 반도체 소자 각각의 게이트 전극과 각각 전기적으로 상호 연결된 복수의 워드선; 및 어레이의 복수의 컬럼 중 대응하는 것에 위치된 복수의 반도체 소자 각각의 제 2 접촉부와 각각 전기적으로 상호 연결된 복수의 비트선을 더 포함한다.
일 실시예에서, 복수의 워드선 각각은 복수의 반도체 소자의 게이트 전극을 포함한다.
일 실시예에서 복수의 비트선 각각은 어레이의 복수의 로우 중 대응하는 것에 위치된 복수의 반도체 소자 각각의 제 1 접촉부와 전기적으로 결합한 전도성 스트라이프를 포함한다.
일 실시예에서 회로는 복수의 반도체 소자를 지니며 기판에 수직으로 보이는 표면 영역의 특성을 갖는 기판을 더 포함하고, 복수의 반도체 소자는 표면 영역의 약 20 퍼센트 내지 약 50 퍼센트의 범위인 개방 공간으로 이격된다.
일 실시예에서 복수의 반도체 소자는 로직 회로로 상호 연결된다.
제3 형태에 따르면, 도전층, 도전층과 각각 전기적으로 결합되는 복수의 제 1 촉매 패드, 게이트 전극층 및 게이트 전극층을 복수의 제 1 촉매 패드로부터 분리하는 절연층을 포함하는 증착 구조물을 형성하는 단계; 게이트 전극 층에 복수의 게이트 전극을 형성하도록 증착 구조물을 분할하여 인접한 게이트 전극이 반응물 경로에 의해 분리되고 복수의 제 1 촉매 패드가 복수의 게이트 전극 중 대응하는 것의 수직 측벽에 인접하는 위치에서 반응물 경로에 적어도 부분적으로 노출되어 있는 어레이를 형성하는 단계; 및 반응물을 반응물 경로에 의해 복수의 제 1 촉매 패드 각각으로 보내어 화학 증착 프로세스에 의해 복수의 제 1 촉매 패드 각각에서 적어도 하나의 반전도성 탄소 나노튜브를 반응물로 합성하는 단계를 포함하는, 반도체 소자 구조물의 어레이를 포함하는 회로를 제조하기 위한 방법이 제공되고 있다.
일 실시예에서, 이 방법은 게이트 전극 상에 복수의 제 2 촉매 패드를 형성하는 단계; 복수의 제 2 촉매 패드 각각에서 적어도 하나의 전도 탄소 나노튜브를 합성하는 단계를 더 포함한다.
일 실시예에서, 이 방법은 복수의 제 1 촉매 패드 각각의 활성 영역을 형성하는 단계를 더 포함한다.
일 실시예에서, 활성 영역을 형성하는 단계는 복수의 제 1 촉매 패드 각각의 제 1 부분을 마스크로 피복하는 단계; 및 복수의 제 1 촉매 패드 각각의 제 2 부분을 제 1 부분이 활성 영역을 형성하도록 마스크에 선택적으로 에칭하는 단계를 더 포함한다.
일 실시예에서, 마스크는 에칭 후에 소자 구조물로부터 제거된 임시 스페이서이다.
일 실시예에서, 방법은 복수의 제 1 촉매 패드 중 대응하는 것에 합성된 적어도 하나의 반전도성 탄소 나노튜브의 제 1 단부와 각각 전기적으로 결합된 복수의 제 1 접촉부를 형성하는 단계를 더 포함한다.
일 실시예에서, 어레이는 복수의 로우와 복수의 컬럼으로 배열된 반도체 소자 구조물의 특징을 가지며, 방법은 어레이의 복수의 로우 각각에 위치된 모든 반도체 소자의 제 1 접촉부와 각각 전기적으로 상호 연결하는 복수의 비트선을 형성하도록 도전층을 패터닝하는 단계를 더 포함한다.
일 실시예에서, 어레이는 복수의 로우와 복수의 컬럼으로 배열된 반도체 소자 구조물의 특징을 가지며, 복수의 게이트 전극 각각은 어레이의 복수의 컬럼 중 대응하는 것에 위치된 복수의 반도체 소자에 대한 워드선을 형성한다.
일 실시예에서, 이 방법은 복수의 제 1 촉매 패드 중 대응하는 것에서 합성된 적어도 하나의 반전도성 탄소 나노튜브의 제 2 단부와 각각 전기적으로 결합된 복수의 제 2 접촉부를 형성하는 단계를 더 포함한다.
일 실시예에서, 이 방법은 복수의 게이트 전극, 복수의 제 1 접촉부, 및 복수의 제 2 접촉부를 로직 회로로서 전기적으로 상호 연결하는 단계를 더 포함한다.
일 실시예에서, 이 방법은 복수의 게이트 전극, 복수의 제 1 접촉부, 및 복수의 제 2 접촉부를 메모리 회로로서 전기적으로 상호 연결하는 단계를 더 포함한다.
일 실시예에서, 이 방법은 제 1 복수의 촉매 패드 각각으로부터의 전기 전도률 증가 성분을 적어도 하나의 반전도성 탄소 나노튜브의 인접 단부로 확산하는 단계를 더 포함한다.
일 실시예에서, 반응물을 반응물 경로에 의해 복수의 제 1 촉매 패드 각각으로 보낸 후에 전기적 전도률 증가 성분을 확산하는 단계가 발생한다.
본 발명의 실시예는 오직 예시로만, 첨부한 도면을 참조하여 이하 기술될 것이다.
도 1A는 본 발명의 일 실시예에 따른 기판의 일부의 평면도이다.
도 1B는 본 발명의 일 실시예에 따른 도 1A의 선 1B-1B를 따른 단면도이다.
도 2A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 1A의 기판의 평면도이다.
도 2B는 본 발명의 일 실시예에 따른 도 2A의 선 2B-2B를 따른 단면도이다.
도 3A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 2A와 유사한 평면도이다.
도 3B는 본 발명의 일 실시예에 따른 도 3A의 선 3B-3B를 따른 단면도이다.
도 4A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 3A과 유사한 평면도이다.
도 4B는 본 발명의 일 실시예에 따른 도 4A의 선 4B-4B를 따른 단면도이다.
도 5A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 4A와 유사한 평면도이다.
도 5B는 본 발명의 일 실시예에 따른 도 5A의 선 5B-5B를 따른 단면도이다.
도 6A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 5A와 유사한평면도이다.
도 6B는 본 발명의 일 실시예에 따른 도 6A의 선 6B-6B를 따른 단면도이다.
도 7A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 6A와 유사한 평면도이다.
도 7B는 본 발명의 일 실시예에 따른 도 7A의 선 7B-7B를 따른 단면도이다.
도 8A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 7A와 유사한 평면도이다.
도 8B는 본 발명의 일 실시예에 따른 도 8A의 선 8B-8B를 따른 단면도이다.
도 9A는 본 발명의 일 실시예에 따른 후속 제조 단계에서의 도 8A와 유사한 평면도이다.
도 9B는 본 발명의 일 실시예에 따른 도 9A의 선 9B-9B를 따른 단면도이다.
도 10A는 본 발명의 다른 실시예에 따른 소자 구조물의 도 9A와 유사한 평면도이다.
도 10B는 도 10A의 선 10B-10B를 따른 단면도이다.
도 11A는 본 발명의 다른 실시예에 따른 소자 구조물의 도 10A와 유사한 평면도이다.
도 11B는 도 11A의 선 11B-11B를 따른 단면도이다.
도 12A는 본 발명의 다른 실시예에 따른 소자 구조물의 도 11A와 유사한 평면도이다.
도 12B는 도 12A의 선 12B-12B를 따른 단면도이다.
여러 실시예들은 반전도성 탄소 나노튜브를 채널 영역으로, 또한 선택적으로 전도 탄소 나노튜브를 게이트 접촉부 및/또는 소스 접촉부의 구성 요소로 결합한 전계 효과 트랜지스터 (FET)의 어레이를 형성하기 위한 방법을 제공한다. 인접한 FET는 서로 이격되어 있어 탄소 나노튜브가 길어짐에 따라 나노튜브 합성을 지원하는 촉매 재료로의 CVD 반응물의 유출은 제한되지 않게 된다. 나노튜브 합성이 유출 제한으로 방해받지 않기 때문에, 탄소 나노튜브는 고속으로 더 긴 길이로 성장될 수 있고, FET의 어레이는 적당한 양의 제조 기술로 형성될 수 있다.
도 1A 및 도 1B를 참조하여, 완성된 소자 구조물(54)의 소스/드레인 연결에 참여하는 전도 재료로 구성되는 도전층(14)의 다수의 병렬 로우나 스트라이프로 피복된 기판(12) 상에 증착 구조(10)가 형성된다 (도 9A 및 도 9B). 기판(12)은 이에만 제한되는 것은 아니지만 실리콘 (Si), 비화 갈리움 (GaAs), 유리, 탄화 실리콘 (SiC), 및 이산화 실리콘 (SiO2)를 포함하는 적당한 기판 재료로 구성될 수 있다. 기판(12)이 전도 재료로 구성되면, 이것은 개별의 소자 구조물(54)이 제조 이후 함께 단락되지 않도록 절연 재료 (도시 생략)로 피복되어야 한다. 증착 구조(10)는 절연층(20)에 의해 게이트 도체(18)와 분리된 패턴화 층의 촉매 패드(16)를 포함한다. 게이트 도체(18)는 저압 화학 증착법 (LPCVD) 프로세스에 의해 증착된 고 도핑된 다결정 실리콘 (폴리실리콘) 등의 도전 재료의 블랭킷 층으로 이루어진다. 절연층(20)은 어느 적당한 종래의 증착 기술에 의해 증착되는 SiO2 질화 실리콘 (Si3N4) 또는 산실화 실리콘 (SiOxNy) 등의 절연 재료의 박막으로 형성된다. 기판(12), 도전층(14) 및 게이트 도체(18)를 형성하는 재료는 탄소 나노튜브의 합성에 촉매 작용을 하지 않는다.
촉매 패드(16)는 이에만 제한되는 것은 아니지만, 금속 할로겐화물 및 금속 카르보닐 등의 적당한 전조체를 이용하는 화학 증착법 (CVD) 프로세스, 스퍼터링, 및 물리적 증착법 (PVD)를 포함하는 종래의 증착법에 의해 촉매 재료의 블랭킷 층을 증착한 다음에, 표준 리소그래픽 및 서브트랙티브 에칭 프로세스를 이용하여 블랭킷 층을 패턴화한다. 전기적 전도성인 촉매 패드(16)는 도전층(14)의 스트라이프가 서로에게 단락되도록 위치 결정된다. 촉매 패드(16)의 촉매 재료는 나노튜브 성장을 조장하는 데에 적합한 화학 반응 조건 하에서 적당한 반응물에 노출될 때 반전도성 탄소 나노튜브의 합성이나 성장을 응집 및 지원할 수 있는 재료이다. 촉매 패드(16)의 적당한 촉매 재료는 이에만 제한되는 것은 아니지만, 철, 니켈, 코발트, 산화 금속 및 규화 금속 등의 금속들의 혼합물, 및 이들 금속의 합금을 포함한다. 금속 산화물의 경우, 촉매 재료를 액세스하거나 활성화하기 위해 환원을 실행하는 것이 필요할 수 있다. 촉매 재료나 전이금속, 포타슘, 루비듐, 또는 비소 펜타플루오라이드 (AsF5)와 같은 촉매 재료와 합금된 재료는 또한, 후술되는 바와 같이, 확산 영역의 전기 전도률을 증가시키기 위해서, 적당한 조건 하에서 촉매 패드(16)로부터 합성된 반전도성 탄소 나노튜브(42)로 선택적으로 확산할 수 있다 (도 7A 및 도 7B).
여기에서 "수직", "수평" 등의 용어에 대한 참조는 기준 프레임을 세우기 위해서 예시한 것으로, 제한하고자 하는 것은 아니다. 여기에서 이용된 용어 "수평"은 배향과 상관없이, 보통의 면이나 기판(12)의 표면에 평행한 면으로 정의된다. 용어 "수직"은 위에서 정의한 수평에 대해 수직인 방향을 말한다. "상 (on)", "위", "아래", "측면" ("측벽"과 같음), "보다 높은", "보다 낮은" 등은 수평면에 대해 정의된 것이다. 여러가지 다른 기준 프레임은 본 발명의 정신과 영역에서 벗어나지 않고 이용될 수 있다.
동일한 참조 부호는 도 1A 및 도 1B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 2A 및 도 2B를 참조하여, 절연층(24)은 게이트 도체(18) 상에 증착되고 표준 리소그래픽 및 에칭 프로세스에 의해 패턴화된다. 절연층(24)은 탄소 나노튜브의 합성에 촉매 작용을 하지 않는 SiO2, Si3N4 또는 SiOxNy 등의 박막의 절연 재료로 형성된다. 절연층(24)은 적당한 종래의 증착 기술에 의해 증착된다. 절연층(20 및 24)은 소자 성능에 최적화되도록 얇아야 한다.
동일한 참조 부호는 도 2A 및 도 2B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 3A 및 도 3B를 참조하여, 증착 구조(10) (도 2A 및 도 2B)는 도전층(14)의 스트라이프에 직교하게 이어지는 실질적으로 동일하고 평행한 컬럼 게이트 전극(25)의 어레이를 형성하도록 패턴화된다 (도 9A 및 9B). 이를 위해, 절연층(24)과 게이트 도체(18)의 수직 정렬 부분이 또한 촉매 패드(16)와 도전층(14)의 영역을 노출하는 표준 리소그래픽 및 에칭 프로세스에 의해 제거된다. 절연층(20)은 각 게이트 전극(25)을 도전층(14)과 전기적으로 분리한다. 메모리 어플리케이션에서, 각 게이트 전극(25)은 소자 구조물(54)의 대응 컬럼의 모든 소자 구조물(54)을 선택하기 위해 워드선(26)을 형성한다. 두 개의 게이트 전극(25)만이 도 3A에 도시되어 있지만, 이는 오직 임의의 개수의 게이트 전극(25)이 특정 회로 디자인과 일치하도록 게이트 도체(18)에 형성될 수 있기 때문에 오직 예시적인 것이다.
도전층(14)의 인접 스트라이프는 각각 절연층(12)의 복수의 평행한 스트라이프 중 하나로 분리되고, 이것은 절연층(20)과 게이트 도체(18)의 일부가 제거될 때 노출되게 된다. 도전층(14)의 스트라이프는 소자 구조물의 대응 로우의 모든 소자 구조물(54)을 선택하기 위해 비트선(27)을 형성한다. 워드선(26) 및 비트선(27)은 선택된 워드선(26)과 선택된 비트선(27)의 상호 교차부에서 특정 소자 구조물(54)을 판독하거나 어드레스하기에 적합한 회로 (도시 생략)와 인터페이스된다. 따라서, 메모리 소자 구조물(54)의 어레이는 본 발명의 이 실시예에 따라서 형성된다.
동일한 참조 부호는 도 3A 및 도 3B에서와 동일한 특성을 나타내고 후속 제조 단계에서의 도 4A 및 도4B를 참조하여, SiO2 또는 SiOxNy로 구성될 수 있으며 촉매 패드(16), 절연층(20), 그리고 게이트 전극(25)의 수직 표면을 커버하는 임시 스페이서(28)가 형성된다. 에칭 이후, 임시 스페이서(28)의 두께 또는 폭은 탄소 나노튜브를 합성하기 위한 반응물에 결국은 노출되는 촉매 패드(16) 각각의 촉매 공간 또는 활성 영역(34)을 규정한다. 활성 영역(34)의 크기는 그 상에서 합성되는 반전도 탄소 나노튜브의 치수(도 7A 및 7B)를 규정하는 요인이 될 것이다. 본 발명의 일실시예에서, 활성 영역(34)의 폭은 수 나노미터 정도이다.
동일한 참조 부호는 도 4A 및 도 4B에서와 동일한 특성을 나타내고 후속 제조 단계에서의 도 5A 및 도 5B를 참조하여, 활성 영역(34)이 당업자에게 이해되는 바와 같이 습식 또는 건식 에칭 프로세스를 이용하여 임시 스페이서(28)에 의해 마스크되지 않은 촉매 패드(16)의 일부를 제거하여 형성된다. 활성 영역(34)은 당업자에게는 이해되는 바와 같이 건식 또는 습식 에칭 프로세스로 임시 스페이서(28)를 제거하여 드러나게 된다. 에칭 프로세스에 이어서, 최종 구조물은 각각 원하는 피쳐 크기를 갖는 활성 영역의 어레이를 포함한다. 활성 영역(34)의 일 컬럼은 각 게이트 전극(25)과 정렬된다.
본 발명의 다른 실시예에 따르면, 촉매 패드(16)는 단층의 두께로 증착되며 단결정을 이루도록 어닐링된다. 단결정이 더 작을수록 더 작은 직경의 나노튜브(42)가 합성되게 되며 단일벽 탄소 나노튜브(42)의 합성에 유리하다.
동일한 참조 부호는 도 5A 및 도 5B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 6A 및 도 6B를 참조하여, 절연층(38)이 각 게이트 전극(25)의 수직 표면에 도포된다. 절연층(38)은 산화 프로세스에 의해 성장되거나 CVD 프로세스에 의해 증착된 SiO2 등의 적당한 절연 또는 유전체 재료로 구성된다. 절연층(38)은 완성된 소자 구조물(54)의 게이트 유전체로 작용한다 (도 10A 및 10B). 워드선(26)은 평행한 컬럼으로 배열되고 비트선(27)은 평행한 로우에 배열되고 인접한 워드선(26)은 활성 영역(34)의 반응물 유로를 제공하는 대응 복수의 개방 공간(39) 중 하나로 이격된다. 본 발명의 특정 실시예에서, 개방 공간(39) 대 기판(12)에 수직인 방향으로 관찰되는 총 영역으로 정의되는 면적 비는 약 20퍼센트와 약 50퍼센트 사이고, 바람직하게는 약 33퍼센트이다. 절연층(38)의 형성으로 활성 영역(34)을 형성하는 촉매 재료가 산화되거나 아니면 비활성화될 수 있다. 산화된 촉매 재료는 약 300℃ 내지 약 600℃의 온도에서 수소나 형성 가스를 이용하여 환원되며, 이는 절연층(38)을 환원시킬 가능성을 없애기 위해 선택된다.
동일한 참조 부호는 도 6A 및 도 6B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 7A 및 도 7B를 참조하여, 탄소 나노튜브(42)가 CVD 프로세스에 의해 활성 영역(34) 상에 성장되거나 합성된다. 탄소 나노튜브(42)의 길이는 통상 게이트 전극(25)의 수직 높이에 대략 대응하는 약 50nm 내지 약 500nm이다. 광학 스페이서 (도시 생략)는 촉매 패드(16)의 활성 영역(34)의 수직 표면에 대해 도포되어 이들 수직 표면에서 나노튜브 합성을 제거시키는데, 이는 인접한 워드선(26)이나 인접한 비트선(27) 사이에 연장되게 하여 개방 공간(39)을 잠재적으로 차단하고/하거나 바람직하지 않은 전기적 연결부를 원치 않게 형성할 수 있다. 개방 공간(39)에 노출되는 도전층(14)이 나노튜브 합성을 지원하는 전도 재료로 구성되는 경우, 임시 마스킹 재료층 (도시 생략)는 나노튜브 합성 동안 도전층(14)의 노출된 수평 표면을 피복하도록 도포된 다음에 나노튜브 합성에 이어 제거되어야 한다.
각 활성 영역(34)은 하나 이상의 반전도성 탄소 나노튜브(42)의 합성을 지원한다. 본 발명의 일 실시예에서, 나노튜브 합성 조건 및 반응물 및/또는 촉매 패드(16)를 구성하는 촉매 재료의 유형을 선택하여 활성 영역(34) 상에 반전도성 탄소 나노튜브(42)를 선택적으로 성장시키도록 한다. 다르게, 활성 영역(34) 상의 반전도성 탄소 나노튜브(42)는 예를 들어, 도전 분자 구조물을 갖는 나노튜브(42)를 파괴할 만큼 충분히 높은 전류를 인가함으로써, 전도 및 반전도성성 분자 구조물 둘 다를 포함하는 이제 까지 성장된 나노튜브(42)의 집합 중에서 선택되는 것이 바람직하다. 도전 탄소 나노튜브의 합성 이후의 파괴를 위한 예시의 방법으로는 공동 양도된 미국 특허 번호 6,423,583에 기재되어 있으며, 이는 여기에서 참조로 언급되고 있다.
탄소 나노튜브(42)는 반전도성 전자 상태로 특징되는 구조물을 갖는 정밀하게 배열된 6각형 링의 결합 탄소 원자의 중공 상태의 원통형 튜브를 구성한다. 원통형 튜브는 활성 영역(34)의 크기로 제한되는 약 0.5nm 내지 수 나노미터의 범위의 직경을 가지며, 다중벽의 경우 수 나노미터의 측벽 두께를 가질 수 있다. 탄소 나노튜브(42)는 제한 없이 다중벽 나노튜브와 유사한 동심의 원통일 수 있으며, 다르게는 측벽 나노튜브를 구성할 수 있다.
탄소 나노튜브(42)는 성장 방향에서 수직 상태으로부터 예상되는 작은 편차 (예를 들어, 경사)가 발생할 수 있기 때문에, 수직 또는 적어도 실질적으로 수직인 방향으로 대응 활성 영역(34)으로부터 상향 연장된다. 탄소 나노튜브(42)가 길어지는 것은 게이트 전극(25)의 인접한 수직 표면에 매우 가까이 이어지거나 이에 합치하게 된다. 나노튜브(42)의 수직 방향성은 나노튜브(42)가 개방 공간(39)에 존재하는 전계의 방향으로 길어지는 플라즈마 강화 CVD에 대해 특히 명백하게 된다고 예측된다. 이론으로 제한하길 원치는 않지만, 반데르 발스의 힘이 길이가 연장된 탄소 나노튜브(42)를 절연층(38)의 수직면으로 당기도록 동작하게 될 것이다.
탄소 나노튜브(42)를 합성한 CVD 프로세스나 플라즈마 강화 CVD 프로세스는 이에만 제한하는 것은 아니지만, 촉매 패드(16)를 형성하는 촉매 재료 상에서의 탄소 나노튜브 성장을 촉진하기에 적합한 성장 조건 하에서 공급되는 일산화 탄소 (CO), 에틸렌 (C2H4), 메탄 (CH4), 아세틸렌 (C2H2), 크실렌 (C6H4(CH3)2), C2H2와 암모니아 (NH3)의 혼합물, C2H2와 질소 (N2)의 혼합물, C2H2와 수소 (H2)의 혼합물, 및 에타놀 (C2H6O)와 N2의 혼합물을 포함하는 기상 또는 증발된 탄소 반응물에 좌우되는 것이 바람직하다. 기판(12)은 CVD 성장을 조장하고/하거나 빠르게 하는 데에 적합한 온도로 가열된다. 반응물은 각 활성 영역(34)에 전달되거나 공급되고, 여기에서 반응물은 촉매 재료와 화학적으로 반응하여 탄소 나노튜브(42)를 응집하고 응집 이후의 성장을 지속하게 한다. 특히, 반응물은 반전도성 탄소 나노튜브(42)의 합성에 참여하기 위해서 워드선(26)과 활성 영역(34) 사이의 개방 공간(39)으로 정의된 부피에서 유출 제한 없이 자유롭게 흐른다. 탄소 나노튜브(42) 각각과 대응하는 활성 영역(34) 사이의 인터페이스에서 탄소 원자의 부가로 합성이 발생하게 된다. 촉매 패드(16)의 촉매 재료는 반전도성 탄소 나노튜브(42)를 형성하는 반응의 활성 에너지를 감소시켜 그 노출 표면에서 일어나는 화학 반응에 의해 변형되거나 소모되지 않고 탄소 나노튜브 합성에 참여하거나 이를 조장한다.
나노튜브 합성이 완료되고 반응물이 더 이상 존재하지 않게 된 후에 나노튜브 합성 동안 또는 고온 열 어닐링에 의해서, 촉매 재료나 촉매 재료와 합성된 재료에서 시작된 원자는 반전도성 탄소 나노튜브(42)의 길이 영역으로 분산된다. 확산된 종의 존재는 확산된 길이 영역에서 반전도성 탄소 나노튜브(42)의 전기 전도율을 증가시키고, 이는 절연층(20)의 두께와 대략 동일한 것이 바람직하다. 통상, 나노튜브 합성 동안의 온도 보다 더 큰 온도에서 확산이 실행되는데, 이것이 탄소 나노튜브(42)가 합성된 후에만 확산을 제어 가능하게 촉진하게 된다. 다시 말해, 전도 상승 종은 합성 동안 촉매 재료의 활성 영역(34)으로부터 탄소 나노튜브(42)로 전달되지 않는데, 이는 게이트 전극(25)과 수평으로 정렬된 나노튜브(42)의 길이에 대한 나노튜브(42)의 반전도성성 특성과 타협할 수 있다.
동일한 참조 부호는 도 7A 및 도 7B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 8A 및 도 8B를 참조하여, 유전 재료의 충전층(46)은 인접 워드선(26)과 존재한다면 인접 반전도성 탄소 나노튜브(42) 간의 공간 사이인 개방 공간(39)을 채우기 위해 종래의 프로세스에 의해 적합하게 증착된다. 충전층(46)은 예를 들어, CVD 프로세스에 의해 증착된 SiO2이거나 저유전 상수로 특성화된 스핀-온 유리일 수 있다. 충전층(46)은 절연층(38)에 접촉하거나 근접한 탄소 나노튜브(42)의 위치를 고정화한다. 충전층(46)은 CMP 또는 그 외 다른 적당한 평탄화 기술에 의해 편평하게 연마되고, SiO2 등의 다른 절연층(48)은 평탄화된 충전층(46) 상에 증착된다. 연마는 충전층(46)을 절연층(24)의 상측면의 수평면 위로 돌출한 길이방향의 나노튜브(42)를 짧게 하는 데에 충분한 깊이로 제거한다.
동일한 참조 부호는 도 8A 및 도 8B에서의 동일한 특성을 나타내고 후속 제조 단계에서의 도 9A 및 도 9B를 참조하여, 반전도성 탄소 나노튜브(42)와 전기적으로 결합된 소스/드레인 접촉부(50) 및 게이트 전극(25)과 전기적으로 결합된 게이트 접촉부(52)가 표준 리소그래픽 및 에칭 프로세스에 의해 절연층(48)의 접촉 개구를 형성하고, 하나 이상의 장벽/접착 강화층(도시 생략)으로 접촉 개구를 선택적으로 라이닝하고, 텅스텐 등의 금속을 블랭킷 증착하여 금속 플러그로 접촉 개구를 채운 다음에, CMP 등의 적합한 평탄화 기술로 전도성 재료의 과도한 부분을 제거하여 형성된다. 탄소 나노튜브(42)의 특정 부분의 자유 단부나 선단부는 접촉 개구가 에칭될 때 노출되고 접촉 개구가 소스/드레인 접촉부(50)를 형성하도록 대응하는 금속 플러그로 충전된 후에 대응 접촉부(50)의 벌크로 수직으로 돌출한다.
최종 구조물이 각각 게이트 전극(25), 소스/드레인 접촉부(50), 촉매 패드(16)와 도전층(14)의 스트라이프로 형성된 제 2 소스/드레인 접촉부, 절연층(38)으로 형성된 게이트 유전체, 및 반전도성 탄소 나노튜브(42)의 길이를 따라 정의되는 반전도성 채널 영역으로 형성되는 게이트를 각각 포함하는 전계 효과 트랜지스터의 상호 연결된 로우 및 컬럼 어레이로 배열되는 메모리 소자 구조물(54)을 포함하는 메모리 회로이다. 각 완성된 소자 구조물(54)은 기판(12)의 인접 영역 상에서 지지되는 다른 소자 구조물(54)과 메모리 회로에서의 동작을 위해 전기적으로 결합된다.
도 9A 및 9B에서 도식적으로 나타낸 복수의 커패시터(55) 및 복수의 커패시터(56)는 전하 저장을 위해 여러 워드선(26)에서 드레인 접촉부(50)과 전기적으로 결합된다. 이 구조물은 더욱 상세히, 예를 들어 S. Arai 등의 IEEE IEDM 01-403(2001)에서 기재되어 있으며, 이는 여기에서 참조로 언급되고 있다. 충분한 전기 전압이 전도성 라인(57, 59) 중 하나로부터 적당한 워드선(26)에 인가될 때 커패시터(56)에 전하를 저장하기 위해 촉매 패드(16)로부터 탄소 나노튜브(42)를 통해 전류가 선택적으로 흐른다. 메모리 소자 구조물(54)은 도전층(14)의 스트라이프 (예를 들어, 비트선(27))과 게이트 전극(25) (예를 들어, 워드선(26))에 의해 전기적으로 결합되고, 이들은 메모리 소자 구조물(54)의 이진 상태를 읽고 기록하기 위해 이용된다.
동일한 참조 부호는 도 1-9에서의 동일한 특성을 나타내고 본 발명의 다른 실시예에 따른 도 10A 및 도 10B를 참조하여, 메모리 소자 구조물(58)은 증착 구조(10)에 일반적으로 게이트 도체(18) (도 1A 및 1B) 위에 놓이고 절연층(24) (도 2A 및 2B) 아래에 놓이는 위치에 제공된 제 2 패턴 층의 촉매 패드(22)를 포함한다. 촉매 패드(22)를 구성하는 촉매 재료는 나노튜브 성장을 조장하는 데에 적합한 화학 반응 조건 하에서 적당한 반응물에 노출될 때 탄소 나노튜브(44)의 합성이나 성장을 응집하여 지원할 수 있는 전기적 전도성 재료이다. 촉매 패드(22)에 적당한 촉매 재료는 촉매 패드(16)와 관련하여 상술한 바와 같다. 다수의 탄소 나노튜브(44)의 적어도 일부가 전도성 전자 상태로 특징되는 구조물을 갖고 있는 하나 이상의 탄소 나노튜브(44)는 촉매 패드(22) 상에 CVD 성장 프로세스에 의해 성장되거나 합성된다. CVD 성장 프로세스의 특성을 나타내는 합성 조건은 전도 탄소 나노튜브(44)를 우선적으로 성장시키도록 변형될 수 있다. 탄소 나노튜브(44)의 길이는 보통 10nm에서 약 100nm이다. 게이트 접촉부(52)와 대체되는 게이트 접촉부(60)는 탄소 나노튜브(44)와 전기적으로 결합되므로, 게이트 전극(25) 중 대응하는 것과 전기적으로 결합된다.
본 발명의 일 실시예에서, 도 8A 및 8B에 대응하는 제조 단계에 이어 촉매 패드(22)를 노출하는 표준 리소그래픽 및 에칭 프로세스에 의해 절연층(24), 충전층(46), 및 절연층(48)에 접촉 개구가 형성된다. 탄소 나노튜브(44)는 CVD 성장 프로세스에 의해 성장되고 접촉 개구는 게이트 접촉부(60)를 제공하도록 금속 플러그로 채워진다. 탄소 나노튜브(44)는 접촉 개구가 대응 금속 플러그로 채워진 후에 대응 게이트 접촉부(60)의 벌크로 수직으로 돌출한다.
절연층(24)은 층(24)의 수직 엣지가 활성 영역(34) 위에 놓이는 게이트 전극(25)의 수직 표면에서 들어가 있도록 수평으로 단축된다. 절연층(24)의 단축된 폭은 촉매 패드(16) 상에 형성된 굴곡된 탄소 나노튜브(42) (도 8A 및 8B)의 자유 단부가 절연층(24)의 수직 표면에 접촉할 수 있고 이에 의해 게이트 전극(25)의 수직 표면에서 이격되어 위치되어 있을 가능성을 줄여준다.
동일한 참조 부호가 도 1-10에서의 동일한 특성을 나타내고 있는 도 11A 및 도 11B를 참조하여, 로직 소자 구조물(74)의 도전층(14)은 도 1A 및 1B의 제조 단계와 동일한 단계에서 에칭되어 층 스트라이핑의 불연속점을 형성하고, 이는 궁극적으로 충전층(46)의 일부로 채워진다. 그 결과 도 4A 및 도 4B에서 볼 수 있는 도전층(14)의 스트라이핑과의 상호 동작으로, 인접한 소자 구조물(74)은 로직 회로를 형성하도록 완성된 소자 구조물에서 고의로 상호연결되지 않는 한 전기적으로 분리되게 된다. 반도체 소자 구조물(74)은 이격된 아일랜드로 구성된 실질적으로 동일한 게이트 전극(66)의 어레이를 형성하기 위해 표준 리소그래픽 및 에칭 프로세스를 이용하여 게이트 도체(18)를 패터닝하여 수정된 증착 구조(10) (도 2A 및 2B)로 구성된다. 게이트 전극(66)은 인접한 게이트 전극(66)은 반전도성 탄소 나노튜브(42)의 성장 동안 활성 영역(34) 중 대응하는 것에 반응물 유로를 공급하는 대응하는 복수의 개방 공간(39) 중 하나로 이격되어 있는 어레이의 컬럼과 로우로 배열된다.
반전도성 탄소 나노튜브(42) 중 하나의 단부와 전기적 결합된 소스/드레인 접촉부(68), 도전층(14)을 거쳐 반전도성 탄소 나노튜브(42)의 대향 단부와의 소스 연결을 형성하도록 전도 패드(76)와 전기적 결합된 금속 포스트(80), 및 각 게이트 전극(66)과 전기적으로 결합된 게이트 접촉부(70)가 절연층(48)의 표준 리소그래픽 및 에칭 프로세스로 형성된다. 도전층(14)의 하나의 절단된 스트라이프는 관련 촉매 패드(16)와 전기적으로 결합하기 위해 대응하는 금속 포스트(80)로부터 각 게이트 전극(66) 수평 바로 아래로 연장된다. 도전층(14)의 절단된 스트라이프, 촉매 패드(16) 및 금속 포스트(80)는 집합적으로 제 2 소스/드레인 접촉부를 형성한다. 전도성 금속 라인(82, 84 및 86)은 당업자에게는 이해되는 바와 같이 로직 회로로서의 동작을 위해 각각 소스/드레인 접촉부(68), 게이트 접촉부(70), 및 금속 포스트(80)과 상호 연결된다.
동일한 참조 부호가 도 11A 및 도 11B에서의 동일한 특성을 나타내고 있으며 본 발명의 다른 실시예에 따른 도 12A 및 12B을 참조하여, 로직 소자 구조물(88)은 적어도 하나의 전도 탄소 나노튜브(90)의 성장을 지원할 수 있는 촉매 재료로 각각 형성된 촉매 패드(76)를 더 포함한다. 전기적으로 전도성인 촉매 패드(76)는 촉매 패드(16)를 형성하는 프로세스에 의해 증착 구조(10)로 도입된다. 적어도 일부가 전도 전자 상태를 갖는 탄소 나노튜브(90)는 반전도성 탄소 나노튜브(42)와 탄소 나노튜브(44) (도 10A 및 10B)가 합성되는 도 7A 및 7B의 제조 단계에 대응하는 제조 단계에서 합성된다. 절연층(48)에서 표준 리소그래픽 및 에칭 프로세스에 의해 형성된 소스/드레인 접촉부(92)는 도전 탄소 나노튜브(90)와 전기적으로 결합된다. 탄소 나노튜브(90)의 자유 단부는 소스/드레인 접촉부(92)의 벌크로 연장된다. 소스/드레인 접촉부(68), 게이트 접촉부(70), 및 소스/드레인 접촉부(92)는 당업자에게는 이해되는 바와 같이 로직 회로로서의 동작을 위해 전도성 금속 라인(82, 84, 86)에 의해 각각 상호 연결된다. 게이트 접촉부(70)는 전도 탄소 나노튜브 (도시하지는 않았지만 도 10A 및 10B에 도시한 탄소 나노튜브(44)와 유사함)로 부분적으로 형성될 수 있다.
본 발명이 여러 실시예의 설명으로 기재되고 이들 실시예가 매우 상세히 기재되고 있지만, 출원인은 첨부한 청구범위의 영역을 이런 상세 사항으로 제한하고자 하는 것이 아니다. 따라서, 더 넓은 형태의 본 발명은 특정 상세 사항, 대표적 장치 및 방법, 및 도시 및 기재된 설명적 예시에만 제한되는 것이 아니다. 이에 따라, 출원인의 일반 발명적 개념의 정신 및 영역에서 벗어나지 않고 이런 상세 사항에서 벗어날 수 있다.

Claims (33)

  1. 소자 구조물에 있어서,
    수직 외부 측벽을 갖는 제1 게이트 전극, 상기 제1 게이트 전극의 수직 외부 측벽에 배치된 제1 게이트 유전체, 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 채널 영역을 갖고, 상기 제1 게이트 전극의 상기 수직 외부 측벽에 인접하여 배치된 하나 이상의 제1 반전도성 탄소 나노튜브, 상기 하나 이상의 제 1 반전도성 탄소 나노튜브의 상기 제1 단부와 전기적으로 결합된 제1 소스/드레인 접촉부, 및 상기 하나 이상의 제1 반전도성 탄소 나노튜브의 상기 제2 단부와 전기적으로 결합된 제2 소스/드레인 접촉부를 포함하는 제1 트랜지스터;
    수직 외부 측벽을 갖는 제2 게이트 전극, 상기 제2 게이트 전극의 수직 외부 측벽에 배치된 제2 게이트 유전체, 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 채널 영역을 갖고, 상기 제2 게이트 전극의 상기 수직 외부 측벽에 인접하여 배치된 하나 이상의 제2 반전도성 탄소 나노튜브, 상기 하나 이상의 제 2 반전도성 탄소 나노튜브의 상기 제1 단부와 전기적으로 결합된 제3 소스/드레인 접촉부, 및 상기 하나 이상의 제1 반전도성 탄소 나노튜브의 상기 제2 단부와 전기적으로 결합된 제4 소스/드레인 접촉부를 포함하고, 상기 제2 게이트 전극의 상기 수직 외부 측벽은 상기 제1 게이트 전극의 상기 수직 외부 측벽과 공간에 의해 떨어져 있는 제2 트랜지스터; 및
    유전체 재료로 구성되고, 상기 공간에 배치된 층을 포함하되,
    여기서 상기 제1 트랜지스터의 상기 제1 소스/드레인 접촉부는 상기 제1 게이트 전극의 상기 외부 측벽에 정렬되어 있고, 상기 하나 이상의 제1 반전도성 탄소 나노튜브는 상기 공간 내의 유전체 재료 중에 위치되는 것인 소자 구조물.
  2. 제 1 항에 있어서,
    상기 하나 이상의 제1 반전도성 탄소 나노튜브는 단일벽 반전도성 탄소 나노튜브인 소자 구조물.
  3. 제 1 항에 있어서,
    상기 제1 소스/드레인 접촉부는 상기 하나 이상의 제1 반전도성 탄소 나노튜브을 성장시키기 위한 유효한 조성을 갖는 촉매 물질에 의해 특징지워지는 촉매 패드를 포함하는 것인 소자 구조물.
  4. 제1항에 있어서,
    상기 제1 트랜지스터는
    상기 제1 소스/드레인 접촉부를 상기 제1 게이트 전극으로부터 전기적으로 단리시키기 위하여 상기 제1 소스/드레인 접촉부와 상기 제1 게이트 전극 사이에 배치된 절연층을 더 포함하는 소자 구조물.
  5. 제1항에 있어서,
    상기 제1 트랜지스터는
    상기 제2 소스/드레인 접촉부를 상기 제1 게이트 전극으로부터 전기적으로 단리시키기 위하여 상기 제2 소스/드레인 접촉부와 상기 제1 게이트 전극 사이에 배치된 절연층을 더 포함하는 소자 구조물.
  6. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터를 담고 있고, 기판에 대해 수직으로 보이는 표면적으로 특징지워지는 기판을 더 포함하고, 상기 공간은 상기 표면적의 20% 내지 50%의 범위인 소자 구조물.
  7. 제1항에 있어서,
    상기 제1 소스/드레인 접촉부와 전기적으로 결합되는 캐패시터를 더 포함하는 소자 구조물.
  8. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 기판 상에 형성되고, 상기 제1 트랜지스터의 상기 제1 소스/드레인 접촉부와 상기 기판 사이에 배치된 도전층을 더 포함하는 소자 구조물.
  9. 기판 상에 회로를 제조하는 방법에 있어서,
    기판 상에 복수의 평행 로우로 도전층을 형성하는 단계;
    상기 도전층 상에 복수의 제1 촉매 패드를 어레이로 형성하는 단계;
    상기 제1 촉매 패드와 상기 도전층 상에 절연층을 형성하는 단계;
    상기 절연층상에 상기 제1 촉매 패드와 상기 도전층으로부터 상기 절연층에 의해 분리되는 게이트 전극층을 형성하는 단계;
    평행 로우의 도전층을 갖는 어레이를 규정하도록 복수의 평행 컬럼에 배열된 복수의 게이트 전극을 규정하기 위하여 및 게이트 전극의 각각 하나의 수직 측벽에 인접한 위치에서 제1 촉매 패드의 각각을 적어도 일부 노출시키기 위하여 상기 게이트 전극과 상기 절연층을 패터닝하는 단계; 및
    화학 증착 프로세스에 의해 반응물로부터 복수의 제1 촉매 패드 각각에 하나 이상의 반전도성 탄소 나노튜브를 합성하기 위하여 복수의 제1 촉매 패드에 반응물을 유도하는 단계
    를 포함하는 기판 상에 회로의 제조방법.
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