JP2006504278A - 不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法 - Google Patents

不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法 Download PDF

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Abstract

本発明は、不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法に関するものである。不揮発性メモリーセルは、チャネル領域として設計されたナノ素子を有する垂直電界効果トランジスタと、ナノ素子を少なくとも部分的に取り囲む、電荷蓄積層として、および、ゲート絶縁層としての電気絶縁層とを備えている。この電気絶縁層は、電気的な電荷担体をその内部に選択的に注入でき、または、その内部から除去できるように設計されており、電気絶縁層に注入された電気的な電荷担体によって、ナノ素子の導電性に特徴的に影響を及ぼすように設計されている。

Description

発明の詳細な説明
本発明は、不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法に関する。
従来のシリコンマイクロ電子装置は、さらに小型化が進むと、その限界に達する。電界効果トランジスタでは、小型化が進むにつれて、電界効果トランジスタの処理能力を制限する妨害短チャネル効果が増える。個々の構造素子に生じる問題に加えて、メモリーアレイでは、さらに、メモリー媒体の基準化可能性が限定される。例えば、ＤＲＡＭ（動的等速呼出し記憶装置）の容量を、任意に基準化できない。
シリコンマイクロ電子装置に対する可能性のある後継技術として、炭素ナノチューブの使用が議論されている。炭素ナノチューブについての基本原理は、例えば［１］に記載されている。炭素ナノチューブは、（チューブパラメータに応じて）半導体性から金属性の導電特性を有していることが知られている。
［２］に、ゲート電極層に貫通穴を挿入し、この貫通穴に、垂直なナノ素子を成長させることが記載されている。その結果、チャネル領域としてのナノ素子を有する垂直電界効果トランジスタが得られる。この場合、チャネル領域の導電性を、ナノ素子に沿ってほぼその全長を取り囲むゲート電極領域によって制御することが可能になる。
［３］に、チャネル領域として炭素ナノチューブを有する電界効果トランジスタが記載されている。この炭素ナノチューブは、基板に対し水平に形成されている。炭素ナノチューブは、２つの端面を介して、第１および第２ソース／ドレイン領域と連結されている。炭素ナノチューブ上に、ゲート絶縁層が形成されている。ゲート絶縁層上の２つのソース／ドレイン領域間の領域に、導電性ゲート領域が形成されている。この場合、ゲート領域に電圧を印加することにより、炭素ナノチューブの伝導性を制御できる。［３］では、水平に形成された炭素ナノチューブが、このような電界効果トランジスタの大きな面積を占める。このことは、小型化という傾向に相反するものである。
さらに、従来技術では、固定メモリーとして、いわゆるＥＥＰＲＯＭメモリーセル（電気的消去・プログラム可能な読取り専用記憶装置）、または、フラッシュメモリーセルを使用することが知られている。これらのメモリーセルでは、浮動ゲートまたは電荷蓄積層に蓄積された電気的な電荷担体中に、メモリー情報が符号化されている。この導電性のある浮動ゲートまたは電気的に絶縁性のある電荷蓄積層（捕獲層）に含まれる情報が、メモリートランジスタの閾値電圧をシフトすることによって読み出せる。
既知のＥＥＰＲＯＭまたはフラッシュメモリーセルは、特に、小型化が進むにつれて、妨害短チャネル効果が関連するトランジスタに生じるという問題を有している。
［４］に、導電性第１ナノ配線と、第１ナノ配線上に形成された層組織（Schichtsystem）と、層組織上に形成された第２ナノ配線とを含む電子的な構造素子が記載されている。この場合、第１および第２ナノ配線は、相互に角度をつけて配置されている。これらのナノ配線によって生成される電荷担体を、層組織中に蓄積できる。
［５］［６］に、それぞれ、ゲート領域としてのシリコン基板と、シリコン基板上に形成された酸化シリコン層と、酸化シリコン層上に形成されたナノチューブとを含み、電荷担体を、酸化シリコン層に注入できるメモリーセルが記載されている。
［７］に、炭素ナノチューブを使用した垂直ナノサイズトランジスタと、このようなトランジスタの製造方法とが記載されている。
［８］に、第１および第２ナノチューブを有する電界効果トランジスタが記載されている。この場合、第１ナノチューブは、ソース領域、チャネル領域およびドレイン領域を形成し、第２ナノチューブは、ゲート領域を形成する。
［９］に、中空の核に伝導性の充填材料が充填されている炭素ナノチューブが記載されている。
［１０］に、炭素ナノチューブトランジスタを有する論理装置のシステムおよび製造方法が記載されている。
本発明の基礎となる目的は、特に、従来技術よりも高い密度で集積できる不揮発性メモリーセルを提供することである。
この目的は、独立特許請求項に記載の特徴を有する不揮発性メモリーセル、メモリーセルアレイおよび不揮性メモリーセルの製造方法によって達成される。
不揮発性メモリーセルは、チャネル領域として設計されたナノ素子を有する垂直電界効果トランジスタを備えている。さらに、電荷蓄積層およびゲート絶縁層として、電気絶縁層が備えられている。この電気絶縁層は、ナノ素子を少なくとも部分的に取り囲む。この層は、電気的な電荷担体を選択的にその内部に注入できる、または、その内部から除去できるように設計されている。さらに、電荷蓄積層は、ナノ素子の導電性が、電気絶縁層に注入された電気的な電荷担体によって、特有の影響を受けるように設計されている。
さらに、本発明は、上記の特徴を有し、かつ、隣接するようにおよび／または重なり合うように形成された複数のメモリーセルを有するメモリーセルアレイを提供する。
本発明の不揮発性メモリーセルの製造方法では、垂直電界効果トランジスタをチャネル領域として設計されたナノ素子とともに形成する。さらに、電荷蓄積層およびゲート絶縁層として、ナノ素子を少なくとも部分的に取り囲んでいる電気絶縁層を形成する。電気絶縁層を、電気的な電荷担体を選択的にその内部へ注入できる、または、その内部から除去できるように設計する。さらに、電気絶縁層を、電気絶縁層に注入された電気的な電荷担体によって、ナノ素子の導電性が特有の影響を受けるように設計する。
本発明の基本発想は、ナノメートル範囲の寸法のナノ素子を有する不揮発性垂直トランジスタメモリーセルを形成し、ゲート絶縁層を、明らかに電荷蓄積層として共用するという点である。垂直電界効果トランジスタを使用することにより、チャンネル領域を十分に長くすることが可能になり、妨害短チャネル効果が回避され、かつ、垂直に配置されていることによって集積密度を高くできるようになる。ナノ素子の断面は小さく、ナノメートル未満の範囲なので、集積密度、すなわち、メモリーセルアレイにおけるメモリーセルの密度を非常に高くできる。ナノ素子を取り囲む電気絶縁層を電荷蓄積層として用いることにより、電界効果トランジスタのパラメータ（特に閾値電圧）は、特に高い感度でその内部に注入された電気的な電荷担体に依存するようになる。このような電荷担体を、不揮発性メモリーセルへ、より具体的に言えば、その電荷蓄積層へ、例えばファウラーノルトハイムトンネルを用いて注入できる。その結果、不揮発性メモリーセルの情報の充分に安全な書き込み、読み込み、および、消去が保証される。電気絶縁層を、電荷蓄積層として使用すると同時にゲート絶縁層（例えば、ＯＮＯ層または酸化アルミニウム層）としても使用する場合、蓄積される情報の保持時間は充分に長く、かつ、読み出しは充分に迅速である。
本発明のメモリーセルの主な利点は、ナノ素子の直径が非常に小さく、ナノメーターの桁であり、ナノ素子が垂直に配置されていることにより、基準化可能性が従来のプレーナ型フラッシュセルよりもかなり高くなるという点である。さらに、ナノ素子が、従来のシリコントランジスタよりもかなり改善された電流駆動能力を有していることが好ましい。さらに、本発明のメモリーセルでは、トランジスタのチャネル領域を、単結晶原料から作成する必要のない点が好ましい。このことにより、結果的には、従来のシリコンマイクロ電子装置は、基本的に２次元のアレイに制限されていた。
具体的には、本発明の主な観点として、「高基準化可能な電気的な固定メモリーを製造するために、ナノ素子の電気特性とシリコンマイクロ技術のプロセスとの有利な組み合わせが実現されていること」といえる。
本発明において、チャネル領域としてナノ素子を有する垂直電界効果トランジスタは、さらに、固定メモリー素子として使用可能になるように設計され、操作されている。このため、電気的な電荷担体の蓄積とメモリーセルの書き込みまたはメモリー情報の消去とが可能になるように、ゲート誘電体（例えば、酸化アルミニウム、Ａｌ２Ｏ３）または誘電体の積層（例えば、酸化シリコン−窒化シリコン−酸化シリコン、ＯＮＯ積層）が選択される。
具体的には、本発明の一観点として、「チャネル領域として垂直なナノ素子を有するＮＲＯＭ（「窒化読み出し専用記憶素子）フラッシュメモリーを提供すること」ともいえる。
電気絶縁層は、酸化シリコン−窒化シリコン−酸化シリコンの積層、または、酸化アルミニウムの層であることが好ましい。さらに、適切に設計された窒化シリコン層、酸化ハフニウム層または他の任意の電気絶縁層を、電荷蓄積層として使用できる。
ナノ素子は、ナノチューブ、ナノチューブの束、または、ナノ円柱体を備えていてもよい。ナノ円柱体としてナノ素子を実現する場合には、ナノ素子を、シリコン、ゲルマニウム、リン化インジウム、窒化ガリウム、ヒ化ガリウム、酸化ジルコニウム、および／または、金属から形成してもよい。
ナノチューブとしてナノ素子を実施する場合、ナノチューブは、炭素ナノチューブ、炭素ホウ素ナノチューブ、炭素窒素ナノチューブ、硫化タングステンナノチューブまたはカルコゲニドナノチューブでもよい。
本発明のメモリーセルは、電界効果トランジスタの第１ソース／ドレイン領域として第１導電層を備えていてもよい。この第１導電層上に、ナノ素子が成長している。第１導電層は、炭素ナノチューブの成長を触媒作用的に補助する材料から製造されていてもよい。この場合は、第１導電層を、ナノ素子の形成を触媒するために使用できると同時に、ソース／ドレイン領域としても使用できる。
さらに、メモリーセルは、電界効果トランジスタのゲート領域としての第２導電層を備えていてもよい。この第２導電層は、電気絶縁層を少なくとも部分的に取り囲んでいる。この実施形態では、ゲート領域が、ナノ素子を取り囲んでいる。なお、ゲート領域とナノ素子とは、その間に配置されている環状のまたは中空円筒形状の電気絶縁層によって分離されている。その結果、ナノ素子を特に高感度で駆動できる。
本発明のメモリーセルは、電界効果トランジスタの第２ソース／ドレイン領域として、ナノ素子上に形成されている第３導電層を備えていてもよい。
メモリーセルは、基板の上および／または基板の中に形成されていてもよく、この基板は、多結晶またはアモルファス材料から製造されていてもよい。本発明の利点は、本発明のメモリーセル構成には、高価な単結晶シリコン基板が不要であり、コスト効率のよい基板を採用できる点である。
メモリーセルは、誘電性材料、金属材料、およびナノ構造の材料のみで形成されていてもよい。このような構成では、多くの場合、高価な半導体基板（例えば、結晶質シリコンウエハー）が不要である。
第２導電層の厚みを、ナノ素子の縦方向の長さよりも小さく、以下のように決めてもよい。すなわち、ナノ素子を取り囲む絶縁層と、第２導電層とが、ナノ素子の一部を取り囲む環状構造を形成するように決めてもよい。
ナノ素子を少なくとも部分的に取り囲む電気絶縁層が、ナノ素子を環状に取り囲むように備えられていてもよく、この電気絶縁層は、垂直トランジスタメモリーセルのゲート絶縁層と電荷蓄積層とを形成する。さらに、電気絶縁環の少なくとも一部が、第２導電層によって取り囲まれていてもよい。この第２導電層は、垂直切替トランジスタのゲート電極と、ワード線とを形成する。
半導体のナノ素子は、その部分領域で、中空円筒形状の電気絶縁構造というよりむしろ、電気絶縁環状構造により取り囲まれていることで、ゲート絶縁および電荷蓄積層が設けられる。そして、このゲート絶縁および電荷蓄積層は、ゲート電極として機能する第１導電領域によって取り囲まれている。適切な電圧をゲート領域に印加することにより、環状構造によって取り囲まれているナノ素子のチャネル領域として機能する領域では、ナノ素子の伝導性が、特に高感度で影響を受ける可能性がある。環状のゲート絶縁層を使用することにより、静電ピーク効果により、電圧をゲート電極に印加することによってまたは、電気的な電荷担体を電荷蓄積層に注入することによって生成される電場の振幅を、ナノ素子の付近では特に大きくできる。 その結果、チャネル領域の導電性を特に精確に制御できる。従って、ゲート絶縁層として環状構造を使用することにより、メモリーセル情報の読み出し時に、特に高精度およびエラーに対する信頼性を有するメモリーセルを得られる。このような環状構造を、例えば第２導電層の厚みを、ナノ素子の縦方向の長さよりも薄く（好ましくは、かなり薄く）選択することによって生成することもできる。
さらに、本発明の不揮発性メモリーセルの製造方法について詳しく説明する。メモリーセルの実施形態は、メモリーセルの製造方法にも該当し、逆の場合も該当する。
この方法では、第１導電層を、電界効果トランジスタの第１ソース／ドレイン領域として形成し、続いて、第２導電層を、電界効果トランジスタのゲート領域として形成する。貫通穴を第２導電層に挿入することにより、第１導電層の部分領域を露出できる。さらに、電気絶縁層を、貫通穴の上面に形成してもよい。ナノ素子を、貫通穴の第１導電層の露出した部分領域上に成長させてもよく、好ましくは、熱酸化によって形成してもよい。この貫通穴に電気絶縁材料を挿入する場合は、メモリーセルの機能性に欠陥がないことを保証するために、貫通穴の詰りを防止するよう注意する必要がある。
このように、本発明のメモリーセルを、低コストおよび短時間で製造できる。
あるいは、第１導電層を、電界効果トランジスタの第１ソース／ドレイン領域として形成し、続いて、補助層を形成してもよい。貫通穴を補助層に挿入することにより、第１導電層の部分領域を露出できる。ナノ素子を、貫通穴の第１導電層の露出した部分領域に成長させ、補助層を除去してもよい。次に、電気絶縁層を、ナノ素子の上面に形成してもよい。この実施形態では、電気絶縁層を、電荷蓄積層およびゲート絶縁層として、明らかに１つの露出したナノ素子自体の上に形成してもよい。その結果、電荷蓄積層のための材料選択の可能性が大きく広がる。さらに、この実施形態を採用することにより、特に、電気絶縁材料を貫通穴に挿入する際に貫通穴が詰る危険性が確実に回避される。
他の実施形態では、ナノ素子を、まず、ソース／ドレイン領域上に自立して垂直に成長させ、続いて、残りの垂直電界効果トランジスタを形成することができる。
例えば、この実施形態では、小さな直径を有する触媒材料スポットを、リソグラフィー法およびエッチング法を使用して、基板上に形成することが可能になる。そして、リソグラフィーによって規定された触媒材料スポット上に、垂直または略垂直なナノ素子を自立して成長させることができる。続いて、成長したナノ素子の周囲に、垂直電界効果トランジスタのほかの構成要素を形成してもよい。例えば、まず、電気絶縁材料を、ゲート絶縁層として、および、同時に、電荷蓄積層として、ナノ素子上に堆積し、続いて、他の構成要素（ゲート領域、第２ソース／ドレイン領域など）を形成してもよい。触媒材料スポットを、例えば約５０ｎｍの直径を有するニッケル材料から製造してもよい。 特に、プラズマＣＶＤ方法（化学蒸着）を使用すると、垂直な自立した炭素ナノチューブを形成でき、炭素ナノチューブを成長させる鋳型として層に孔を予め形成しておく必要がなくなる。
本発明のメモリーセルを、金属製のまたは金属的に伝導性の材料を含むゲート電極が基板上の別の導電層上に形成されるように製造してもよい。基板上に直接形成した金属層は、ナノチューブまたはナノ電線の後の成長のための触媒としての役割を果たせる。同時に、この層は、第１ソース／ドレイン領域の機能を果たす。この堆積体では、孔の配置を、例えば電子放射リソグラフィーおよび異方性エッチング方法を使用して貫通穴をゲート電極に挿入することにより製造できる。このように生成された孔を使用して、触媒層を露出できる。ゲート電極の上面としての孔の側壁を、誘電体または誘電体の積層（例えば、ＯＮＯ積層）によって被覆できる。続いて、下部導電層の孔底が予め堆積された誘電体層によって被覆されている限り、これを任意に露出できる。次に、ＣＶＤ方法工程（化学蒸着）では、孔の中の孔底に露出している触媒層上に、好ましくは半導体のナノチューブまたはナノ電線を成長させてもよい。第２ソース／ドレイン電極を堆積し、パターン化することによって、本発明のメモリーセルを完成できる。
メモリーセルの操作時に、メモリー情報のプログラム化、消去または読み出しが行われる。なお、メモリー情報は、電荷蓄積層に注入された、または、電荷蓄積層に注入される電気的な電荷担体中に符号化されている。メモリー情報のプログラム化／消去を、ファウラーノルトハイムトンネルまたは高温電子（熱い電子）または高温ホール（熱いホール）のトンネルによって行うことが好ましい。その結果、電気的な電荷担体（電子、ホール）が、電荷蓄積層へ継続的に注入され、または電荷蓄積層から除去される。メモリー情報を読み出すために、「メモリーセル電界効果トランジスタの電気特性は、電荷蓄積層に注入された電荷担体によって、特徴的に影響を受ける」という効果を使用する。例えば、電荷蓄積層に含まれる電荷担体の量および電荷担体型（正または負の電荷）に応じて、電界効果トランジスタの閾値電圧が補正されている。従って、電界効果トランジスタのソース／ドレイン領域間に予め決めておける電圧を印加する場合、結果として生じる電流の値を、メモリーセルのメモリー情報を査定するために使用できる。
本発明のメモリーセル構成の主要な観点は、相互に接続されている複数の異なる構成要素（例えば、本発明のメモリーセル、電界効果トランジスタおよび論理構造素子）を有する切替回路を提供することである。
本発明の実施例を、図に示し、さらに詳しく説明する。図１Ａ、１Ｂは、本発明の第１実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。図１Ｃは、本発明の第１実施例の不揮発性メモリーセルを示す図である。図２Ａ〜図２Ｅは、本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。図２Ｆは、本発明の第２実施例の不揮発性メモリーセルを示す図である。図３Ａ、図３Ｂは、本発明の第３実施例のメモリーセル緒製造方法の様々な時点での積層を示す図である。図４は、本発明の一実施例のメモリーセルアレイである。
異なる図において、同一または類似した構成要素には、同一の参照番号が付けられている。
さらに、図１Ａ〜図１Ｃを参考にしながら、本発明の第１実施例のメモリーセルの製造方法について説明する。
図１Ａに示す積層１００を得るために、ガラス基板（あるいは、シリコン基板などを使用してもよい）１０１上に、炭素ナノチューブの成長を補助するような活性材料（例えば、ニッケル、コバルトまたは鉄）を堆積し、ガラス基板１０１上に第１ソース／ドレイン領域１０２が形成されるようにパターン化する。さらに、このようにして得られた積層上に、窒化シリコン材料を堆積して第１電気絶縁層１０２を形成する。あるいは、この層を、他の誘電性の材料（例えば、酸化シリコンまたは酸化アルミニウム）から製造することもできる。他の方法工程では、得られた積層上にアルミニウム材料を堆積し、リソグラフィー方法およびエッチング方法を使用して、ゲート領域１０４が形成されるようにパターン化する。あるいは、アルミニウム材料の代わりに、ポリシリコン材料、窒化タンタル材料などを使用することもできる。
図１Ｂに示す積層１１０を得るために、積層１００上に第２絶縁層１１１を堆積し、阻止層としてのゲート領域１０４を用いてＣＭＰ方法（化学機械研磨）で平坦化する。さらに、リソグラフィー方法およびエッチング方法を使用して、貫通穴１１２をゲート領域１０４および第１電気絶縁層１０３に挿入する。明らかに、その結果として、孔マスクが形成される。この場合、孔または貫通穴１１２を、後続の方法工程において、炭素ナノチューブの成長のための鋳型として使用する。
本発明の第１実施例に基づく図１Ｃに記載の不揮発性メモリーセル１２０を得るためには、まず、熱酸化によって、ゲート絶縁電荷蓄積層１２１を、アルミニウム材料から形成されたゲート領域１０４の露出した上面領域に形成する。従って、ゲート絶縁電荷蓄積層１２１は、酸化アルミニウム材料から形成されている。あるいは、ゲート絶縁電荷蓄積層１２１を形成するために、誘電性の材料を一様に堆積し、続いて異方性エッチバックする。ゲート絶縁電荷蓄積層１２１は、電界効果トランジスタのゲート絶縁領域としても、メモリーセル１２０の電荷蓄積層としても同時に機能を果たす。この電荷蓄積層１２０へ電気的な電荷担体を選択的に注入でき、または、この電荷蓄積層１２０から電気的な電荷担体を選択的に除去できる。さらに、ゲート絶縁電荷蓄積層１２１は、ゲート絶縁電荷蓄積層１２１に注入された電気的な電荷担体によって、さらに形成する炭素ナノチューブの導電性に特徴的に影響を及ぼせるように設計されている。
他の方法工程では、ＣＶＤ方法（化学蒸着）によって、半導体の炭素ナノチューブ１２２を、貫通穴１１２中に成長させる。この場合、第１ソース／ドレイン領域１０２のニッケル材料は、触媒として炭素ナノチューブ１２２の成長を補助する。任意の別の方法工程では、ゲート絶縁電荷蓄積層１２１と各貫通ホール１１２中に形成された炭素ナノチューブ１２２との間に生じる可能性のある中空空間を充填するための電気絶縁材料をさらに堆積できる。このようにして得られた積層を、ＣＭＰ方法で平坦化する。さらに、堆積した材料を反応性エッチバックする。図１Ｃのように、さらに形成するソース／ドレイン領域と接触するための炭素ナノチューブ１２２の上部端面を露出するために、さらに、ニッケル材料を、第２ソース／ドレイン領域１２３として、以下のように堆積する。すなわち、炭素ナノチューブ１２２の露出した上部端面が、第２ソース／ドレイン領域１２３の材料と接触するように堆積する。
その結果、図１Ｃに示す不揮発性メモリーセル１２０が製造される。このメモリーセル１２０は、２つの炭素ナノチューブ１２２を含んでいる。当然、本発明のメモリーセルを、ただ１つの炭素ナノチューブまたは２を上回る数の炭素ナノチューブを使用して形成することが出来る。
ファウラーノルトハイムトンネルまたは高温電子（または、高温ホール）のトンネルを用いて、電気的な電荷担体を、ゲート絶縁電荷蓄積層１２１へ、選択的に注入できる。このような電荷担体が、酸化アルミニウム材料を含むゲート絶縁電荷蓄積層１２１へ継続的に注入されると、属するトランジスの電気特性（例えば、閾値電圧）が特徴的に変化する。従って、予め決めておける電圧を、２つのソース／ドレイン領域１０２・１２３間に印加する場合、チャネル領域１２２を流通する電流の値は、ゲート絶縁電荷蓄積層１２１に注入される電荷担体の数および符号に特徴的に応じている。従って、不揮発性メモリーセル１２０は、長い保持期間を有する固定メモリーセルとして操作可能である。この固定メモリーセルには、適切な電位をソース／ドレイン領域１０２・１２３およびゲート領域１０４に印加することにより、電荷蓄積層１２１の情報を短いプログラム時間で蓄積できる。さらに、適切な電位をソース／ドレイン領域１０２・１２３およびゲート領域１０４に印加することによって、充分に短い消去または読み出し時間で、情報を消去し、または、読み出すことができる。
さらに、図２Ａ〜図２Ｆを参照しながら、本発明の第２実施例のメモリーセルの製造方法について説明する。
図２Ａに記載の積層２００を得るために、炭素ナノチューブの成長のための触媒として活性なニッケル材料を、第１ソース／ドレイン領域１０２としてガラス基板１００上に堆積する。
図２Ｂに示す積層２１０を得るために、酸化シリコン層２１１を、積層２００の上面に堆積し、リソグラフィー方法およびエッチング方法で、予め決めておける孔マスクを使用して、貫通穴１１２が酸化シリコン層２１１中に挿入されるようにパターン化する。その結果、炭素ナノチューブの成長のための触媒として作用する、第１ソース／ドレイン領域１０２のニッケル材料の上面領域が露出する。さらに、貫通穴１１２は、炭素ナノチューブの後続の成長のための機械的なガイドとして機能する。
図２Ｃに示す積層２２０を得るために、ＣＶＤ方法を使用して、半導体の炭素ナノチューブ１２２を、貫通穴１１２に垂直に成長させる。この場合、第１ソース／ドレイン領域１０２のニッケル材料が、炭素ナノチューブの成長に対して触媒として作用することにより、炭素ナノチューブはソース／ドレイン領域１０２から成長し始める。
図２Ｄに示す積層２３０を得るために、酸化シリコン層２１１の誘電性材料を、選択的エッチング方法で除去する。さらに、一様な堆積方法（例えば、ＡＬＤ方法（原子層堆積））を使用して、電気的な電荷担体のための蓄積機能を有するゲート絶縁電荷蓄積層２３１を、炭素ナノチューブ１２２と第１ソース／ドレイン領域１０２との上に堆積する。ゲート絶縁電荷蓄積層２３１は、説明した実施例では、酸化シリコン／窒化シリコン／酸化シリコンの積層（ＯＮＯ積層）として実現されている。ＡＬＤ方法使用すれば、堆積した層の厚みを、原子段階の精度（すなわち、数オングストロームの精度）に設定できる。その結果、炭素ナノチューブ１２２上ではＯＮＯ積層の厚みが確実に均一である。さらに、窒化タンタル（または、代替として、ドープしたポリシリコン材料）を含む導電層２３２を、このようにして得た積層上に堆積し、それをさらに、メモリーセルの電界効果トランジスタのゲート領域として機能するようにプロセスする。
図２Ｅに示す積層２４０を得るために、窒化シリコン層２４１を、積層２３０上に堆積し、ＣＭＰ方法を使用して、図２Ｅのように炭素ナノチューブ１２２の上部端面が露出するように平坦化する。
図２Ｆに示す不揮発性メモリーセル２５０を得るために、選択的エッチング方法を使用して、ゲート領域として機能する導電層２３２の上面領域をエッチバックする。さらに、誘電材料を、このようにして得た積層の上面に堆積し、ＣＭＰ方法を使用して平坦化する。その結果、電気絶縁分離素子２５１が形成される。誘電材料を任意にエッチバックしてもよい。次に、ニッケル材料を、このようにして得られた積層の上面に堆積し、パターン化する。その結果、第２ソース／ドレイン領域１２３が、不揮発性メモリーセル２５０の上面に形成される。第２ソース／ドレイン領域１２３は、図２Ｆのように炭素ナノチューブ１２２の上部端面と連結されている。
図２Ａ〜図２Ｆを参照しながら説明した実施例では、明らかに、孔構造を、炭素ナノチューブ１２１が成長した後に除去し、メモリーセルのほかの構成要素を、露出した炭素ナノチューブ１２２上に堆積する。このことは、基本的に任意の材料を、ゲート絶縁電荷蓄積層２３１のために使用できるという利点を有している。
さらに、図３Ａ、図３Ｂを参照しながら、本発明の第３実施例の不揮発性メモリーセルの製造方法について説明する。
図３Ａに示す積層３００を得るために、ガラス基板１０１上に、第１ソース／ドレイン領域１０２を堆積する。第１ソース／ドレイン領域１０２を、この実施例では、導電性があり、（２つの第１実施例とは異なり）炭素ナノチューブの成長に対して強い触媒作用を有していない材料（例えば、ポリシリコン材料）から製造する。第１ソース／ドレイン領域１０２上に、薄いニッケル層を堆積し、リソグラフィー方法およびエッチング方法を使用して、炭素ナノチューブの成長に対して触媒作用するニッケル材料を含む触媒材料スポット３０１が、積層３００の上面に形成されるようにパターン化する。触媒材料スポット３０１は、約５０ｎｍの寸法を有しており、明らかに、炭素ナノチューブの成長のための核（Keim）としての役割を果たしている。 言い換えれば、触媒材料スポット３０１を使用して、炭素ナノチューブ１２２が後に成長する場所を規定する。
図３Ｂに示す積層３１０を得るために、ＣＶＤ方法を使用して、炭素ナノチューブ１２２を、触媒材料スポット３０１上に成長させる。触媒材料スポット３０１の強い触媒作用により、炭素ナノチューブ１２２自体が、孔が備えられていなくても、第１ソース／ドレイン領域１０２上にほぼ垂直に成長する。
積層３１０に、酸化シリコン層２１１を除去した後の図２Ｃから始まるようなプロセスを続けて行える。
さらに、図４を参照しながら、本発明の好ましい実施例の４つのメモリーセル４０１〜４０４を有するメモリーセルアレイ４００について説明する。
ガラス基板１０１上には、第１電気絶縁補助層４０６を用いて相互に電気的に絶縁されて、メモリーセル４０１〜４０４の第１ソース／ドレイン領域４０５が形成されている。第１ソース／ドレイン領域４０５の各々と、メモリーセルアレイ４００の上面の第２ソース／ドレイン領域４１２との間に、各１つの垂直な炭素ナノチューブ４０８が形成されており、それぞれ２つのソース／ドレイン領域４０５・４１２と連結されている。炭素ナノチューブ４０８の各々は、ゲート絶縁電荷蓄積層４１０としての酸化アルミニウム層に取り囲まれている。ゲート絶縁電荷蓄積層４１０の周囲には、図４に示す４つのメモリーセル４０１〜４０４に共通のゲート領域４０９が形成されている。ゲート領域４０９は、ソース／ドレイン領域４０５または４１２から、第２または第３電気絶縁層４０７または４１１を介して電気的に分離されている。各メモリーセル４０１〜４０４の別々のソース／ドレイン領域４０５・４１２を使用して、メモリーセル４０１〜４０４の各々を個別に駆動できる。さらに、各メモリーセル４０１〜４０４のチャネル領域４０８の導電性を、適切な電圧をゲート領域４０９に印加することによって制御できる。１ビットの情報を、メモリーセル４０１〜４０４の各々にプログラムでき、メモリーセル４０１〜４０４の各々から消去でき、または、読み出せる。情報は、各ゲート絶縁電荷蓄積層４１０へ注入される電気的な電荷担体の量および電荷担体型について、符号化されている。プログラム化、消去または読み出しのためは、従来のＮＲＯＭメモリーと同じように、各メモリーセル４０１〜４０４の相当する端子４０５・４１０・４１２に、適切な電位を印加してもよい。
メモリーセルアレイ４００は、重なり合って配置されたほぼ平坦な複数の層からなる積層である。この積層を貫通してナノ素子４０８が垂直に延びている。ナノ素子４０８は、第１および第２配線面４０５・４１２によって、両側から電気的に接触されている。図４のモジュール式切替構成により、複雑な切替回路を低コストで形成できる。
この文献では、以下の刊行物を引用した：
［１］Harris, PJF （1999） 「カーボンナノチューブおよび関連構造−２１世紀の新材料（Carbon Nanotubes and Related Structures-New Materials for the Twenty-first Century）」, Cambridge University Press, Cambridge. １〜１５，１１１〜１５５ページ
［２］ＤＥ１００３６８９７Ｃ１
［３］Wind, SJ, Appenzeller,J, Martel, R, Derycke, V, Avouris,P （2002) 「上部ゲート電極を用いる炭素ナノチューブ電界効果トランジスタの垂直基準化（Vertical scaling of carbon nanotube field-effect transistors using top gate electrodes)」, Applied Physical Letters, ８０巻、２０号、３８１７−３８１９
[4]EP1,170,799A2
［５］Fuhrer, MS, Kim, BM, Durkop, T, Brintlinger, T （2002） 「高移動性ナノチューブトランジスタメモリー（High-MobilityNanotube Transistor Memory）」, Nanoletters ２巻、７号、７５５−７５９ページ
［６］Radosavljevic, M, Freitag, M, Thadani, KV, Johnson, AT（2002)「同時二極性ナノチューブ電界効果トランジスタを基礎とする不揮発性分子メモリー素子（Nonvolatile Molecular Memory Elements Based on Ambipolar Nanotube Field Effect Transistors)」, Nanoletters, ２巻、７号、７６１−７６４ページ
［７］ＵＳ２００２／０００１９０５Ａ１
［８］ＤＥ１００３２３７０Ｃ１
［９］ＵＳ６，３６１，８６１Ｂ２
［１０］ＵＳ２００１／００２３９８６Ａ１
本発明の第１実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第１実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第１実施例の不揮発性メモリーセルを示す図である。 本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第２実施例のメモリーセルの製造方法の様々な時点での積層を示す図である。 本発明の第２実施例の不揮発性メモリーセルを示す図である。 本発明の第３実施例のメモリーセル緒製造方法の様々な時点での積層を示す図である。 本発明の第３実施例のメモリーセル緒製造方法の様々な時点での積層を示す図である。 本発明の一実施例のメモリーセルアレイである。
符号の説明
１００ 積層
１０１ ガラス基板
１０２ 第１ソース／ドレイン領域
１０３ 第１電気絶縁層
１０４ ゲート領域
１１０ 積層
１１１ 第２電気絶縁層
１１２ 貫通穴
１２０ 不揮発性メモリーセル
１２１ ゲート絶縁電荷蓄積層
１２２ 炭素ナノチューブ
１２３ 第２ソース／ドレイン領域
２００ 積層
２１０ 積層
２１１ 酸化シリコン層
２２０ 積層
２３０ 積層
２３１ ゲート絶縁電荷蓄積層
２３２ 導電層
２４０ 積層
２４１ 窒化シリコン層
２５０ 不揮発性メモリーセル
２５１ 電気絶縁分離素子
３００ 積層
３０１ 触媒材料スポット
３１０ 積層
４００ メモリーセルアレイ
４０１ 第１メモリーセル
４０２ 第２メモリーセル
４０３ 第３メモリーセル
４０４ 第４メモリーセル
４０５ 第１ソース／ドレイン領域
４０６ 第１電気絶縁補助層
４０７ 第２電気絶縁補助層
４０８ 炭素ナノチューブ
４０９ ゲート領域
４１０ ゲート絶縁電荷蓄積層
４１１ 第３電気絶縁補助層
４１２ 第２ソース／ドレイン領域

Claims (17)

  1. チャネル領域として設計されているナノ素子を有する垂直電界効果トランジスタと、
    電荷蓄積層およびゲート絶縁層として上記ナノ素子を少なくとも部分的に取り囲む電気絶縁層とを有し、
    上記電気絶縁層が、
    電気的な電荷担体が、その内部への注入、または、その内部からの除去が選択的に可能になるように設計されており、
    ナノ素子の導電性が、上記電気絶縁層に注入された電気的な電荷担体によって、特有の影響を受けるように設計されている、不揮発性メモリーセル。
  2. 上記電気絶縁層が、
    酸化シリコン／窒化シリコン／酸化シリコンの積層、または、
    酸化アルミニウム層である、請求項１に記載のメモリーセル。
  3. 上記ナノ素子が、
    ナノチューブ、
    ナノチューブの束、または、
    ナノ円柱体を備えている、請求項１または２に記載のメモリーセル。
  4. 上記ナノ円柱体が、
    シリコン
    ゲルマニウム
    リン化インジウム
    窒化ガリウム
    ヒ化ガリウム
    酸化ジルコニウム、および／または、
    金属を含んでいる、請求項３に記載のメモリーセル。
  5. 上記ナノチューブが、
    炭素ナノチューブ、
    炭素−ホウ素ナノチューブ、
    炭素−窒素ナノチューブ、
    硫化タングステンナノチューブ、または、
    カルコゲニドナノチューブである、請求項３に記載のメモリーセル。
  6. 電界効果トランジスタの第１ソース／ドレイン領域としての第１導電層を備え、
    上記第１導電層上にナノ素子が成長している、請求項１〜５のいずれか１項に記載のメモリーセル。
  7. 上記第１導電層が、ナノ素子の形成を触媒する触媒材料から製造されている、請求項６に記載のメモリーセル。
  8. 電界効果トランジスタのゲート領域としての第２導電層を備え、
    上記第２導電層が、電気絶縁層を少なくとも部分的に取り囲んでいる、請求項１〜７のいずれか１項に記載のメモリーセル。
  9. 上記第２導電層の厚みが、ナノ素子の縦方向の長さよりも小さくなっており、
    ナノ素子を取り囲む電気絶縁層および第２導電層が、ナノ素子の一部を取り囲む環状構造を形成している、請求項８に記載のメモリーセル。
  10. 電界効果トランジスタの第２ソース／ドレイン領域としての第３導電層を備え、
    上記第３導電層が、ナノ素子上に形成されている、請求項１〜９のいずれか１項に記載のメモリーセル。
  11. 多結晶材料またはアモルファス材料を含む基板の上、および／または基板の中に形成されている、請求項１〜１０のいずれか１項に記載のメモリーセル。
  12. 誘電材料、金属材料およびナノ構造の材料のみから形成されている、請求項１〜１１のいずれか１項に記載のメモリーセル。
  13. 請求項１〜１２のいずれか１項に記載のメモリーセルを複数有し、
    上記メモリーセルが、相互に隣接して、および／または相互に積み重ねて形成されている、メモリーセルアレイ。
  14. チャネル領域として設計されているナノ素子を有する垂直電界効果トランジスタを形成し、
    電荷蓄積層およびゲート絶縁層として上記ナノ素子を少なくとも部分的に取り囲む電気絶縁層を形成し、
    上記電気絶縁層を、
    電気的な電荷担体が、その内部への注入、または、内部からの除去が選択的に可能になるように設計し、
    ナノ素子の導電性が、上記電気絶縁層に注入された電気的な電荷担体によって、特有の影響受けるように設計する、不揮発性メモリーセルの製造方法。
  15. 第１導電層を、電界効果トランジスタの第１ソース／ドレイン領域として形成し、
    続いて、第２導電層を、電界効果トランジスタのゲート領域として形成し、
    第１導電層の部分領域を、第２導電層に貫通穴を挿入することによって露出し、
    電気絶縁層を、貫通穴の上面に形成し、
    ナノ素子を、貫通穴の第１導電層の露出した部分領域に成長させる、請求項１４に記載の方法。
  16. 第１導電層を、電界効果トランジスタの第１ソース／ドレイン領域として形成し、
    続いて、補助層を形成し、
    第１導電層の部分領域を、補助層に貫通穴を挿入することによって露出し、
    ナノ素子を、貫通穴の第１導電層の露出した部分領域に成長させ、
    補助層を除去し、
    電気絶縁層をナノ素子の上面に形成する、請求項１４に記載の方法。
  17. ナノ素子を、ソース／ドレイン領域上にまず自立して垂直に成長させ、
    続いて、残りの垂直電界効果トランジスタを形成する、請求項１４に記載の方法。
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