JP2010531065A - ナノチューブ縦型電界効果トランジスタの形成方法 - Google Patents
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Abstract
Description
本出願は、2007年6月20日に出願された本願と同一の譲受人が所有する米国特許出願第11/765,735号明細書、「Nanotube Device and Method of Fabrication」に関連する主題を含み、上記出願の開示内容はすべて参照により本明細書に援用される。
本発明は、米空軍科学研究局に認定された助成金契約番号AFOSR Grant:FA9550−05−1−0461に基づく米国政府の補助を受けてなされたものである。米国政府は本発明に一定の権利を有する。
れかつ第1開口部より直径が小さい、ステップと、電気泳動により第1導電層の上にナノチューブを堆積させるステップとを含む、方法を提供する。
σ=ε0εrE 式(1)
ここで、Eはアノードとカソードとの間の電界の大きさであり、ε0は自由空間の誘電率であり、εrは液体の相対誘電率である。
一端は、開口部306によって画定される導電層302の領域(すなわち、開口部の底部の露出領域)の、たとえば、画定された領域の中心数ナノメートル内に取り付けられる。
を提供するガイドとしてのナノスケールレンズ設計に対して、有限要素解析を用いることができる。
向寸法または横断寸法(線X−X’で示す方向に沿った)とも呼ばれる幅(W)と、長手方向寸法(線Y−Y’によって示す方向に沿った)とも呼ばれる長さ(L)とによって特徴付けられ、LはWより大きい。この例では、幅Wは、1つのナノチューブのみを横断方向に沿って堆積させることができるように十分狭いように設計されている。したがって、堆積するナノチューブはすべて、長手方向に沿って、線パターンで堆積し、すなわち互いに隣接して整列する。
れる。すなわち、VFETに対するパターニングが、CMOSの金属レベルのうちの1つまたは複数(VFETの場合は少なくとも3つの金属レベルが必要である)と同時に行われ、VFETレベルデバイスロジックが、「横型トランジスタ」配線とともに配線レベル内に組み込まれる。VFETは、「横型トランジスタ」ロジックとともにロジック図全体の一部となる。
5およびゲート誘電体714を収容するようにおよそ十分な空間があるようにすることが含まれる。SWNT735を堆積させた後、好適な誘電材料を、SWNT735の周囲の開口部730領域の残りの部分を充填するように堆積させる(この間、電界を用いて、PECVDの間に導電層704にゲート誘電体がないようにする)。この方法には、MWNT725を、EPD懸濁液において図7Bに示すステップ堆積に対して狭い範囲のナノチューブ径を提供するように事前選別する必要がある。
に、本発明の実施形態を、概して、種々のデバイスの製造に対し単層、多層、半導体または金属ナノチューブを堆積させることに対して適用することができる。
Claims (16)
- ナノチューブ電界効果トランジスタ(FET)を形成する方法であって、
第1導電層、第1絶縁層、第2導電層および第2絶縁層の順序で材料を有する多層スタックを提供するステップと、
前記第2絶縁層の少なくとも上部分に第1開口部を形成するステップと、
前記第2導電層および前記第1絶縁層に第2開口部を形成することにより前記第1導電層の領域を露出させるステップであって、前記第2開口部が、前記第1開口部に対して中心に位置合せされかつ前記第1開口部より直径が小さい、ステップと、
電気泳動により前記第1導電層の上にナノチューブを堆積させるステップと、
を含む、方法。 - 前記ナノチューブの第1端が、前記露出した領域の中心に近接して前記第1導電層に接触する、請求項1に記載の方法。
- 前記ナノチューブが単層カーボンナノチューブである、請求項1に記載の方法。
- 前記電気泳動が、前記第2導電層にバイアス電圧を印加することを含む、請求項1に記載の方法。
- 前記電気泳動が、前記多層スタックを、電解質を収容する液槽においてナノチューブの懸濁液にさらすことと、前記第2導電層と前記液槽内の電極との間に前記バイアス電圧を印加することと、を含む、請求項4に記載の方法。
- 前記第1導電層が、前記FETのソースまたはドレインのうちの一方を形成し、前記第2導電層が、前記FETのゲートを形成する、請求項1に記載の方法。
- 前記第2開口部内の前記第2導電層の垂直側壁の上に誘電体層を提供するステップであって、前記誘電体層が前記FETのゲート誘電体を形成する、ステップ
をさらに含む、請求項1に記載の方法。 - 前記第2絶縁層の上に第3導電層を提供するステップであって、前記第3導電層が、前記ナノチューブの一端と接触しかつ前記FETのソースまたはドレインのうちの一方を形成する、ステップ
をさらに含む、請求項1に記載の方法。 - 前記第1導電層および前記第2導電層が、各々、相補型金属酸化膜半導体(CMOS)の2つのメタライゼーションマスクレベルの一部として提供され、前記CMOSおよび前記FETが1つの半導体構造体のデバイスである、請求項1に記載の方法。
- ナノチューブ電界効果トランジスタ(FET)を形成する方法であって、
下部導電層の上に形成された絶縁層の上に少なくとも上部導電層を有する構造体を提供するステップと、
前記上部導電層および前記絶縁層内に開口部を形成することにより、前記上部導電層の垂直側壁および前記第1導電層の水平領域を露出させるステップと、
前記上部導電層の前記垂直側壁の上に誘電体層を形成するステップと、
電気泳動により前記第1導電層の上に1つのナノチューブを堆積させるステップであって、前記ナノチューブの第1端が前記水平領域の中心に近接して前記導電層と接触する、ステップと、
前記ナノチューブの中間部分と前記誘電体層との間に接点を提供するように前記ナノチ
ューブを方向付けるステップと、
を含む、方法。 - 前記ナノチューブを方向付けるステップが、前記上部導電層および前記下部導電層に電圧を印加することによって行われる、請求項10に記載の方法。
- 前記下部導電層が前記FETのソースまたはドレインのうちの一方を形成し、前記上部導電層が前記FETのゲートを形成し、前記誘電体層が前記FETのゲート誘電体を形成し、前記ナノチューブの前記中間部分が前記FETのチャネル領域を形成する、請求項10に記載の方法。
- 半導体構造体を形成する方法であって、
基板の上に横型電界効果トランジスタ(FET)を形成するステップと、
前記横型FETの上に縦型ナノチューブ電界効果トランジスタ(NT−FET)を形成するステップと、
を含み、
前記縦型NT−FETが、
(a)第1導電層の上に少なくとも第1絶縁層を有する構造体を提供するステップと、
(b)前記第1絶縁層に第1開口部を形成することにより、前記第1導電層の領域を露出させるステップと、
(c)電気泳動により前記第1導電層の上に少なくとも1つのナノチューブを堆積させるステップであって、前記少なくとも1つのナノチューブが、前記露出領域の中心に近接して前記第1導電層と接触する一端を有する、ステップと、
を含み、前記第1導電層が前記NF−FETのソースまたはドレインのうちの一方を形成する方法を用いて形成される、方法。 - 前記構造体が、前記第1絶縁層の上に形成される第2導電層と、前記第2導電層の上に形成される第2絶縁層とをさらに備え、
前記第2絶縁層に第2開口部を形成するステップであって、前記第2開口部の直径が、前記第1開口部の直径より大きくかつ前記第1開口部に対し中心に位置合せされる、ステップと、
ナノチューブの懸濁液を収容する液槽に前記構造体を浸漬させながら、前記第2導電層にバイアス電圧を印加することにより電気泳動を行うステップと、
をさらに含む、請求項13に記載の方法。 - 複数のナノチューブ電界効果トランジスタを形成する方法であって、
第1導電層の上に第1絶縁層を提供するステップと、
前記第1絶縁層に細長い開口部を形成することにより前記第1導電層の領域を露出させるステップであって、前記開口部が幅と幅より大きい長さとによって特徴付けられる、ステップと、
電気泳動により前記第1導電層の上に複数のナノチューブを線パターンで堆積させるステップと、
を含み、
前記開口部の前記幅が、前記ナノチューブの堆積を前記線パターンに制限するのに十分小さく、ナノチューブの数が前記開口部の前記長さによって確定される、方法。 - 少なくとも1つの横型相補型金属酸化膜半導体(CMOS)デバイスを有する基板であって、前記CMOSが少なくとも3つの金属配線レベルを有する、基板と、
前記CMOSデバイスの上に形成される縦型カーボンナノチューブ電界効果トランジスタ(CNT−FET)と、
を具備し、
前記縦型CNT−FETが、前記CMOSデバイスの前記それぞれの3つの金属配線レベルの材料から形成されるソース、ドレインおよびゲートを有する、半導体デバイス。
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