KR101015498B1 - 수직 카본나노튜브 전계효과트랜지스터 및 그 제조방법 - Google Patents

수직 카본나노튜브 전계효과트랜지스터 및 그 제조방법 Download PDF

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Abstract

수직 카본나노튜브를 전계효과트랜지스터 및 그 제조방법에 관해 개시한다. 개시된 제조방법은 제 1 전극 상에 제1매립층 및 제2매립층 그리고 제1매립층 및 제2매립층 사이의 희생층을 포함하는 다중적층을 형성하는 단계; 상기 다중적층에 수직의 우물을 형성하는 단계; 상기 우물에 CNT를 성장하는 단계; 상기 우물이 형성된 다중적층 위에 상기 CNT에 접속되는 제2전극을 형성하는 단계; 상기 제2전극위에 보호층을 형성하는 단계; 상기 희생층을 제거하여 제1매립층과 제2매립층 사이로 CNT를 노출시키는 단계; 상기 CNT의 노출면에 게이트 절연층을 형성하는 단계; 상기 수직의 CNT를 둘러싸는 게이트를 게이트 절연층 상에 형성하는 단계;를 포함한다. 따라서, 채널은 게이트에 의해 완전히 둘러싸이게 되며, 따라서 게이트의 전계효과가 극대화된다. 또한, 완전히 둘러싸인 채널에 형성되는 공핍층 (depletion layer)이 일종의 완전한 공핍층(fully depletion layer)이 되기 때문에 Ion/Ioff가 향상된다.
전계효과, 트랜지스터, 카본나노튜브, 수직형, 에워싸인

Description

수직 카본나노튜브 전계효과트랜지스터 및 그 제조방법{Vertical carbon nanotube - field effect transistor and method of manufacturing the same}
도 1a는 본 발명에 따른 트랜지스터의 개념을 설명하는 도면이다.
도 1b는 도 1a에 개념적으로 도시된 본 발명에 따른 트랜지스터의 종단면도이다.
도 2a 내지 도 2d는 본 발명의 트랜지스터에 적용되는 카본나노튜브 및 카본 나노튜브 번들의 개략적 사시도이다.
도 3은 본 발명에 따른 둘러싸인 게이트 카본나노튜브 트랜지스터의 개략적 단면도이다.
도 4a 내지 도 4l은 본 발명에 따른 트랜지스터의 제조공정도이다.
도 5a는 본 발명에 따른 트랜지스터의 CNT 주위의 전기 포텐셜을 분포도를 보이며, 도 5b는 CNT 표면의 전기 포텐셜의 크기를 나타낸 보인 도면이다.
본 발명은 수직 카본나노튜브 전계효과트랜지스터(Vertical carbon nanotube field effect transistor) 및 그 제조방법에 관한 것으로서, 상세히는 게이트 및 게이트 절연막에 의해 둘러싸인 카본나노튜브를 채널로 이용하는 수직 카본나노튜브 전계효과트랜지스터 (Vertical carbon nanotube - Field effect transistor) 및 그 제조방법에 관한 것이다.
반도체 소자의 집적화가 급격히 진행됨에 따라 고전적인 구조의 CMOS 반도체 소자의 축소 즉 스케일링(scaling)이 한계에 다다르게 되었다. 스케일링은 소자를 고집적, 고성능, 저전력화하기 위하여 게이트 전극의 폭과 길이를 줄이고, 단위 소자(unit element)간 고립면적(isolation area)을 최소화 하며, 게이트 절연층의 두께와 접합 깊이(junction depth)를 얇게 하는 방향으로 진행되고 있다. 그러나 이러한 모든 시도는 근본적으로 게이트 제어능력(gate controllibilty)이 보장되어야 하므로 궁극적으로는 트랜지스터의 Ion/Ioff(on-cuurent off-current ratio)가 극대화 되어야 한다. 2001년 ITRS(International Technology Roadmap for Semiconductors)의 로드맵에 의하면, 최근에 구동전류 (drive current)를 향상시키기 위하여 SOI (silicon-on-insulator) 기판을 이용한 UTB-FD SOI 트랜지스터(ultra-thin body fully depleted SOI Transistor)[S.Fung et al., IEDM-2001, p.629], Strained Si 채널을 이용하여 전자 이동도(electron mobility)를 향상시키는 Band-engineered transistor [K. Rim, et al., VLSI 2002 page 12 ]등이 연구되고 있다. 또한, 수직트랜지스터 (Vertical transistor)[Oh, et al., IEDM-2000, page 65], Fin-FET[Hisamoto, et al., IEEE Trans. On Electron Device 47, 2320 (2000)], double-gate transistor[Denton, et al., IEEE Electron Device Letters 17, 509 (1996)]등 다양한 3차원 구조의 실리콘 트랜지스터들이 시도되고 있다. 그러나, 3차원 게이트 구조의 실리콘 트랜지스터에 있어서는, 게이트의 전계 효과를 극대화시키기 위해서 게이트의 구조를 변형시키는데 공정상의 어려움이 있다. 특히, 채널로 사용되는 실리콘은 실리콘 기판을 이용하거나, 증착과 패터닝 공정에 의해서 3차원 구조가 결정된 실리콘막을 사용해야 하기 때문에 3차원 게이트 구조 공정이 복잡해진다.
한편, 최근에는 스케일링 한계에 도달해 있는 실리콘 소자의 문제를 극복하기 위한 방안으로 카본나노튜브를 채널로 이용한 트랜지스터가 제안되었으며, 탠스(Tans)와 덱커(Dekker) 등은 상온에서 동작하는 카본나노튜브 트랜지스터를 보고하였다 [Tans, et al., Nature 393, 49 (1998)]. 특히, 카본나노튜브의 수평성장 기술 [Hongjie Dai, et al., Appl. Phys. Lett. 79, 3155 (2001)]과 나노 구멍으로부터 카본나노튜브를 수직 성장시키는 기술들[Choi, et al., Adv. Mater. 14, 27 (2002); Duesberg, et al., Nano Letters]이 개발되므로 이를 소자에 응용하고자 하는 연구가 활발히 진행되고 있다. 이러한 연구에 있어서, 카본나노튜브 트랜지스터의 게이트 제어력의 확보를 위한 구조 및 이를 용이하게 제작하는 방법의 개발이 해결되어야 할 하나의 과제이다.
따라서, 본 발명은 게이트가 카본나노튜브 채널을 완전히 둘러싸므로 게이트 제어력 (gate controllability)이 향상되고 제작이 용이한 수직 카본나노튜브 전계효과 트랜지스터( Vertical CNT Field Effect Transistor) 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따르면,
기판 상에 형성되는 제 1 전극;
상기 제1전극에 대해 수직상태로 형성되는 CNT;
상기 CNT의 상당에 마련되는 제2전극;
상기 제1전극의 상부에 마련되는 제1매립층;
상기 제1매립층과 소정간격을 유지하며 상기 제2전극의 저부에 마련되는 제2매립층;
상기 제1매립층과 제2매립층 사이로 노출된 CNT의 채널부분에 형성되는 게이트 절연층;
상기 제1매립층과 제2매립층의 사이에서 상기 게이트 전극을 감싸는 형태로 마련되는 게이트;를 구비하는 카본나노튜브 전계효과트랜지스터가 제공된다.
상기 본 발명의 트랜지스터에 있어서, 상기 게이트 절연층은 상기 제1매립층과 제2매립층의 표면으로 확장 형성되어 있는 것이 바람직하며, 또한, 상기 제2전극 위에는 보호층이 형성되는 것이 바람직하다.
또한, 상기 목적을 달성하기 위하여 본 발명의 트랜지스터의 제조방법은:
가) 기판 상에 제 1 전극을 형성하는 단계;
나) 상기 제 1 전극 상에 제1매립층 및 제2매립층 그리고 제1매립층 및 제2매립층 사이의 희생층을 포함하는 다중적층을 형성하는 단계;
다) 상기 다중적층에 수직의 우물을 형성하는 단계;
라) 상기 우물에 CNT를 성장하는 단계;
마) 상기 우물이 형성된 다중적층 위에 상기 CNT에 접속되는 제2전극을 형성하는 단계;
바)상기 제2전극위에 보호층을 형성하는 단계;
사) 상기 희생층을 제거하여 제1매립층과 제2매립층 사이로 CNT를 노출시키는 단계;
아) 상기 CNT의 노출면에 게이트 절연층을 형성하는 단계;
자) 상기 CNT를 둘러싸는 게이트를 게이트 절연층 상에 형성하는 단계;를 포함한다.
상기 본 발명의 제조방법에 있어서, 상기 제1, 제2매립층은 BSG(borosilicate glass)로 형성하는 것이 바람직하며, 상기 게이트절연층을 형성하는 단계에서 CNT의 노출표면을 포함하는 상기 적층구조물의 노출면 전체에 대해 게이트 절연물질을 퇴적하는 것이 더욱 바람직하다.
또한, 상기 게이트절연층을 실리콘나이트라이드로 형성하며, 상기 게이트를 형성하는 단계는: 게이트를 위한 금속층을 퇴적하는 단계; 금속층 위에 보호층을 형성하는 단계; 소정패턴으로 상기 보호층으로부터 상기 제2매립층까지 식각하는 단계;를 포함하는 것이 바람직하다. 이때에 게이트 물질은 화학기상증착법과 원자층증착법 중의 어느 하나의 방법으로 형성되는 것이 바람직하다.
또한, 보다 효과적인 CNT 의 성장을 위하여, 상기 제1전극의 표면에 촉매층을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 트랜지스터에서 채널로 사용되는 카본나노튜브는 도핑 공정이 필요없는 장점이 있고 물질의 특성상 전자 이동도가 실리콘 보다 뛰어난 장점을 가지고 있다.
도 1a는 실린더형 카본나노튜브를 채널로 이용한 본 발명에 따른 트랜지스터의 구조적 개념을 설명하는 도면이며, 도 1b는 그 종단면도이다.
도 1a 및 도 1b에 도시된 바와 같이 카본나노튜브(CNT)에서 게이트(Gate, 20)에 의해 덮혀진 부분은 전계(電界, E)가 형성되는 채널 영역(이하 채널, 11)이며, 게이트가 겹쳐지지 않는 양측 부분은 단순한 전기적 경로로서의 소스 영역(12a)과 드레인 영역(13a)이다. 즉, 카본나노튜브의 중간부분을 감싸는 게이트(20)에 의해 채널 및 그 양측의 소스 및 드레인 영역이 정의(define)된다. 게이트(20)와 채널의 사이에는 게이트 절연층(21)이 개재되어 있다.
상기와 같은 구조를 가지는 본 발명에 따른 트랜지스터는 도 1b에 도시된 바와 같이 게이트가 채널 영역을 완전히 둘러싸고 있으므로, 게이트(20)에 의해 전계를 효과적으로 채널에 형성할 수 있고 따라서 그 효과를 극대화할 수 있다. 또한, 채널(11)이 게이트(20)에 의해서 완전히 둘러싸여 있기 때문에 전계에 의해서 형성되는 공핍층(depletion layer)이 기판으로부터 격리되기 때문에 Ion/Ioff를 극대화할 수 있게 된다.
상기 카본나노튜브는 제조방법에 따라서 도 2a 내지 도 2d 등에 도시된 바와 같은 알려진 형태를 가질 수 있다. 도 2a는 단일벽 카본나노튜브 (Sigle-wall carbon nanotube), 도 2b는 다중벽 카본나노튜브(Multi-wall carbon nanotube), 도 2c는 다수의 단일벽 카본나노튜브가 원형 다발상태로 집성된 카본나노튜브 번들(bundle)을 나타내며, 그리고 도 2d는 다수의 단일벽 카본나노튜브가 평면 상태로 배열된 카본나노튜브 배열을 나타내 보인다.
본 발명에서는 바람직하게 도 2d에 도시된 바와 같이 평면상으로 배열된 카본나노튜브 배열을 채널재료로 이용한다.
도 3은 본 발명에 따른 트랜지스터의 개략적 단면도이다. 도 3을 참조하면, 기판(10) 상면에 제1전극, 예를 들어 드레인(12)이 형성되어 있고, 이 위에 채널로 사용되는 카본나노튜브(CNT)가 수직한 방향으로 배치되어 있다. 그리고 카본 나노튜브(CNT)의 상단에는 제2전극, 예를 들어 소스(13)가 마련되어 있다. 상기 카본 나노튜브(CNT)의 중간부분인 채널(11)은 게이트(20)에 의해 감싸여져 있고, 나머지 부분은 카본나노튜브(CNT)를 보호 및 지지를 위한 절연층물질에 의한 스페이서로서의 매립층(30)에 의해 보호되고 있다. 여기에서, 게이트(20)와 채널(11)의 사이에 게이트 절연층(21)이 형성되어 있으며, 바람직하게 게이트 절연층(21)은 카본나노튜브(CNT)의 채널(11)을 감싸면서 상기 제1전극 즉 드레인(12)과 제2전극 즉 소스(13)의 표면에 까지 확장되어 있다.
상기 매립층(30)은 게이트(20)와 드레인(13) 사이의 제1매립층(31)과 게이트(20)와 소스(12)의 사이에 마련되는 제2매립층(32)을 포함한다. 여기에서 상기 게이트 절연층(21)은 매립층(30)의 제1매립층(31)과 제2매립층(32)의 사이에 마련되어 게이트(20)와 상기 매립층(30)를 격리시킨다. 위의 설명에서 제1전극(13)과 제2전극(12)은 드레인 및 소스로서 설명되었으나, 그 반대로 소스 및 드레인이 될 수 있다.
또한, 상기 제1전극(13)의 표면에 촉매층(미도시)이 존재할 수 있다. 이 촉매층은 카본나노튜브를 성장시 위해 사용된 선택적 요소이며, 이 촉매층 없이도 카본나노튜브의 성장은 가능하나 촉매층 없이 성장된 카본나노튜브의 결정성(품질)이 촉매층을 이용해 성장된 카본나노튜브의 결정성에 비해 떨어진다.
상기와 같이 게이트(20)가 채널(11) 즉 카본나노튜브(CNT)의 중간부분을 완전히 감싸는 구조를 가지므로 채널에 대한 전계효과를 극대화된다. 또한, 채널이 게이트에 의해 완전히 둘러 싸인 상태이므로 게이트 전계에 의해 완전한 공핍층 (fully depletion layer)을 얻어지고 따라서 Ion/Ioff가 극대화된다.
이하, 본 발명에 따른 수직 카본나노튜브 전계효과 트랜지스터 및 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하의 공정 설명에서 반도체 소자의 제조방법이나 이에 관련된 성막방법에 관련된 기술내용 중 알려진 기술에 대해서는 설명되지 않고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다.
도 4a에 도시된 바와 같이, 기판(10) 상에 금속을 증착(deposit)한 후 이를 패터닝하여 제1전극(13)을 형성한다. 이때에 제1전극(13)의 표면에 CNT 성장을 위한 촉매층이 형성될 수 있다.
도 4b에 도시된 바와 같이, 상기 제1전극(13) 상에 3층 구조의 절연물질층(31, 33, 32)을 형성한다. 여기에서 중간층(33)은 희생층으로서 예를 들어 실리콘옥사이드(SiO2)로 형성되며, 중간층(33) 상하의 물질층은 전술한 매립층(30)의 제1매립층(31) 및 제2매립층(32)으로서 예를 들어 BSG(borosilicate glass)이다. 상기 중간층(33)은 상기 매립층(30)의 제1매립층(31) 및 제2매립층(32)에 대한 높은 에칭 선택도(selectivity)를 가진다.
도 4c에 도시된 바와 같이, 상기 적층구조물의 중앙부분에서 제1전극(13)에 이르는 우물(60a)을 형성한다. 이 우물(60a)의 바닥으로는 제1전극(13)의 표면 또는 제1전극(13)의 표면에 형성된 촉매층(미도시)이 노출된다.
도 4d에 도시된 바와 같이, 상기 우물(60a) 내에 알려진 화학기상증착법, 전기영동법에 등에 의해 CNT(11)를 성장시킨다. 이때에 제1전극(13)의 표면에 촉매층이 형성되어 있는 경우 이의 표면으로부터 카본나노튜브의 성장이 시작된다.
도 4e에 도시된 바와 같이, 상기 절연물질층의 제2매립층(32) 위에 금속 및 절연물질을 순차적으로 퇴적하여 제2전극(12) 및 이 위의 제1보호층(14)을 형성한다. 여기에서 제2전극(12)은 금, 니켈, 알루미늄 등으로 형성될 수 있으며, 상기 제1보호층(14)은 실리콘나이트라이드(Si3N4) 또는 실리콘옥사이드(SiO2 )로 형성될 수 있다.
도 4f에 도시된 바와 같이, 상기 제1보호층(14), 제2전극(12) 및 제2매립층(32)까지 소정 패턴으로 식각한다.
도 4g에 도시된 바와 같이, 상기 적층물의 표면에 전체에 절연물질을 증착하여 제2보호층(15)을 형성한다. 이때에 이 제2보호층(15)을 상기 제1보호층(14)과 같은 물질, 예를 들어 실리콘나이트라이드 또는 실리콘옥사이드로 형성한다.
도 4h에 도시된 바와 같이, 제2보호층(15)에서 상기 CNT의 채널영역(11)를 감싸는 부분을 제외한 나머지 부분을 제거한다. 따라서, 제2보호층(15)은 제2전극(12) 위에와 제2전극(12) 및 제2매립층(32)의 측면 부분에만 잔류한다.
도 4i에 도시된 바와 같이, 상기 중간층 즉 희생층(33)을 제거하여 상기 제1매립층(31)과 제2매립층(32) 사이에서 CNT의 채널영역(11)이 노출되도록 한다. 이때에 희생층인 중간층(33)의 제거는 습식 또는 건식, 바람직하게는 습식 에칭에 의해 제거된다.
도 4j에 도시된 바와 같이 상기 기판(10)에 형성된 적층구조물의 노출된 표면에 고유전물질로된 게이트 절연층(21)을 형성한다. 이때에 게이트 절연층(21)은 실리콘나이트라이드 또는 실리콘 옥사이드 등으로 형성되며, 성공적인 게이트 절연층(21)을 형성하기 위하여 층덮힘(step coverage)이 우수한 화학기상증착법 또는 원자층증착법등이 적용된다.
도 4k에 도시된 바와 같이, 화학기상증착법 또는 원자층증착법 등에 의해 상기 적층구조물의 노출된 전표면, 특히 상기 중간층(33)이 제거된 부분에 게이트물질층(20)을 형성한다.
도 4l에 도시된 바와 같이 상기 게이트 물질층(20)를 패터닝하여, 상기 CNT 채널영역(11)에만 게이트(20)를 형성하여 목적하는 CNT 전계효과트랜지스터를 얻는다.
상기와 같은 공정은 하나의 실리콘 웨이퍼 등과 같은 기판 상에서 다수의 트랜지스터에 대하여 수행된다.
도 5는 본 발명에 따른 트랜지스터에 대한 전기 포텐셜의 계산 결과를 보이 의 실시예이다. 여기서 CNT의 길이는 1um 이며 CNT의 직경은 40nm로 설정하였고, CNT를 둘러싸고 있는 게이트 절연층은 실리콘 옥사이드로서 그 두께는 20nm로 설정하였다. 이때에 게이트 전압은 5V로 하였다. 본 수치는 실시예를 위한 수치이며, 절대적인 의미를 갖지 않는다. 도 3에서 예시된 본 발명에 따른 트랜지스터에 있어서, CNT 주위에 국부적으로 전기장이 형성되는 것을 볼 수 있으며 반면에 게이트와 소스 또는 드레인 노드와의 영향은 그리 크지 않음을 알 수 있다. 도 5b 도시된 바와 같이 CNT 표면의 포텐셜 분포는 CNT의 위치에 따라 바뀌는데, 게이트가 위치한 부분은 게이트 전압이 5V일때, 최대 4.5V의 값이 주어졌으며 양쪽 끝부분으로 갈수록 점차 감소하여 양단에서는 제로(zero)가 됨을 알 수 있었다.
상기한 바와 같이 본 발명에 따르면 트랜지스터에서 실린더형 카본나노튜브를 채널로 이용하며, 게이트가 채널 영역을 완전히 둘러싸고 있으므로 게이트의 전계효과를 극대화할 수 있다. 또한, 완전히 둘러싸인 채널에 형성되는 공핍층 (depletion layer)은 일종의 완전한 공핍층(fully depletion layer)이 되기 때문에 Ion/Ioff를 극대화할 수 있게 된다. 공정 측면에서도 실리콘에서는 쉽게 구현할 수 없는 실린더형 채널 영역을 카본나노튜브 증착 공정에 의해서 용이하게 제작할 수 있는 장점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기 술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (10)

  1. 기판 상에 형성되는 제 1 전극;
    상기 제1전극에 대해 수직상태로 형성되는 CNT;
    상기 CNT의 상당에 마련되는 제2전극;
    상기 제1전극의 상부에 마련되는 제1매립층;
    상기 제1매립층과 소정간격을 유지하며 상기 제2전극의 저부에 마련되는 제2매립층;
    상기 제1매립층과 제2매립층 사이로 노출된 CNT의 채널부분에 형성되는 게이트 절연층;
    상기 제1매립층과 제2매립층의 사이에서 상기 게이트 절연층을 감싸는 형태로 마련되는 게이트;를 구비하는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연층은 상기 제1매립층과 제2매립층의 표면으로 확장형성되어 있는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2전극 위에는 보호층이 형성되어 있는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터.
  4. 가) 기판 상에 제 1 전극을 형성하는 단계;
    나) 상기 제 1 전극 상에 제1매립층 및 제2매립층 그리고 제1매립층 및 제2매립층 사이의 희생층을 포함하는 다중적층을 형성하는 단계;
    다) 상기 다중적층에 수직의 우물을 형성하는 단계;
    라) 상기 우물에 CNT를 성장하는 단계;
    마) 상기 우물이 형성된 다중적층 위에 상기 CNT에 접속되는 제2전극을 형성하는 단계;
    바)상기 제2전극위에 보호층을 형성하는 단계;
    사) 상기 희생층을 제거하여 제1매립층과 제2매립층 사이로 CNT를 노출시키는 단계;
    아) 상기 CNT의 노출면에 게이트 절연층을 형성하는 단계;
    자) 상기 CNT를 둘러싸는 게이트를 게이트 절연층 상에 형성하는 단계;를 포함하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1, 제2매립층은 BSG(borosilicate glass)로 형성하는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트절연층을 형성하는 단계는, 상기 CNT의 노출면 위로 적층된 구조물의 노출면 전체에 대해 게이트 절연물질을 증착하는 것을 포함하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트절연층을 실리콘나이트라이드, 실리콘 옥사이드 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  8. 제 4 항에 있어서,
    상기 게이트를 형성하는 단계는:
    게이트를 위한 금속층을 퇴적하는 단계;
    금속층 위에 보호층을 형성하는 단계;
    소정 패턴으로 상기 보호층으로부터 상기 제2매립층까지 식각하는 단계;를 포함하는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  9. 제 4 항 또는 제 8 항에 있어서,
    상기 게이트 물질을 화학기상증착법과 원자층증착법 중의 어느 하나의 방법 으로 형성하는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터의 제조방법.
  10. 제 4 항에 있어서,
    상기 제1전극 형성단계는 상기 제1전극의 표면에 촉매층을 형성하는 단계를 더 포함하며,
    상기 다중적층 형성단계의 상기 제1매립층은 상기 촉매층 상에 형성되며,
    상기 우물 형성단계는 상기 촉매층을 노출시키는 단계이며,
    상기 CNT는 상기 촉매층 상에 성장되는 것을 특징으로 하는 카본나노튜브 전계효과트랜지스터의 제조방법.
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