KR20110121630A - 나노와이어 메시 디바이스와 그 제조 방법 - Google Patents

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Abstract

반도체 구조물이 제공되며, 상기 구조물은 기판의 표면 상에 위치한 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (예를 들면, 반도체 나노와이어 메시)을 포함한다. 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들의 하나의 엔드 세그먼트는 소스 영역에 연결되고 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들의 다른 하나의 엔드 세그먼트는 드레인 영역에 연결된다. 게이트 유전체와 게이트 도체를 포함하는 게이트 영역은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들에 인접하고, 소스 영역들과 드레인 영역들은 게이트 영역과 자기 정렬된다 (self-aligned).

Description

나노와이어 메시 디바이스와 그 제조 방법{NANOWIRE MESH DEVICE AND METHOD OF FABRICATING SAME}
본 발명은 반도체 구조물 (a semiconductor structure) 및 그 제조 방법에 관한 것이다. 더 상세하게는, 본 발명은 복수의 수직으로 스택되고 (vertically stacked) 수직으로 이격된 (vertically spaced apart) 반도체 나노 와이어들과 그러한 반도체 구조물의 제조 방법에 관한 것이다.
뛰어난 정전기 특성 (superior electrostatics)으로 인해 게이트 올 어라운드 (gate-all-around) 나노와이어 채널 전계 효과 트랜지스터들 (field effect transistors) (이를테면, 나노와이어 FET들)은 현재의 평면(planar) CMOS 기술을 뛰어 넘는 고밀도 (density scaling)를 가능하게 해줄 것으로 기대가 된다. 그 기본 형태에 있어서, 나노와이어 FET는 소스, 드레인 및 상기 소스와 드레인 사이에 하나 또는 그 이상의 나노와이어 채널들을 포함한다. 하나 또는 그 이상의 나노와이어 채널들 주위를 둘러싸고 있는, 게이트 전극 (a gate electrode)은 소스와 드레인 사이의 나노와이어 채널을 통과하는 전자 흐름 (electron flow)을 제어한다 (regulate).
그러나, 나노와이어 FET의 아키텍처 (architecture)는 제조하는데 상당한 어려움이 따른다. “성장된 (grown)” 나노와이어들로부터 형성된 (built) “상향식 (bottom-up)” 나노와이어 디바이스들은 더 적은 결점들을 가진 채널 표면을 제공할 수 있는 반면, 벌크 재료들을 패터닝하고 에칭하여 형성된 “하향식 (top-down)” 나노와이어 디바이스들은 나노와이어들의 크기와 배치의 결정 (deterministic size and placement)에 이점을 제공한다. 현재로서는, 배치의 결정 (deterministic placement)이 고밀도 회로들을 위해서 필수적이므로, 하향식 접근법이 나노와이어 FET들을 고밀도의 레이아웃 (high layout density)으로 만들기 위해 실행 가능한 유일한 방법이다. 그러나, 배치의 결정이 어렵기 때문에, 아주 타이트한 게이트 피치의 나노와이어들을 제조하는 것과 전류전송 표면의 고밀도화(a high density of current-carrying surface)를 달성하는 것은 매우 힘든 일이다. 스케일된 (scaled) 게이트 피치는, 소스 콘택트 영역과 드레인 콘택트 영역으로 자기 정렬되는 (self-aligned) 게이트들이 필요하고; 전류전송 표면의 고밀도화를 달성하려면 나노와이어들이 서로 아주 가깝게 또는 스택되어 배치되어야 한다. 이전의 나노와이어 FET들의 제조는 모두 대체로 낮은 레이아웃 밀도에서 이루어졌고, 이 때문에 그러한 문제들을 피할 수 있었다.
스케일된 게이트 피치는 나노와이어들을 접촉 (contacting)하는 것을 어렵게 만든다. 하향식 패턴된 나노와이어들을 접촉하는 한 가지 일반적인 방법은 다수의 나노와이어들에 연결되는 큰 실리콘 소스/드레인 랜딩 패드를 사용하는 것이다. 랜딩 패드들은 처리하는 동안 기계적인 안정성을 제공하고, 디바이스 접촉 스킴 (contacting scheme)을 단순화하며 외부 저항을 줄일 수 있다. 하지만, 랜딩 패드들은 (최소 게이트 피치를 사용하는 로직 레이아웃들의 경우에) 고도로 (highly) 스케일된 게이트 피치를 얻기 위해서 그리고 외부 저항 (extrinsic resistance)과 기생 커패시턴스 (parasitic capacitance)에서 편차 (variations)를 최소화하기 위해 게이트와 정밀하게 정렬되어야 한다. 랜딩 패드들을 게이트에 정확하게 그리고 일관되게 정렬시키는 것은, 자기정렬 스킴을 사용하지 않으면, 요구되는(required) 게이트 피치들에서는 거의 불가능하다. 그 결과, 랜딩 패드들을 사용하지 않는 대체 스킴들 (alternate schemes)이 제안 되었다. 단순히 랜딩 패드들을 제거하면 나노와이어 소스/드레인 영역들만 남는다. 그럴 경우에, 소스/드레인 영역에 있는 각각의 나노와이어는 개별적으로 접촉되어야 한다. 나노와이어들은 고밀도의 레이아웃 기술을 위해서는 콘택트 비아들(contact vias)보다 더 작은 피치를 가질 것으로 예상되기 때문에, 나노와이어 소스/드레인 영역들은 콘택트 바들 (contact bars)에 의해서 접촉될 필요가 있는데; 콘택트 바들은 패터닝에 있어서 더 많은 복잡성이 요구되며 통상적으로 콘택트 바들과 제 1 금속 층 사이에 여분의 마스크 층을 삽입할 필요가 있다.
에피택셜하게 (epitaxially) 융합된 소스/드레인 영역들은 다수의 나노와이어들을 접촉하기 위해 제안된 또 다른 해법이다. 그러나, 에피택셜 공정들은 표면의 케미스트리 (surface chemistry), 결정 방위 (crystal orientation) 및 성장 조건들 (growth conditions)에 극도로 민감하기 때문에 결점들이 있다. 예를 들면, 에피택셜 성장 공정에서, 게이트 상의 기생 성장을 막아야 하고, 디바이스 구조물의 나머지 부분을 에피택시 형성 이전의 과도한 청소로부터 보호해야 하며, 에피택셜 성장의 패시팅 (faceting) 및 방향을 제어해서 기생 커패시턴스와 저항 이 둘을 최소화하고 다르게 도핑된 (doped) 소스 및 드레인 표면들 상에서 비슷한 성장을 이루도록 해야 한다.
고밀도의 전류전송 표면을 얻는 것은 고밀도 레이아웃 나노와이어 FET들을 만드는데 있어서 또 다른 어려움이다. 더 나은 정전기 특성(electrostatics)을 가능하게 하기 위해 나노와이어들의 직경이 감소됨에 따라, 각 나노와이어의 전류전송 표면 (또는 벌크 인버전 (bulk inversion)의 경우에는, 면적)도 또한 감소되고, 이는 동일한 밀도의 전류전송 표면 또는 면적을 얻기 위해서는 더 많은 나노와이어들이 서로 더 가깝게 밀착해서 배치되어야 한다는 것을 의미한다. 예를 들어, 4 nm의 직경을 가진 나노와이어들이, 동일한 레이아웃 면적 (footprint)을 갖는 평면 디바이스(planar device)와 동일한 유효 너비(effective width)를 산출하기 위해서는, 12 nm의 피치로 배치되어야 할 필요가 있다. 너비 방향으로 레이아웃 밀도를 높이는 한가지 방법은 나노와이어들 중 단 하나의 층을 사용하는 것보다는, 나노와이어들을 수직으로 스택 (stack)하는 것이다. 이것은 나노와이어 FET들과 같은 게이트 올 어라운드 디바이스들에는 유일한 해결책이다.
2006 IEEE에 발표된, “하향식 CMOS 공정에 의해서 제조된 트윈 실리콘 나노와이어 MOSFETS (TSNWFETS)에서 단일 전자 터널링 및 탄도 전송의 관찰 (Observation of Single Electron Tunneling and Ballistic Transport in Twin Silicon Nanowire MOSFETS (TSNWFETS) Fabricated by Top-Down CMOS Process)”이라는 제목의 조근휘외 공저 논문에서 수평 방향으로 서로 이격되어 있는 두 개의 실리콘 나노와이어를 포함하는 나노와이어 FET 구조물을 공개하고 있다. 구체적으로 설명하면, 상기 논문은 수평으로 이격된 트윈 나노 와이어-함유 FinFET를 공개하는데, 이는 고급 리소그래피 기술(advanced lithography)을 사용하지 않는다. 상기 논문에서 제공된 수평으로 이격된 트윈 나노 와이어-함유 구조물의 전류전송 밀도는 제한적이며, 추가적인 스케일링을 계속하면, 상기 논문에서 제공된 구조물을 사용하는 경우 전류전송 밀도의 추가적인 감소가 관찰될 것이다.
따라서, 디바이스의 접촉 스킴 (contacting scheme) 및 확장성 (scalability)을 향상시키면서, 상기 디바이스의 전류전송 밀도를 증가시키는, 나노와이어 FET 구조물 및 그 제조 방법이 요구된다.
본 발명은 반도체 구조물을 제공하며, 예를 들면, 개선된 콘택트 스킴 및 확장성을 갖는, 나노와이어 FET 구조물을 제공한다. 더욱이, 이러한 개선점들에 더해서, 본 발명은 전류전송 밀도가 증가된 반도체 구조물을 제공한다. 또한, 본 발명의 구조물은 접합 프로파일들 (in junction profiles)에 있어서 개선된 수직 균일성 (vertical uniformity)을 갖는다. 그러므로, 본 발명의 구조물의 높이는 (즉, 스택된 반도체 나노와이어들의 수는) 하향식 주입공정 (top-down implant)으로부터 소스와 드레인 접합부를 정의 (define)하는 능력에 의해서 한정되지 않는다. 본 발명의 구조물은, 본 발명의 공정 동안에 얇은, 자기 제한적인 (thin, self-limiting) 계면 산화물 (interfacial oxide)이 도핑되지 않은 반도체 나노와이어들 상에 통상적으로 형성되므로, 선행 기술인 FinFET 구조물들과 비교해서 감소된 게이트-소스/드레인 (gate-to-source/drain) 커패시턴스를 갖는 것으로 또한 관찰된다.
본 발명의 일 실시 예에서, 반도체 구조물이 제공되며, 상기 구조물은 기판의 표면 상에 위치한 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (예를 들면, 나노와이어 메시)을 포함하고, 각 반도체 나노와이어는 두 개의 엔드 세그먼트 (end segment)를 가지며, 상기 엔드 세그먼트들 중 하나는 소스 영역에 연결되고 나머지 하나는 드레인 영역에 연결된다. 본 발명의 구조물은 또한 게이트 영역을 포함하며, 상기 게이트 영역은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들의 적어도 일부분 위에 위치하는 게이트 유전체 (gate dielectric) 및 게이트 전도체 (gate conductor)를 포함한다. 본 발명의 구조물 내의 각 소스 영역과 각 드레인 영역은 게이트 영역과 자기 정렬된다.
본 발명의 다른 실시 예로서, 전술한 반도체 구조물의 제조 방법이 제공된다. 본 발명의 방법은 먼저 반도체 재료와 희생 재료의 교호층들(alternating layers)을 포함하는 패턴된 재료 스택 (material stack) 상단에 (atop) 복수의 패턴된 하드 마스크들을 제공하는 단계를 포함한다. 이 단계에서 사용되는 패턴된 재료 스택의 최하부 층 (bottommost layer)은 반도체 기판의 탑 반도체 층(top semiconductor layer) 이다. 그 다음, 적어도 하나의 더미 게이트 (dummy gate)가 복수의 패턴된 하드 마스크들 각각의 중앙 부분 위에 (over) 형성된다. 더미 게이트가 형성된 후에, 희생 재료 층이 상기 적어도 하나의 더미 게이트에 인접해서 형성된다. 그 다음, 상기 적어도 하나의 더미 게이트는 희생 재료 층에 트렌치를, 상기 복수의 패턴된 하드 마스크들의 중앙 부분 위에 형성하기 위해 제거되며, 상기 트렌치는 나노와이어 채널 영역을 소스 및 드레인 영역들로부터 구분해준다. 더미 게이트가 제거된 후에, 트렌치 내의 패턴된 재료 스택은 복수의 패턴된 하드 마스크들을 식각 마스크 (an etch mask)로서 이용하여 에칭되고, 그 결과 트렌치 내에 복수의 핀 (fin)들이 제공된다. 그 다음, 복수의 패턴된 하드 마스크들과, 희생 재료 층들의 각각은, 복수의 수직으로 스택되고 수직으로 이격된 반도체들의 나노와이어들을 형성하기 위하여, 트렌치 내에서 제거된다. 그 다음 상기 트렌치는 적어도 게이트 영역으로 충전된다 (filled).
도 1은 본 발명에서 이용될 수 있는 기판의 매립 절연 층 (a buried insulating layer) 상단에 있는 반도체 재료와 희생 재료 (sacrificial material)의 교호층들 (alternating layers)을 포함하는 적어도 하나의 패턴된 재료 스택 (patterned material stack)을 포함하는 초기 구조물 (an initial structure)을 예시하는 (3D도를 이용한) 그림 표시이다.
도 2는 상기 적어도 하나의 패턴된 재료 스택 상단에 복수의 패턴된 하드 마스크들을 형성한 이후의 (after) 도 1의 초기 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 3은 복수의 패턴된 하드 마스크들 각각의 중앙 부분 위에 더미 게이트를 형성한 이후의 도 2의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 4는 상기 더미 게이트에 인접해서 희생 재료 층을 형성하고 평탄화한 - 상기 평탄화가 더미 게이트 주위에 희생 재료 층을 제공함 - 이후의 도 3의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 5는 이전에 더미 게이트를 둘러 싸고 있던 희생 재료 층 사이에 트렌치를 형성하기 위해 더미 게이트를 제거한 이후의 도 4의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 6은 반도체 재료와 희생 재료의 교호층들을 포함하는 상기 적어도 하나의 패턴된 재료 스택에 복수의 핀 (fin)들을 에칭한 이후의 도 5의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 7은 트렌치에 있는 각 핀의 상단에 놓인 패턴된 하드 마스크들의 각각으로부터 상부 층 (an upper layer)을 제거한 이후의 도 6의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 8은 트렌치 내에 스페이서 (spacer)를 형성한 이후의 도 7의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 9는 트렌치에 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들을 제공하기 위하여 핀들로부터 희생 재료 층들을 제거한 이후의 도 8의 구조물을 예시하는 (3D도를 이용한) 그림 표시이다.
도 10a는 게이트 영역을 트렌치 내에 그리고 적어도 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 상에 형성한 이후의 도 9의 구조물을 예시하는 (3D도를 이용한) 그림 표시이고; 도 10b는 도 10a에 도시된 A-A 라인을 관통하는 구조물의 횡단면도이며, 도 10c는 도 10a에 도시된 B-B 라인을 관통하는 구조물의 횡단면도이다.
본 발명은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (예를 들면, 나노와이어 메시)과 그러한 반도체 구조물의 제조 방법을 제공하며, 본 출원서에 첨부된 다음의 논의와 도면들을 참조하여 본 발명을 아주 자세하게 설명할 것이다. 본 출원서의 도면들은 단지 예시의 목적으로 제공되는 것이며, 따라서 도면들은 실제 크기로 그려진 것이 아니라는 것에 유의한다.
다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해서 특정한 구조물들, 컴포넌트들, 재료들, 치수들 (dimensions), 처리 단계들 (processing steps) 및 기술들 (techniques)과 같은, 수많은 구체적인 세부사항들이 제시된다. 하지만, 본 기술 분야에서 통상의 기술을 보유한 사람이라면 본 발명이 이러한 구체적인 세부사항들이 없더라도 실시될 수 있다는 것을 인식할 수 있을 것이다. 다른 예들에서, 본 발명이 불분명해지는 것을 피하기 위해 잘 알려진 구조물들 또는 처리 단계들에 대해서는 설명하지 않는다.
층 (layer), 영역 (resion) 또는 기판 (substrate)으로서의 엘리먼트 (element)가 또 다른 엘리먼트 “상에 (on)” 또는 “위에 (over)”있는 것을 언급할 경우, 그 엘리먼트가 다른 엘리먼트 상에 바로 있거나 또는 매개 엘리먼트들 (intervening elements)이 또한 존재할 수도 있다고 이해할 수 있을 것이다. 반대로, 엘리먼트가 또 다른 엘리먼트 “상에 바로 (directly on)”또는 “바로 위에 (directly over)”있는 것을 언급할 경우, 매개 엘리먼트들은 존재하지 않는다. 엘리먼트가 또 다른 엘리먼트에 “연결된다 (connected)”거나 “결합된다 (coupled)”고 언급되는 경우, 그 엘리먼트가 다른 엘리먼트에 직접 연결되거나 결합될 수 있거나 또는 매개 엘리먼트들이 존재할 수 있다는 것도 또한 이해할 수 있을 있다. 반대로, 엘리먼트가 또 다른 엘리먼트에 “직접 연결된다”거나 “직접 결합된다”고 언급되는 경우, 매개 엘리먼트들은 존재하지 않는다.
이제 본 출원서의 도 1 내지 도10을 참조한다. 상기 도면들은 본 출원서의 기본 처리 흐름을 묘사하는 그림 표시들이다. 다음에 나오는 설명과 도면들에서, 하나의 더미 게이트가 예시의 목적으로 도시된다. 하나의 더미 게이트가 도시 되더라도, 본 발명의 방법은 복수의 더미 게이트들을 기판 상단에 형성하는데 이용될 수 있고, 이는 궁극적으로 복수의 나노와이어 FET들을 제공할 것이다.
본 발명의 공정은 우선 도 1에 도시된 초기 구조물 (10)을 제공하는 것으로 시작한다. 구체적으로, 도 1은 초기 구조물 (10)을 도시하며, 상기 초기 구조물 (10)은 매립 절연 층 (a buried insulating layer) (12A)와 탑 반도체 층 (top semiconductor layer) (12B)를 포함하는 반도체-온-절연체 (semiconductor-on-insulator, SOI) 기판 (12)를 포함하며; 매립 절연 층 (12A)의 밑에 (beneath) 위치한 SOI 기판의 바텀 반도체 층 (bottom semiconductor layer)은 명료함을 위해서 도시하지 않는다. 도시된 바를 더 보면, 탑 반도체 층 (12B)는 패턴된 재료 스택 (14)의 최하부 층을 나타내며 상기 스택 (14)는 복수의 수직으로 스택된 반도체 층들을 포함하고, 상기 층들은, 예를 들어 도핑된 SiGe 합금과 같은, 복수의 희생 재료 층들에 의해서 수직으로 이격 (spaced apart) 된다. 도 1에서, 패턴된 재료 스택 (14)의 반도체 재료의 추가 층들 (additional layers)이 (15)와 같이 설계되고 희생 재료 층들이 (15')와 같이 설계 된다. 전술한 바와 같이, 패턴된 스택의 최하부 층은 SOI 기판 (12)의 탑 반도체 층 (12B)로 구성된다.
초기 구조물 (10)은 또한 패드 스택을 포함하며, 상기 패드 스택은, 바텀에서 탑까지, 제 1 하드 마스크 (16)과, 패턴된 재료 스택 (14) 상단에 위치한 제 2 하드 마스크 (18)을 포함한다. 또한 질화물 라이너 (19)가 도시되며, 상기 질화물 라이너 (19)는 격리 트렌치 (isolation trench) 내에 위치하고, 상기 격리 트렌치는 제 1 하드 마스크 (16)의 블랭킷 층들 (blanket layers)과, 상부 반도체 층 (12B)를 포함하는 패턴된 재료 스택 (14)에 형성된다. 트렌치 바텀이 매립 절연 층 (12A)의 상부 표면 상단에서 멈춘다는 것에 유의한다.
도 1에 도시된 초기 구조물 (10)은 우선 반도체-온-절연체 (SOI) 기판 (12)를 제공함으로써 형성되고, 상기 기판 (12)는 하부 반도체 층 (구체적으로 도시되지 않음), 매립 절연 층 (12A) 및 탑 반도체 층 (12B)를 포함한다. SOI 기판 (12)의 탑 반도체 층 (12A)는, 예를 들어 Si, SiGe, SiGeC, SiC, Ge 합금들, GaAs, InAs, InP 및 기타 III/V와 II/VI 화합물 반도체를 포함하여, 어떤 반도체 재료든 포함할 수 있다. 통상적으로, SOI 기판 (12)의 탑 반도체 층 (12B)는 Si-함유 반도체 재료이며, 상기 Si-함유 재료는 Si, SiGe, SiGeC 및 SiC 중 하나를 포함한다. 더 통상적으로는, SOI 기판 (12)의 탑 반도체 층 (12B)는 실리콘 (silicon)으로 구성된다. 바텀 반도체 층은 또한 전술한 반도체 재료들 중 어느 것이든 포함할 수 있으며, 실리콘이 가장 바람직하다.
SOI 기판 (12)의 탑 반도체 층 (12B)는 박층 (thin layer)이며 그 두께는 통상적으로 100 nm 미만이고, 상업적으로 이용 가능한 SOI 기판들은 탑 반도체 층을 가지며 상기 반도체 층의 두께는 통상적으로 30 nm에서 90 nm 범위에 있다. 본 구조물에 있어서, 바람직한 시작 두께 범위는 통상적으로 20 nm 아래 (below)가 되며, 5 nm와 10 nm 사이가 될 가능성이 크다. 이 목표 두께는 두꺼운 (thicker) SOI 기판의 산화 씨닝 (oxidative thinning)에 의해서 또는 화학적 기계적 평탄화 (chemical mechanical planarization, CMP) 및 연삭 (grinding)에 의해서 얻을 수 있다.
SOI 기판 (12)의 매립 절연 층 (12A)는 결정질 (crystalline) 또는 비결정질 (non-crystalline) 산화물, 질화물 (nitride), 산화질화물 (oxynitride) 또는 상기 물질들의 임의 조합으로 구성될 수 있고, 다층 스택으로 된 절연체들이 포함된다. 통상적으로, 매립 절연 층 (12A)는 이산화규소 (silicon dioxide)로 구성된다. 매립 절연 층 (12A)의 두께는 통상적으로 50 nm에서 200 nm 사이이고, 100 nm에서 150 nm사이의 두께가 더 통상적이다. 매립 절연 층 (12A)는 탑 반도체 층과 바텀 반도체 층 사이의 하나의 연속 층 (a continuous layer)일 수 있거나, 또는 다수의 층들(multiple layers)로 구성될 수 있다.
SOI 기판 (12)는 본 기술 분야의 기술을 보유한 사람들에게 알려진 종래의 공정을 이용하여 형성된다. 예를 들면, SOI 기판은 접합 공정 (bonding process)에 의해서 또는 SIMOX (Separation by Ion Implantation of Oxygen, 산소 이온주입에 의한 분리)로 알려진 공정에 의해서 제작될 수 있다. 필요하다면, 전술한 씨닝 (thinnig) 방법들 중 하나를 사용하여, 탑 반도체 층 (12B)의 최종 두께가 전술한 두께 규정 내에 오도록 탑 반도체 층 (12B)를 얇게 할 수 있다.
탑 Si-함유 층 (12B)를 포함한 SOI 기판 (12)를 제공한 후에, 희생 재료 (15')와 반도체 재료 (15)의 교호층들이 SOI 기판 (12)의 탑 반도체 층 (12B) 위에 형성된다. 형성된 희생 재료 (15')의 각 층은 결정질 재료를 포함할 수 있으며, 예를 들면 SiGe가 포함된다. 이 층은 선택적으로 (optionally), 예를 들면 n+ 또는 p+ 도핑된 SiGe를 형성하기 위하여 도핑될 수 있다. P와 As는 사용될 수 있는 n형 도펀트 (dopant)들의 예들이며, B는 사용될 수 있는 p형 도펀트의 예이다. 희생 재료 (15')의 층들의 도펀트 농도는 통상적으로 1019 atoms/cm3 에서 1022 atoms/cm3 사이이고, 상기 층들에서의 도펀트 농도는 통상적으로 결정성 (crystallinity)을 유지하는 선에서 가능하면 높게 목표를 잡는다. 도핑은 인시츄로 (in-situ) (즉, 희생 재료의 개별 층의 증착 동안에) 또는 엑스시츄로 (ex-situ) (즉, 희생 재료의 개별 층의 증착 후에) 수행될 수 있으며, CMOS를 위해 요구되는 도핑은 엑스시츄로 수행되는데, 그 이유는 nFET들 및 pFET들, 각각이, 궁극적으로 필요한 곳에서는 n형과 p형 도핑된 영역들이 필요할 것이기 때문이다. 형성된 희생 재료 (15')의 각 층은 에피택셜 성장 공정을 이용하여 증착된다. 그 결과, 희생 재료 (15')는 단일 결정질 (single crystalline) 이 되고, 층 (12B)와 층 (15)의 그것에 밀접한 결정질의 치수 (crystalline dimensions)를 갖게 된다. 통상적으로, 희생 재료의 각 층의 두께는 5 nm 에서 20 nm 사이이고, 기생 커패시턴스를 최소화하기 위해 그 두께는, 일단 희생 층이 상기 공정의 후반부에서 제거되면 형성되는 갭 (gap)에 끼울 (fit) 게이트 유전체의 두 층들과 게이트 도체 (gate conductor)의 한 층을 위한 충분한 공간 (room)을 남겨놓는 선에서, 가능하면 작게 되어야 한다.
형성된 반도체 재료 (15)의 각 층은 SOI 기판 (12)의 탑 반도체 층 (12B)와 동일한 또는 다른 반도체 재료를 포함할 수 있다. 통상적으로, 형성된 반도체 재료 (15)의 각 층은 Si-함유 반도체로 구성되며, Si가 가장 바람직하다. 형성된 Si-함유 재료 (15)의 각 층은 에피택셜 성장 공정을 이용하여 증착된다. 그러므로, 반도체 재료의 각 층은 또한 단일 결정질이다. 형성된 반도체 재료 (15)의 각 층의 두께는 통상적으로 5 nm 에서 20 nm 사이이고, 균일한 FET 특성을 위해서 층 (12B)의 두께와 비슷한 두께가 바람직하다.
반도체 재료의 각 층과 희생 재료의 각 층을 형성하는데 사용되는 에피택셜 성장 공정은 800℃ 아래에서 수행되며, 650℃ 아래의 온도가 더 바람직하다. 상기 성장 공정들은 각각의 성장된 층 사이의 진공을 깨지 않고 형성될 수 있거나, 또는 CMOS를 위한 희생 층들의 엑스시츄 (ex-situ) 도핑과 같은 추가의 (extra) 처리를 가능하게 하기 위해서, 각 층의 성장 사이의 진공을 깰 수 있다. 희생 재료와 반도체 재료의 교호층들이 성장하는 동안 진공이 깨지지 않는 것이 바람직하다. 층 (15)와 (15')의 성장 동안 진공이 깨지든 깨지지 않든 상관없이, 퍼지 단계 (purge step)가 각각의 연속 층 (successive layer) 형성 사이에 통상적으로 수행된다.
층들 (15)와 (15')의 각각을 형성하는데 사용되는 성장 압력은 100 토르 (torr) 아래이어야 하며, 성장 압력이 50 토르 아래인 것이 더 바람직하다.
전술한 처리 단계들로 인해서 층들 (15)의 각각은 약 5 % 또는 그 미만의 높이 편차 (height variation)를 보이는 것에 유의한다. 층 (12B)의 높이 편차는 사용된 SOI 기판과 씨닝 (thinning) 방법에 달려있지만, 2 nm 또는 그 아래로 유지될 수 있어야 한다. 층들 (12B)와 (15)의 각각의 높이 편차는 상기와 또한 동일한 높이 편차를 갖는 반도체 나노와이어들을 제공할 것이라는 것에 또한 유의한다. 각각의 희생 재료 층의 두께가 (이어서 형성될) 각각의 수직으로 이격된 반도체 나노와이어가 이격될 (separated) 거리를 결정한다는 것에 또한 유의한다.
SOI 기판 (12)의 탑 반도체 층 (12B)의 상단에 형성된 희생 재료 (15')와 반도체 재료 (15)의 층들의 수는 가변적일 수 있다. 탑 반도체 (12B), 희생 재료 (15') 층들 및 반도체 재료 (15) 층들의 조합은 (combination) 재료 스택을 형성하고 이 재료 스택은 Z방향에서 반도체 나노와이어들의 위치를 정의하는데 사용된다는 것에 유의한다.
희생 재료와 반도체 재료의 교호층들을 형성한 후에, 제 1 하드 마스크 (16)이 반도체 재료의 최상부 (uppermost) 층 상단에 형성된다. 제 1 하드 마스크 (16)은 기계적 특성과, 스페이서 재료 (30) (그 다음 형성될 것임), 제 2 하드 마스크 (18) (또한 그 다음 형성될 것임), 및 사용되는 핀 에칭 공정에 대한 식각 선택성 (etch selectivities)과 같은 공정의 고려사항들에 맞추어서 선택되어야 한다. 일 실시 예에서, 제 1 하드 마스크 (16)은 이산화규소 (silicon dioxide)이다. 제 1 하드 마스크 (16)은 화학 기상 증착법 (chemical vapor deposition, CVD), 플라즈마 강화 화학 기상 증착법 (plasma enhanced chemical vapor deposition, PECVD), 원자층 증착법 (atomic layer deposition, ALD), 및 화학 용액 증착법 (chemical solution deposition)을 포함하여 - 그러나 이에 한정되지는 않음 - 종래의 증착 공정을 사용하여 형성된다. 제 1 하드 마스크 (16)의 두께는 상기 제 1 하드 마스크 (16)을 제조하는데 사용되는 처리 기술에 따라서 가변적일 수 있다. 그러나, 통상적으로, 제 1 하드 마스크 (16)은 5 nm에서 40 nm 사이의 두께를 가지며, 10 nm에서 20 nm 사이의 두께를 가지는 것이 더 통상적이다.
제 1 하드 마스크 (16)의 형성에 이어서, 트렌치 격리 구역 (a trench isolation region) (구체적으로 도시되지 않음)이 형성되는데, 이는 SOI 기판 (12)의 탑 반도체 층 (12B) 뿐만 아니라 제 1 하드 마스크 (16), 희생 재료 (15')와 반도체 재료 (15)의 교호층들의 비활성 (non-active) 영역들을 제거함으로써 형성되며, 매립 절연 층 (12A)의 표면 상에서 멈춘다. 상기 트렌치 격리 영역은 처음에 리소그래피와 에칭에 의해서 형성된다. 상기 리소그래피 단계는 포토레지스트 (도시되지 않음)를 제 1 하드 마스크 (16) 상단에 도포하는 단계, 상기 포토레지스트를 원하는 방사 패턴 (a desired pattern of radiation), 예를 들면, 트렌치 패턴에 노출하는 단계, 및 상기 노출된 레지스트를 종래의 레지스트 현상액 (resist developer)을 이용하여 현상 (develop)하는 단계를 포함한다. 상기 트렌치 패턴은 그 다음 건식 에칭과 화학적 에칭 중 하나를 포함하는 에칭 공정을 이용하여 적어도 제 1 하드 마스크 (16)에 전사된다 (transferred). 건식 에칭이 사용될 경우, 반응성 이온 에칭 (reactive ion etching, RIE), 이온 빔 에칭, 플라즈마 에칭 및 레이저 융삭 (laser ablation) 중 한 가지가 사용된다. 화학적 에칭이 사용될 경우, 노출 및 현상된 포토레지스트와 관련된 패드 산화막 (pad oxide)을 선택적으로 에칭하는 화학적 식각제 (chemical etchant)가 사용된다. 몇 가지 경우에 그리고 트렌치 패턴이 제 1 하드 마스크 (16)로 전사된 후에, 노출 및 현상된 포토레지스트는, 애싱 (ashing)과 같은 종래의 제거 공정 (stripping process)을 이용하여 제거된다 (stripped). 다른 경우에는, 노출 및 현상된 포토레지스트는 트렌치 패턴이 탑 반도체 층 (12B)뿐만 아니라 희생 재료 (15')와 반도체 재료 (15)의 교호층들로까지 전사되는 동안 구조물 상에 남는다. 패턴된 제 1 하드 마스크 (16)로부터 층들 (15'), (15) 및 (12B)로 트렌치 패턴이 전사되는 것에는 전술한 에칭 공정들 중에 하나가 포함된다.
트렌치 패턴을 제 1 하드 마스크 (16)과 층들 (15'), (15) 및 (12B)에 정의한 뒤에, 질화막 라이너 (nitride liner) (19)가, 예를 들면, CVD, PECVD 및 ALD와 같은 종래의 증착 공정을 이용하여 적어도 트렌치 측벽들 (trench sidewalls) 상에 형성된다. 질화물 라이너 (19)는 통상적으로 1 nm 에서 20 nm사이의 두께를 가지며, 1 nm에서 5 nm사이의 두께를 갖는 것이 좀 더 통상적이다.
그 다음, 트렌치 유전체 재료 (trench dielectric material) (도시되지 않음)가 상기 제공된 잔류 트렌치 영역 (the remaining trench region)에 형성되고 그 후 구조물은 CMP와 연삭 (grinding) 중 하나를 포함하는 종래의 평탄화 공정을 거친다. 트렌치 유전체 재료 (도면들에 도시되지 않음)는, 예를 들면, 이산화규소를 포함하여 종래의 트렌치 유전체로 구성된다. 트렌치 유전체는 기존의 증착 공정들을 이용하여 형성될 수 있다. 예를 들면, 고밀도 플라즈마 산화물 증착 공정 (a high-density plasma oxide deposition process) 또는 테트라에틸오쏘실리케이트 (tetraethylorthosilicate, TEOS)를 이용한 증착법이 사용될 수 있다.
트렌치 격리 영역의 형성 동안에, 층들 (15), (15') 및 (12B)뿐만 아니라 하드 마스크 (16)도 패턴 된다는 것에 유의한다. 패턴된 층들 (15), (15') 및 (12B)는 여기에서는 패턴된 재료 스택 (14)으로서 집단적으로 불린다는 것에 또한 유의한다.
그 다음, 제 2 하드 마스크 (18)가 패턴된 제 1 하드 마스크 (16), 질화물 라이너 (19) 및 트렌치 유전체 재료 (도시되지 않음)를 포함하는 구조물 상단에 형성된다. 제 2 하드 마스크 (18)은 제 1 하드 마스크 (16), 패턴된 재료 스택 (14), 및 스페이서 재료 (30) (이어서 형성될 것임)와 비교한 기계적 특성과 식각 저항성 (etch resistivities)을 고려하여 선택되어야 한다. 본 발명의 일 실시 예에서, 질화 규소 (silicon nitride)가 제 2 하드 마스크 (16)으로서 사용될 수 있다. 제 2 하드 마스크 (18)은 제 1 하드 마스크 (16)과 관련된 전술한 공정들을 포함하여, 종래의 증착 공정을 이용하여 형성된다. 제 2 하드 마스크 (18)의 두께는 제 2 하드 마스크 (18)을 형성하는데 사용되는 공정에 따라서 가변적일 수 있다. 통상적으로, 제 2 하드 마스크 (18)은 5 nm에서 30 nm 사이의 두께를 가지며, 15 nm에서 20 nm 사이의 두께를 갖는 것이 좀 더 통상적이다.
이제 도 2를 참조하여 설명할 것이며, 도 2는 패턴된 재료 스택 (14)의 반도체 재료 최상부 층 상단에 위치한 패턴된 복수의 하드 마스크들 (20)을 포함하도록, 도 1에 도시된 초기 구조물 (10)을 패터닝하고 에칭한 후에 형성된 구조물을 도시한다. 각각의 패턴된 하드 마스크 (20)은 - 제 1 하드 마스크 (16)의 하부 층 (lower layer)과 제 2 하드 마스크 (18)의 상부 층 (upper layer)을 포함함 - 반도체 나노와이어들의 위치를 X방향에서 정의할 것이다. 상기 패터닝 단계는, 트렌치 패턴 대신에 마스크 패턴이 도포된 포토레지스트에 형성되어 그 다음 제 2 하드 마스크 (18)와 하드 마스크 (16)의 비보호 (unprotected) 부분들로 전사되는 것을 제외하고는 전술한 바와 유사한 리소그래피 단계를 포함한다.
그 다음 상기 패턴을 패턴된 포토레지스트로부터 아래의 (underlying) 패드 층들 (즉, 각각 층 (18)과 층 (16))로 전사하기 위해 에칭이 수행된다. 상기 패턴은 우선 제 2 하드 마스크 (18)로 전사되고 그 다음 상기와 동일하거나 또는 다른 에칭 단계를 이용하여 아래의 제 1 하드 마스크 (16)로 전사된다. 상기 패턴된 포토레지스트는 상기 패턴을 제 2 하드 마스크 (18)로 전사한 후에 또는 상기 패턴을 제 2 하드 마스크 (18)로부터 아래의 제 1 하드 마스크 (16)로 전사한 후에 제거될 수 있다. 구조물로부터 패턴된 레지스트를 제거하는데 종래의 애싱 (ashing) 공정이 사용될 수 있다. 에칭은 건식 에칭 (즉, 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 융삭), 습식 화학적 에칭 또는 이들의 임의 조합을 이용하여 수행될 수 있다. 몇몇 실시 예들에서, 상기 패턴을 제 2 하드 마스크 (18)와 제 1 하드 마스크 (16)로 전사하는데 사용되는 에칭은 건식 에칭 (즉, 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 융삭)을 포함한다. 도 2에서 예시하는 바와 같이, 에칭 공정은 패턴된 재료 스택 (14)의 반도체 재료 의 최상부 층 상단에서 멈춘다(stop).
각각의 패턴된 하드 마스크 (20)은 - 핀 마스크 (fin mask)라고 불림 - 200 nm 미만의 피치 (pitch), 예를 들면, 각각의 인접한 패턴된 하드 마스크들 (20) 간의 거리를 갖도록 구성되며, 그 거리는 통상적으로 10 nm와 200 nm 사이이며, 각각의 인접한 패턴된 하드 마스크들 (20) 간의 거리가 40 nm와 50 nm 사이인 것이 좀 더 통상적인 것에 유의한다. 레이아웃 밀도를 최대화 하고 기생 커패시턴스를 최소화 하기 위해서, 상기 피치는 패터닝 및 처리 한계치 내에서 가능한 한 작아야 한다. 직접 리소그래피 (direct lithography)에 의해서 정의될 수 있는 것보다 더 작은 피치를 얻기 위해서, 측벽 이미지 전사 또는 더블 패터닝/더블 에칭과 같은 피치 더블링 기술이 사용될 수 있다. 각각의 패턴된 하드 마스크 (20)의 너비는 통상적으로 40 nm 미만이고, 더 통상적으로는 5 nm에서 40 nm 사이이며, 좀 더 통상적으로는 너비가 5 nm에서 10 nm사이 이다. 각각의 패턴된 하드 마스크 (20)의 피치와 너비는 각 핀 및 뒤따르는(subsequently) 각 반도체 나노와이어의 피치와 너비를 결정하게 되는 것에 유의한다.
본 발명의 공정의 이 지점에서, 패턴된 재료 스택 (14)의 노출된 표면들은 열 산화 공정 (thermal oxidation process)을 거칠 수 있고, 상기 공정은 패턴된 재료 스택 (14)의 노출된 상부 표면 상에 얇은 (약 5 nm 또는 그 이하의) 산화물 층 (22)를 형성한다. 얇은 산화물 층 (22)는 본 발명의 뒤따르는 처리 단계들 동안에 식각 정지 층 (etch stop layer)의 역할을 한다. 그 결과로 생성된 얇은 산화물 층 (22)를 포함하는 구조물이 도 3에 예로서 도시된다.
그 다음, 더미 게이트 (24)가 형성되어 도 3에 예시된 구조물을 또한 제공한다. 도시된 바와 같이, 더미 게이트 (24)는 각각의 패턴된 하드 마스크들 (20)을 가로질러 (across) 중앙 부분에 형성된다. 더미 게이트 (24)의 위치 - 아래의 패턴된 하드 마스크들 (20)과 직각을 이룸 - 는 상기 게이트의 위치뿐만 아니라 나노와이어 채널들의 위치를 Y방향에서 정의한다. 본 발명에 사용된 더미 게이트 (24)는 폴리실리콘 (polysilicon) 또는 기타 관련된 희생 재료를 포함한다. 더미 게이트 (24)는 우선 예를 들어 화학 기상 증착법, 플라즈마 강화 화학 기상 증착법 또는 화학 용액 증착법을 포함하여 종래의 증착 공정을 이용하여 도 2에 도시된 구조물 상단에 블랭킷 층을 제공함으로써 형성된다. 그 다음 더미 게이트 재료의 블랭킷 층은 리소그래피와 에칭에 의하여 패턴되어 도 3에 도시된 바와 같이 더미 게이트 (24)를 형성한다.
본 발명의 공정의 이 지점에서, 패턴된 재료 스택 (14)의 반도체 재료의 상부 층(들)을 n형 도펀트 또는 p형 도펀트 둘 중 하나로 도핑하는데 하향식 주입공정 (a top-down implant) (도시되지 않음)이 선택적으로 (optionally) 사용될 수 있다. 상기 주입공정에 대한 조건들은 본 기술 분야에서 숙련된 사람들에게는 잘 알려져 있고 사용된 도펀트 종 (species)의 유형에 따라서 가변적일 수 있다.
도 4는 도 3에 도시된 구조물을 희생 재료 층 (26)으로 충전하고 (filling) 평탄화를 한 후에 형성된 구조물을 예시 한다. 더미 게이트 (24)를 둘러 싸고 있는 희생 재료 층 (26)은, 예를 들어, SiO2 또는 질화 규소와 같은 적절한 충전 재료 (filler material)를 포함할 수 있다. 상기 충전 단계는 고밀도 플라즈마 증착 공정을 포함하여 종래의 증착 공정을 포함한다. 상기 평탄화 단계는 화학적 기계적 연마 (chemical mechanical polishing, CMP) 및/또는 연삭을 포함한다. 나머지 도면들에서 층 (22)는 명료함을 위해서 도시되지 않는다는 것에 유의한다.
그 다음, 도 5에 예시된 바와 같이, 더미 게이트 (24)는 구조물에서 화학적 에칭 공정 (화학적 다운 스트림 (chemical down stream) 또는 KOH 에칭과 같은) 또는 반응성 이온 에칭을 이용하여 제거된다. 상기 에칭 공정은 패턴된 하드 마스크들 (20)과 얇은 화학적 산화물 층 (22)의 상단에서 멈춘다(stop). 더미 게이트 (24)를 제거하면 희생 재료 층 (26)의 주변 부분들 사이에 트렌치 (25)가 형성된다. 트렌치 (25)는 소스와 드레인 (이후 소스/드레인이라 칭함) 영역들이 뒤이어 형성될 영역들과 채널 영역을 구분해준다. 소스/드레인 영역들이 뒤이어 형성될 영역들은 본 발명의 방법의 이 지점에서는 희생 재료 층 (26)에 의해서 보호된다는 것에 유의한다.
구조물에서 더미 게이트 (24)를 제거한 후에, 트렌치 (25) 내의 패턴된 재료 스택 (14)의 노출된 부분들은 희생 재료 층 (26)과 패턴된 하드 마스크들 (20)에 의해 형성된 패턴을 패턴된 재료 스택 (14)로 이방성으로 (anisotropically) 전사를 하는 에칭 단계를 이용하여 제거된다. 상기와 같은 에칭의 예로는 반응성 이온 에칭 공정을 들 수 있다. 그 결과로 생성된 구조물이 도 6에 예로서 도시된다. 패턴된 재료 스택 (14)의 잔류 부분들은, 패턴된 하드 마스크들 (20)에 의해서 보호되며, 본 발명의 구조물의 복수의 핀들 (28)을 형성한다.
그 다음, 모든 잔류 제 2 하드 마스크 (18) (예를 들면, 각각의 패턴된 하드 마스크 (20)의 상부 부분)은 에칭 공정을 이용하여 트렌치 (25) 내에서 제거될 수 있고, 상기 에칭 공정은 제 1 하드 마스크 (16) 및/또는 반도체 재료에 비해서 제 2 하드 마스크 (18)을 선택적으로 (selectively) 제거한다. 그러나, 이상적으로는 제 2 하드 마스크 (18)의 두께는 이전의 핀 (fin) 에칭 동안에 대부분이 소모 (consumed)되어서 이 지점에서는 구조물 상에 그렇게 많이 남아 있지 않도록 선택되어야 한다. 그 결과 생성된 구조물이 도 7에 도시된다. 본 발명의 방법의 이 지점에서 패턴된 하드 마스크 (20)의 제 1 하드 마스크 (16)은 각각의 핀 (28)의 상단에 남아 있는다는 것에 유의한다.
패턴된 하드 마스크 (20)의 제 2 하드 마스크 (18)을 트렌치 (25) 내로부터 제거한 후에, 도 8에 도시된 바와 같이, 스페이서 (30)이 증착 및 에칭에 의해서 선택적으로 (optionally) 형성될 수 있다. 스페이서 (30)은, 예를 들어, 질화물 (nitride), 산화질화물 (oxynitride) 및/또는 산화물 (oxide)을 포함하여 절연재 (insulating material)를 포함할 수 있다. 본 발명의 일 예에서, 스페이서 (30)은 질화물 및/또는 산화질화물로 구성된다. 스페이서 (30)을 형성하는데 사용되는 에칭 공정은 통상적으로 스페이서 재료가 각각의 핀 (28)의 노출된 측벽들 상에 남아 있지 않도록 큰 오버 에치 (a large over etch)를 제공하는 조건들을 이용하여 수행된다. 즉, 스페이서 (30)은 트렌치 (25)의 측벽들을 완전히 (fully) 덮고 각각의 핀 (28) 상에서 완전히 (completely) 제거된다(absent). 오버 에치의 양은 핀 (28)의 높이에 달려 있고, 스페이서 재료를 평면 영역들로부터 제거하는데 필요한 시간 (time)보다는 훨씬 더 많은 시간이 걸릴 것으로 예상되며, 100%에서 300% 사이 또는 그보다 더 많이 걸릴 것으로 예상된다.
상기 스페이서는 게이트와 소스/드레인 랜딩 패드들 사이의 기생 커패시턴스를 감소시키나, 본 발명의 나노와이어 FET의 스위칭 능력에 크게 영향을 주는 (vital) 것은 아니다.
스페이서 (30)을 형성한 후에, 반도체 재료 층들, 예를 들면, 층들 (12B)와 (15)를 드러내도록 (release) 각각의 핀 (28)로부터 각각의 희생 재료 층 (15')이 선택적으로 (selectively) 제거된다. 드러난 (released) 반도체 재료 층들, 예를 들면, (12B)와 (15)는 이제부터 반도체 나노와이어들 (32)로 불린다. 트렌치 (25) 내의 각 개별 반도체 나노와이어 (32)는 본 발명의 구조물의 채널, 이를테면, 반도체 나노와이어 채널을 표시한다. 방금 드러난 반도체 나노와이어들 (32)을 포함한 구조물이 도 9에 결과로서 예로서 도시된다. 도 9에 도시된 구조물은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (32), 예를 들면, 트렌치 (25) 내에 위치하는 나노와이어 메시를 포함한다는 것에 유의한다.
희생 재료 층들 (15')를 각각의 핀 (28)로부터 제거하는 것은, 몇몇 실시 예들에서, 반도체 재료 층들 (15) 및 (12B)에 비해서 희생 재료 층들 (15')의 낮은 산화 전위 (lower oxidation potential)를 이용하는 식각제 (etchant)를 사용하여 화학적으로 이루어진다. 이러한 식각제들의 예로는 HF:H2O2:CH3COOH의 1:2:3 혼합물 또는 H2SO4 와 H2O2 혼합물이 포함된다, 그러나 이에 한정되지는 않는다.
본 발명의 또 다른 실시 예들에서, 희생 재료 층들 (15')를 각각의 핀 (28)로부터 선택적으로 제거하는 것은 O2 플라즈마 에칭 또는 통상적으로 에칭에 사용되는 플라즈마 케미스트리들 (plasma chemistries)과 같은 건식 에칭 공정을 사용하여 이루어질 수 있다.
스페이서는, 희생 재료 (15')가 제거되기 전에 핀들 (28)에 있었던, 소스/드레인 영역의 측벽들 상에 형성되지 않는다는 것에 유의한다. 상기 지점들에서 게이트와 소스/드레인 랜딩 패드들 사이의 기생 커패시턴스를 줄이기 위해서, 스페이서는 노출된 희생 재료 (15') 상에 선택적으로 (selectively) 형성될 수 있다. 예를 들면, 도핑된 SiGe 희생 재료 (15')와 도핑되지 않은 Si 나노와이어들 (32)의 경우에, 650℃에서의 과압 산화 (hyperbaric oxidation) (10 기압)와 같은 저온 산화 공정 (a low temperature oxidation process)이 노출된 SiGe를 선택적으로 산화시키는데 사용될 수 있다. 상기의 구체적인 공정은 Si 제어 (control)와 비교해서 25% 도핑된 SiGe에 대한 산화율에서 70배의 증가를 보이며, 나노와이어 채널들을 산화시키지 않고 소스/드레인 랜딩 패드들 상에 산화물 스페이서를 형성하도록 해준다.
본 발명의 이 지점에서, 트렌치 (25) 밖에 있는 (outside), 이를테면, 소스/드레인 영역 내의, 잔류 반도체 재료 층들의 각각을, 예를 들면, (12B)와 (15)를, 잔류 희생 재료 층들 (15')로부터 도펀트를 이용해서 도핑하는데 고체 소스 확산 어닐링 (solid source diffusion anneal)이 수행될 수 있다. 어닐링 (anneal)은 또한 잔류 희생 재료 층들 (15')로부터, 트렌치 (25) 밖에 존재하는, 잔류 반도체 재료 층들, 예를 들면, 층들 (12B)와 (15)로 도펀트들을 아웃디퓨징 (outdiffusing)한 후에 상기 도펀트들을 활성화시키는데 사용될 수 있다. 다른 한편으로, 레이저 어닐링 (laser anneal) 또는 플래시 어닐링 (flash anneal)과 같은 고온 무확산 어닐링 (high temperature diffusionless anneal)이 층들 (12B)와 (15)로 확산된 도펀트들을 활성화시키는데 사용될 수 있다.
고체 소스 확산 어닐링은, 사용될 경우, 800℃ 또는 그 이상의 온도에서 수행되며, 850℃에서 1150℃ 사이의 온도에서 수행되는 것이 더 통상적이다. 상기 어닐링은 헬륨, 아르곤, 네온, 크세논 및 크립톤 중 하나를 포함하는 불활성 환경 (inert ambient)에서 우선적으로 (preferentially) 수행된다. 트렌치 (25) 밖에 형성된 반도체 확산 영역들이 도 10a에 도시된다. 구체적으로, 확산 영역들 중 일부는 소스 영영들 (36A)로 사용될 수 있고, 다른 확산 영역들은 드레인 영역들 (36B)이 되며; 어떤 영역은 또한 두 디바이스들 간에 공유될 수 있고, 한 FET에 대해서는 소스 영역으로서 작용하고 다른 한 FET에 대해서는 드레인 영역으로서 작용한다. 도 10a에 예시된 바와 같이, 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (32), 이를테면, 나노와이어 채널들의 한쪽 엔드 세그먼트가 소스 영역 (36A)에 연결되고 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (32)의 다른 쪽 엔드 세그먼트는 드레인 영역 (36B)에 연결된다. 그러므로, 각각의 반도체 와이어 및 그 대응 소스 및 드레인 영역은 일체의 건조물들 (unitary constructions)이고 이들 사이에는 재료 경계면 (material interface)이 위치하지 않는다.
고체 소스 확산 및/또는 활성화 어닐링 (activation anneal) 공정을 하기 전에 그 대신에 이 지점에서 상기 설명된 노출된 (15') 재료의 차동 화학적 산화 (differential chemical oxidation)가 수행될 수도 있다는 것에 유의한다.
본 발명의 공정의 이 지점에서, 게이트 유전체 (gate dielecric) (도면에는 구체적으로 도시 되지 않음)이 종래의 증착 공정 또는 열 성장 공정을 이용하여 트렌치 (25) 내에 형성될 수 있다. 상기 게이트 유전체는 저 유전율 (low k) 게이트 유전체, 즉 이산화규소 보다 작은 유전 상수 (dielectric constant)를 갖는 절연 재료 (insulating material); 이산화규소와 같은 유전 상수를 갖는 절연 재료; 또는 고 유전율 (high k) 게이트 유전체, 즉, 이산화규소보다 큰 유전 상수를 갖는 유전체 (insulator)일 수 있다. 상기 게이트 유전체는 통상적으로 반도체 나노와이어들 (32)과 뒤이어서 형성될 게이트 재료 사이에 위치한다.
그 다음, 대체 게이트, 즉, 게이트 도체 (34)가 반도체 나노와이어들 (32)의 각각의 위에, 트렌치 (25)를 게이트 재료로 충전함으로써 형성된다. 게이트 재료가 트렌치 (25)에 충전되고 나면, 화학적 기계적 연마와 같은 평탄화 방법이 사용되어 희생 재료 층 (26)을 식각 정지점 (a etch stop)으로서 이용하여 게이트를 평탄화 한다. 적합한 게이트 재료들로는 폴리실리콘, 실리콘 게르마늄, 원소 금속 (a elemental metal), 원소 금속의 합금, 금속 질화물 (a metal nitride) 및/또는 금속 실리사이드 (a metal silicide)가 포함되며, 이에 한정되지는 않는다.
전술한 게이트 유전체와 게이트 도체를 포함하는 게이트 영역은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 (32)의 적어도 일부분 위에 위치한다. 소스 영역들 (36A)와 드레인 영역들 (36B)는 - 이들은 여전히 희생 재료 층 (26)으로 보호된다 - 게이트 영역과 자기 정렬된다.
게이트 영역을 형성한 후에, 구조물은 평탄화 공정을 거치며, 각각의 트렌치에 이미 형성되어 있던 스페이서 (30)의 상부 표면 상단에서 멈춘다. 스페이서 (30)은 각각의 수직으로 스택되고 수직으로 이격된 나노와이어 (32) 사이에 위치하고 스페이서 (30)은 본 발명의 구조물의 게이트 영역과 소스 영역들 (36A) 및 드레인 영역들 (36B) 사이에 위치한다는 것에 유의한다. 이는 기생 커패시턴스를 감소시킨다.
몇몇 실시 예들에서 (도시되지 않음), 희생 재료 층 (26)은 선택적 에칭 공정을 이용하여 구조물로부터 제거될 수 있고, 실리사이드 형성, 콘택트 비아 형성, 및 다중 레벨의 금속 배선 (metal wiring) 금속화와 같은 전통적인 미세 가공 (microfabrication) 공정들이 뒤따라서 진행될 수 있다. 다른 한편으로는, 더미 게이트 (24)의 패터닝 후에 그러나 희생 재료 층 (26)의 제거보다는 전에, 소스/드레인 랜딩 패드들의 실리사이드화가 행해질 수 있다. 하지만, 이는 도펀트 활성화 어닐링의 열 처리량 (thermal budget)을 견딜 수 있는 실리사이드화 재료를 필요로 할 수도 있다.
도 10a에 도시된 본 발명의 구조물에서, 구조물이 수직으로 스택되고 수직으로 이격된 반도체 나노 와이어들 (32)를 포함하기 때문에, 채널 너비 밀도가 증가하는 것이 관찰된다. 수직으로 스택되고 수직으로 이격된 배열 (arrangement)은 도 10b에 도시된 전도성 표면 (50)을 만들어낸다 (yield). 게이트-랜딩 패드 (gate-to-landing) 구조물이 도 10c에 도시된 바와 같이 자기 정렬되기 때문에 타이트한 게이트 피치가 가능한 것이 또한 관찰된다.
고체 소스 도핑을 이용하는, 전술한 본 발명의 공정은 하향식 주입공정들로 제조된 FinFET 구조물들에 비해서 접합 프로파일들 (junction profiles)에서 더 나은 수직 균일성을 가능하게 하는 것이 또한 관찰된다. 그러므로, 본 발명의 디바이스의 높이는 (즉, 스택된 반도체 나노와이어들의 수는) 하향식 주입공정으로부터 소스 및 드레인 접합부를 정의하는 능력에 의해서 한정되지 않는다. 본 발명의 구조물은, 본 발명의 공정 동안에 얇은, 자기 제한 계면 산화물이 도핑되지 않은 반도체 나노와이어들 상에 형성되므로, 선행 기술인 FinFET 구조물들에 비해서 감소된 게이트-소스/드레인 커패시턴스를 갖는 것으로 또한 관찰된다.
본 발명은 특별히 바람직한 실시 예들에 관해서 도시하고 설명하였지만, 본 기술 분야의 기술을 보유한 사람들이라면 형태들과 세부사항에 있어서 전술한 것과 다른 변화들이, 본 발명의 정신과 범위를 벗어나지 않고도, 이루어질 수 있다는 것을 이해할 수 있을 것이다. 따라서 본 발명은 본 명세서에 설명되고 예시된 것과 똑 같은 형태들과 세부사항에 한정되지 않고, 첨부된 특허청구범위 내에 포함된다.

Claims (25)

  1. 기판의 표면 상에 위치한, 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들 - 각각의 반도체 나노와이어는 두 개의 엔드 세그먼트를 가지며, 엔드 세그먼트들 중 하나는 소스 영역에 연결되고 다른 하나의 엔드 세그먼트는 드레인 영역에 연결됨 - ; 및
    게이트 영역 - 상기 게이트 영역은 복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들의 적어도 일 부분 위에 있는 게이트 유전체 (a gate dielectric)와 게이트 도체 (a gate conductor)를 포함하되, 각각의 소스 영역과 각각의 드레인 영역은 게이트 영역과 자기 정렬 (self-aligned)됨 - 을 포함하는
    반도체 구조물.
  2. 제 1항에 있어서, 상기 반도체 나노와이어들의 각각은 200 nm 미만의 피치와 40 nm 미만의 너비를 가지는
    반도체 구조물.
  3. 제 1항에 있어서, 상기 반도체 나노와이어들의 각각은 Si-함유 반도체 재료를 포함하는
    반도체 구조물.
  4. 제 1항에 있어서, 상기 반도체 나노와이어들의 각각은 5% 또는 그 미만의 높이 편차 (a height variation)를 갖는
    반도체 구조물.
  5. 제 1항에 있어서, 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어 사이에, 그리고 게이트 영역과 소스 영역 및 드레인 영역 사이에 위치한 스페이서를 더 포함하는
    반도체 구조물.
  6. 제 1항에 있어서, 각각의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어는 200 nm 미만의 거리만큼 떨어진 (separated)
    반도체 구조물.
  7. 제 1항에 있어서, 각 반도체 와이어 상에 위치하는 계면 산화물 층(an interfacial oxide layer) - 상기 계면 산화물은 5 nm 미만의 두께를 가짐 - 을 더 포함하는
    반도체 구조물.
  8. 제 1항에 있어서, 희생 재료 층이 소스 영역과 드레인 영역의 상단에 위치하고 게이트 영역을 둘러싸고 있으며, 상기 희생 재료 층은 게이트 영역의 상부 표면 (a upper surface)과 같은 평면에 있는 상부 표면을 갖는
    반도체 구조물.
  9. 제 1항에 있어서, 나노 와이어들은 실리콘 (silicon)으로 형성되고 반도체-온-절연체 (semiconductor-on-insulator, SOI) 기판의 매립 절연 층 (a buried insulating layer)의 표면 상에 위치하며;
    상기 나노와이어들의 각각은 200 nm 미만의 피치, 40 nm 이하의 너비 및 5% 또는 그 미만의 높이 편차를 갖고; 및
    희생 재료 층은 소스 영역과 드레인 영역의 상단에 위치하며 게이트 영역을 둘러싸고 있으되, 상기 희생 재료 층은 게이트 영역의 상부 표면과 같은 평면에 있는 상부 표면을 갖는
    반도체 구조물.
  10. 제 9항에 있어서, 각각의 수직으로 이격된 실리콘 나노와이어는 200 nm 미만의 거리만큼 떨어진
    반도체 구조물.
  11. 제 9항에 있어서, 각각의 실리콘 나노와이어 상에 위치한 계면 산화물 층 - 상기 계면 산화물은 5 nm 미만의 두께를 가짐 - 을 더 포함하는
    반도체 구조물.
  12. 제 9항에 있어서, 각각의 수직으로 스택되고 이격된 실리콘 나노와이어 사이에 그리고 게이트 영역과 각각의 소스 영역 및 각각의 드레인 영역 사이에 위치한 스페이서를 더 포함하는
    반도체 구조물.
  13. 반도체 재료 및 희생 재료의 교호층들을 포함하는 패턴된 재료 스택 상단에 복수의 패턴된 하드 마스크들을 제공하는 단계 - 상기 패턴된 재료 스택의 최하부 층은 반도체 기판의 탑 반도체 층임 - ;
    상기 복수의 패턴된 하드 마스크들의 각각의 중앙 부분 위에 적어도 하나의 더미 게이트를 형성하는 단계;
    상기 적어도 하나의 더미 게이트에 인접해서 희생 재료 층을 형성하는 단계;
    상기 희생 재료 층에 적어도 하나의 트렌치를 형성하기 위하여 상기 적어도 하나의 더미 게이트를 제거하는 단계 - 각 트렌치는 복수의 패턴된 하드 마스크들의 중앙 부분 위의 중심에 위치하고 소스 및 드레인 영역들로부터 핀 (fin) 영역을 구분해줌 - ;
    복수의 패턴된 하드 마스크들을 식각 마스크로서 사용하여 패턴된 재료 스택에 있는 상기 적어도 하나의 트렌치 내에 복수의 핀들을 에칭하는 단계;
    복수의 수직으로 스택되고 수직으로 이격된 반도체 나노와이어들을 상기 적어도 하나의 트렌치 내에 형성하기 위해 상기 적어도 하나의 트렌치 내에서 복수의 패턴된 하드 마스크들과 각각의 희생 재료 층을 제거하는 단계; 및
    상기 적어도 하나의 트렌치를 적어도 게이트 영역으로 충전 (filling)하는 단계를 포함하는
    반도체 구조물 형성 방법.
  14. 제 13항에 있어서, 상기 반도체 기판은 반도체-온-절연체 이고 상기 패턴된 재료 스택의 상기 최하부 층은 매립 절연 층 상에 위치하는
    방법.
  15. 제 13항에 있어서, 상기 탑 반도체 층을 제외한 상기 희생 재료 및 반도체 재료의 교호층들은 에피택셜 성장 공정에 의하여 형성되고,
    상기 에피택셜 성장 공정은 800℃ 아래의 온도와 100 토르 아래의 압력에서 수행되는
    방법.
  16. 제 15항에 있어서, 상기 희생 재료들의 층들의 각각은 상기 에피택셜 성장 공정 동안에 인시츄로 (in-situ) 도핑되는 반도체 재료들인
    방법.
  17. 제 13항에 있어서, 상기 적어도 하나의 트렌치 내에서 상기 복수의 패턴된 하드 마스크들을 제거하는 단계와 각각의 희생 재료 층을 제거하는 단계 사이에 상기 적어도 하나의 트렌치 내에 스페이서를 형성하는 단계 - 상기 스페이서는 증착과 에칭에 의해서 형성되며, 상기 에칭은 각 핀의 측벽들 상에 스페이서 재료가 남아 있지 않도록 큰 오버 에치 (over etch)를 이용하여 수행됨 - 를 더 포함하는
    방법.
  18. 제 13항에 있어서, 상기 각각의 희생 재료 층을 제거하는 단계는, 반도체 재료 층들에 비해서 희생 재료 층들의 낮은 산화 전위 (lower oxidation potential)를 이용하는 식각제 (etchant)를 사용하여 화학적으로 수행되는
    방법.
  19. 제 13항에 있어서, 상기 각각의 희생 재료 층을 제거하는 단계는 플라즈마 에칭 공정을 이용하여 수행되는
    방법.
  20. 제 13항에 있어서, 상기 각각의 희생 재료 층을 제거하는 단계는 750℃ 미만의 온도에서 수행되는 습식 또는 건식 산화 공정을 이용하여 수행되는
    방법.
  21. 제 13항에 있어서, 상기 적어도 하나의 트렌치 내에서 복수의 패턴된 하드 마스크들과 각각의 희생 재료 층을 제거하는 단계와, 상기 적어도 하나의 트렌치를 적어도 게이트 영역으로 충전하는 단계 사이에 고체 소스 확산 어닐링 (a solid source diffusion anneal)을 - 상기 고체 소스 확산 어닐링은 상기 적어도 하나의 트렌치 밖의 상기 반도체 재료 층들에 소스 영역들과 드레인 영역들을 형성함 - 수행하는 단계를 더 포함하는
    방법.
  22. 제 21항에 있어서, 상기 고체 소스 확산 어닐링은 800℃ 또는 그 이상의 온도의 불활성 환경 (an inert ambient)에서 수행되는
    방법.
  23. 제 13항에 있어서, 상기 적어도 하나의 트렌치 내에서 복수의 패턴된 하드 마스크들과 각각의 희생 재료 층을 제거하는 단계와, 상기 적어도 하나의 트렌치를 적어도 게이트 영역으로 충전하는 단계 사이에, 상기 반도체 나노와이어들 상에 적어도 계면 산화물을 형성하기 위해 차동 (differential) 화학적 산화 공정을 수행하는 단계를 더 포함하는
    방법.
  24. 제 23항에 있어서, 상기 차동 화학적 산화 공정은 산소-함유 환경 (an oxygen-containing ambient)에서 수행되는
    방법.
  25. 제 13항에 있어서, 각각의 반도체 나노와이어는 200 nm 미만의 피치와 40 nm 미만의 너비를 가지는
    방법.
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