CN110233176B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法,其中方法包括:提供基底,所述基底包括第一区和位于第一区两侧且与第一区邻接的第二区;在所述第一区基底表面形成悬空的纳米线,在所述第二区基底表面形成支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力。所述方法形成的纳米线器件性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件的元件密度和集成度的提高,晶体管的栅极尺寸也越来越小,而晶体管的栅极尺寸变短会使晶体管产生短沟道效应,进而产生漏电流,最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应、抑制漏电流,三维晶体管技术得到了发展,例如:纳米线场效应晶体管(Nanowire FET)。所述纳米线场效应晶体管能够在减小晶体管尺寸的同时,克服短沟道效应,抑制漏电流。
然而,现有技术制备的纳米线器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法,以提高纳米线器件的性能。
为解决上述技术问题,本发明实施例提供一种一种半导体结构的形成方法,包括:提供基底,所述基底包括第一区和位于第一区两侧的第二区;在所述第一区基底表面形成悬空的纳米线,在所述第二区基底表面形成支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力。
可选的,所述纳米线和支撑结构的形成步骤包括:在所述基底上形成支撑结构膜,所述支撑结构膜包括多层堆叠的支撑单元,所述支撑单元包括牺牲层和牺牲层表面的纳米线材料层,所述牺牲层内具有所述掺杂离子,所述牺牲层与纳米线之间具有第二应力;沿垂直于第一区和第二区连线方向上,去除第一区的部分支撑结构膜,在第二区基底表面形成支撑结构,在所述第一区基底表面形成与支撑结构相连的连接部;去除所述连接部内的牺牲层,形成纳米线。
可选的,沿垂直于第一区和第二区连线方向上,减薄部分连接部。
可选的,所述牺牲层的材料包括硅锗,所述纳米线材料层的材料包括硅。
可选的,所述掺杂离子包括:硅离子、碳离子、氮离子、氟离子和氦离子中的一种或者多种组合;所述牺牲层内掺杂离子的掺杂浓度为:1.0e12原子数/立方厘米~1.0e17原子数/立方厘米。
可选的,所述支撑单元的形成方法包括:在所述基底表面形成初始牺牲层,初始牺牲层与纳米线之间具有第一应力;在所述第一区初始牺牲层表面形成光刻胶;以所述光刻胶为掩膜,在所述第二区初始牺牲层内掺入掺杂离子,形成牺牲层;形成所述牺牲层之后,去除所述光刻胶;去除所述光刻胶之后,在所述牺牲层表面形成纳米线材料层。
可选的,以所述光刻胶为掩膜,在所述第二区牺牲层内掺入所述掺杂离子的工艺包括:离子注入工艺;所述离子注入工艺的参数包括:注入剂量为1.0e12原子数/平方厘米~1.0e17原子数/平方厘米。
可选的,当所述支撑单元的个数为两个时,所述支撑结构膜的形成方法包括:进行第一次支撑单元的形成方法;进行第一次支撑单元的形成方法之后,进行第二次支撑单元的形成方法。
可选的,形成所述纳米线之后,所述形成方法还包括:进行退火处理;进行退火处理之后,在所述纳米线表面形成包裹层。
可选的,所述包裹层的材料包括:硅锗。
可选的,形成所述纳米线和支撑结构之后,所述形成方法还包括:形成环绕纳米线的栅极结构;在所述栅极结构两侧的支撑结构内形成源漏掺杂区。
本发明还提高一种半导体结构,包括:基底,所述基底具有第一区和位于第一区两侧且与第一区邻接的第二区;位于第一区基底上的纳米线,位于第二区基底表面的支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力。
可选的,所在支撑结构包括多层堆叠的支撑单元,所述支撑单元包括位于基底表面的牺牲层和位于牺牲层表面的纳米线材料层,所述牺牲层内具有所述掺杂离子,所述牺牲层与纳米线之间具有第二应力。
可选的,所述牺牲层的材料包括硅锗,所述纳米线的材料包括硅。
可选的,所述掺杂离子包括:硅离子、碳离子、氮离子、氟离子和氦离子中的一种或者多种组合;所述牺牲层内掺杂离子的掺杂浓度为:1.0e12原子数/立方厘米~1.0e17原子数/立方厘米。
可选的,所述半导体结构还包括:环绕所述纳米线的栅极结构;位于所述栅极结构两侧支撑结构内的源漏掺杂区。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明技术方案提供的半导体结构的形成方法中,所述支撑结构为本征态时,所述支撑结构与纳米线之间具有第一应力,在所述支撑结构内掺入掺杂离子后,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,则支撑结构能够防止所形成的纳米线发生弯曲,有利于提高纳米线器件的性能。
进一步,所述连接部沿垂直于第一区和第二区连线方向上的尺寸较大,则所述连接部与基底表面的接触面积较大,使得连接部不易发生倾斜,则所述连接部内的纳米材料层不易发生倾斜。后续沿垂直于第一区和第二区连线方向上减小纳米线材料层的宽度,形成所需宽度的纳米线,由于所述连接部内的纳米线材料层不易发生倾斜,因此,所形成的纳米线也不易倾斜,有利于提高纳米线器件的性能。
附图说明
图1是一种纳米线场效应晶体管的结构示意图;
图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述,现有技术中的纳米线器件的性能较差。
图1是一种纳米线场效应晶体管的结构示意图。
请参考图1,基底100;位于基底100上的纳米线101和位于纳米线101两侧的支撑结构102,且所述支撑结构102与纳米线101相连。
上述纳米线场效应晶体管中,所述支撑结构102包括多层堆叠的支撑单元,所述支撑单元包括:牺牲层103和位于所述牺牲层103顶部的纳米线材料层104。所述牺牲层103的材料包括硅锗,所述牺牲层103内的锗离子的含量决定牺牲层103对纳米线101的应力。具体的,锗离子的浓度越高,牺牲层103对纳米线101的应力越大。然而,所述锗离子的浓度过大时,所述锗离子易扩散至沟道内,易产生短沟道效应。因此,所述牺牲层103内的锗离子不能过高,则牺牲层103对纳米线101的应力不够,则所形成的纳米线101易发生弯曲,不利于提高纳米线器件的性能。
为解决所述技术问题,本发明提供了一种半导体结构的形成方法,包括:提供基底,所述基底包括第一区和位于第一区两侧且与第一区邻接的第二区;在所述第一区基底表面形成悬空的纳米线,在所述第二区基底表面形成支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力。所述方法形成的纳米线器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2,提供基底200,所述基底200包括第一区A和位于第一区A两侧且与第一区A邻接的第二区B。
在本实施例中,所述基底200的材料为硅。
在其他实施例中,所述基底的材料包括:锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第一区A用于后续形成纳米线,所述第二区B用于形成支撑结构,且所述纳米线与其延伸方向上两侧的支撑结构相连。
后续在所述基底200表面形成支撑结构膜,所述支撑结构膜用于后续形成支撑结构和纳米线。所述支撑结构膜包括多层堆叠的支撑单元,所述支撑单元包括:牺牲层和位于牺牲层表面的纳米线材料层,所述第二区的牺牲层内具有掺杂离子。所述支撑单元的形成步骤具体请参考图3至图5。
请参考图3,在所述基底200表面形成初始牺牲层201。
所述初始牺牲层201的材料包括硅锗,所述初始牺牲层201的形成工艺包括:外延生长工艺。所述初始牺牲层201用于后续形成牺牲层。
所述初始牺牲层201与后续形成的纳米线之间具有第一应力,所述第一应力较小,后续通过在第二区B的初始牺牲层201内掺入掺杂离子,形成牺牲层,所述牺牲层与纳米线之间具有第二应力,所述第二应力大于第一应力,因此,能够防止纳米线发生弯曲,有利于提高纳米线器件的性能。
请参考图4,在所述第一区A的初始牺牲层201(见图3)表面形成光刻胶202;以所述光刻胶202为掩膜,在所述初始牺牲层201(见图3)内掺入掺杂离子,形成牺牲层203。
在本实施例中,所述光刻胶202仅覆盖部分第一区A的初始牺牲层201。在其他实施例中,所述光刻胶覆盖整个第一区的初始牺牲层。
所述第二区B牺牲层203内具有掺杂离子,所述牺牲层203与后续形成的纳米线之间具有第二应力,而所述第二区B的牺牲层203用于后续形成作为支撑结构的一部分,因此,所述支撑结构内也具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,所述第二应力大于第一应力,因此,能够有效地防止纳米线弯曲,有利于提高纳米线器件的性能。
所述掺杂离子包括:硅离子、碳离子、氮离子、氟离子或者氦离子中的一种或者多种组合。
在所述初始牺牲层201(见图3)内掺入掺杂离子的工艺包括:离子注入工艺,所述牺牲层203内掺杂离子的掺杂浓度为:1.0e12原子数/平方厘米~1.0e17原子数/平方厘米。选择所述牺牲层203内掺杂离子的掺杂浓度的意义在于:若所述牺牲层203内掺杂离子的掺杂浓度小于1.0e12原子数/平方厘米,使得牺牲层203与后续纳米线之间的第二应力较小。部分牺牲层203用于后续作为支撑结构的一部分,则支撑结构与纳米线之间的应力较小,使得所形成的纳米线易发生弯曲,不利于提高纳米线器件的性能;若所述牺牲层203内掺杂离子的掺杂浓度大于1.0e17原子数/平方厘米,使得在牺牲层203内掺入掺杂离子的难度较大。
请参考图5,去除所述光刻胶202;去除所述光刻胶202之后,在所述牺牲层203的表面形成纳米线材料层204。
所述纳米线材料层204的材料包括:硅,所述纳米线材料层204的形成工艺包括:外延生长工艺。
采用外延生长工艺形成纳米线材料层204的意义在于:通过控制外延生长工艺的参数,精确控制纳米线材料层204的厚度。所述纳米线材料层204用于后续形成纳米线,因此,所述纳米线的尺寸能够精确控制,有利于提高纳米线器件的可控性,提高纳米线器件性能的稳定性。
所述纳米线材料层204和牺牲层203构成支撑单元205。所述牺牲层203与纳米线材料层204之间具有第二应力。
请参考图6,形成所述纳米线材料层204之后,经过多次循环,形成支撑结构膜;在所述部分所述第一区A和第二区B支撑单元205的顶部表面形成第一掩膜层206。
所述支撑结构中支撑单元的个数为两个时,所述支撑结构膜的形成步骤包括:进行第一次支撑单元的形成方法(见图4至图5);进行第一次支撑单元的形成方法之后,进行第二次支撑单元的形成方法(见图4至图5)。
所述支撑单元205的循环次数是根据所需纳米线的个数所决定。
在本实施例中,所述纳米线的个数为3个,所述支撑单元205的循环次数为三次。
在其他实施例中,所述纳米线的个数为2个时,所述支撑单元的循环次数为两次;或者,所述纳米线的个数为N个时,所述支撑单元的循环次数为N次。所述第一掩膜层206的材料包括:氮化硅或者氮化钛。所述第一掩膜层206用于作为形成连接部和位于连接部两侧的支撑结构的掩膜。
所述若干支撑单元205构成支撑结构膜207,所述第一区A的支撑结构膜207用于后续形成连接部,所述第二区B的支撑结构膜207用于后续形成支撑结构。
请参考图7,以所述第一掩膜层206为掩膜,刻蚀所述支撑结构膜207(见图6),在所述第一区A基底200表面形成连接部208,在所述第二区B基底200表面形成支撑结构209,所述支撑结构209与连接部208相连。
所述连接部208内的纳米线材料层204用于后续形成初始纳米线。
所述支撑结构209内的牺牲层203内具有掺杂离子,所述掺杂离子使得支撑结构209对后续纳米线的应力较大,从而防止纳米线发生弯曲,有利于提高纳米线器件的性能。
所述连接部208沿垂直于第一区A和第二区B连线方向上的尺寸较大,则所述连接部208与基底200表面的接触面积较大,使得连接部208不易发生倾斜,则所述连接部208内的纳米材料层204不易发生倾斜。后续通过减小纳米线材料层204的宽度,形成所需尺寸的纳米线,由于所述连接部208内的纳米线材料层204不易发生倾斜,因此,所形成的纳米线也不易倾斜,有利于提高纳米线器件的性能。
请参考图8,沿垂直于第一区A和第二区B连线方向上,减小所述连接部208内纳米线材料层204的宽度,形成纳米线210。
沿垂直于第一区A和第二区B连线方向上,减小所述连接部208内纳米线材料层204的宽度的工艺包括:干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图9,形成所述纳米线210之后,去除所述连接部208内的牺牲层203,使纳米线210悬空。
去除所述连接部210内的牺牲层203的工艺包括:干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述连接部208内纳米线210和牺牲层203的材料不同,则所述纳米线210和牺牲层203具有不同的刻蚀选择比,使得去除牺牲层203的过程中对纳米线210的损失较小,有利于提高纳米线210的性能。
形成所述纳米线210之后,所述形成方法还包括:进行退火处理;进行退火处理之后,在所述纳米线210表面形成包裹层(图中未示出)。
所述包裹层的材料包括硅锗,所述包裹层的形成工艺包括:外延生长工艺。所述纳米线210的表面包裹所述包裹层,能够提高对沟道内载流子的迁移率,因此,有利于提高纳米线器件的性能。
进行退火处理,使得所述纳米线210和包裹层形变为圆柱体,有利于提高纳米线器件的性能。
所述纳米线210的两端与支撑结构209相连,所述支撑结构209内的牺牲层203内具有掺杂离子,所述掺杂离子有利于提高支撑结构209与纳米线之间应力,使得纳米线210不易弯曲,有利于提高纳米线器件的性能。
形成所述纳米线210之后,所述形成方法还包括:形成环绕纳米线210的栅极结构;在所述栅极结构两侧的支撑结构209内形成源漏掺杂区。
相应的,本发明还提高一种半导体器件,请继续参考图9,包括:
基底200,所述基底200包括第一区A和位于第一区A两侧且与第一区A邻接的第二区B;
位于第一区A基底200上的纳米线,位于第二区B基底200表面的支撑结构209,所述纳米线的两端与支撑结构209相连,且所述支撑结构209内具有掺杂离子。
所述支撑结构209包括多层堆叠的支撑单元205,所述支撑单元205包括:多层堆叠的牺牲层203和位于牺牲层203表面的纳米线材料层204,所述牺牲层203内具有所述掺杂离子。
所述牺牲层203的材料包括硅锗;所述纳米线材料层204的材料包括硅。
所述掺杂离子包括:硅离子、碳离子、氮离子、氟离子和氦离子中的一种或者多种组合;所述牺牲层203内掺杂离子的掺杂浓度为:1.0e12原子数/立方厘米~1.0e17原子数/立方厘米。
所述半导体结构还包括:环绕所述纳米线210的栅极结构;位于所述栅极结构两侧支撑结构209内的源漏掺杂区。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底包括第一区和位于第一区两侧且与第一区邻接的第二区;
在所述第一区基底表面形成悬空的纳米线,在所述第二区基底表面形成支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力;
所述支撑结构包括多层堆叠的支撑单元;所述支撑单元包括牺牲层和位于牺牲层表面的纳米线材料层,所述牺牲层内具有所述掺杂离子,所述支撑单元与纳米线之间具有第二应力;所述牺牲层的材料包括硅锗;所述掺杂离子包括:碳离子、氮离子、氟离子和氦离子中的一种或者多种组合。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述纳米线和支撑结构的形成步骤包括:在所述基底上形成支撑结构膜,所述支撑结构膜包括多层堆叠的支撑单元;沿垂直于第一区和第二区连线方向上,去除第一区的部分支撑结构膜,在第二区基底表面形成支撑结构,在所述第一区基底表面形成与支撑结构相连的连接部;去除所述连接部内的牺牲层,形成纳米线。
3.如权利要求2所述的半导体结构的形成方法,其特征在于,沿垂直于第一区和第二区连线方向上,减小连接部的宽度。
4.如权利要求2所述的半导体结构的形成方法,其特征在于,所述纳米线材料层的材料包括硅。
5.如权利要求4所述的半导体结构的形成方法,其特征在于,所述牺牲层内掺杂离子的掺杂浓度为:1.0e12原子数/立方厘米~1.0e17原子数/立方厘米。
6.如权利要求2所述的半导体结构的形成方法,其特征在于,所述支撑单元的形成方法包括:在所述基底表面形成初始牺牲层,所述支撑单元与纳米线之间具有第一应力;在所述第一区初始牺牲层表面形成光刻胶;以所述光刻胶为掩膜,在所述第二区初始牺牲层内掺入掺杂离子,形成牺牲层;形成所述牺牲层之后,去除所述光刻胶;去除所述光刻胶之后,在所述牺牲层表面形成纳米线材料层。
7.如权利要求6所述的半导体结构的形成方法,其特征在于,以所述光刻胶为掩膜,在所述第二区初始牺牲层内掺入所述掺杂离子的工艺包括:离子注入工艺;所述离子注入工艺的参数包括:注入剂量为1.0e12原子数/平方厘米~1.0e17原子数/平方厘米。
8.如权利要求6所述的半导体结构的形成方法,其特征在于,当所述支撑单元的个数为两个时,所述支撑结构膜的形成方法包括:进行第一次支撑单元的形成方法;进行第一次支撑单元的形成方法之后,进行第二次支撑单元的形成方法。
9.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述纳米线之后,所述形成方法还包括:进行退火处理;进行退火处理之后,在所述纳米线表面形成包裹层。
10.如权利要求9所述的半导体结构的形成方法,其特征在于,所述包裹层的材料包括:硅锗。
11.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述纳米线和支撑结构之后,所述形成方法还包括:形成环绕纳米线的栅极结构;在所述栅极结构两侧的支撑结构内形成源漏掺杂区。
12.一种半导体结构,其特征在于,包括:
基底,所述基底包括第一区和位于第一区两侧且与第一区邻接的第二区;
位于第一区基底上的纳米线,位于第二区基底表面的支撑结构,所述纳米线的两端与支撑结构相连,所述支撑结构内具有掺杂离子,所述支撑结构与纳米线之间具有第二应力,且所述第二应力大于第一应力,所述第一应力为本征态的支撑结构材料与纳米线之间的应力;
所述支撑结构包括多层堆叠的支撑单元;所述支撑单元包括牺牲层和位于牺牲层表面的纳米线材料层,所述牺牲层内具有所述掺杂离子,所述支撑单元与纳米线之间具有第二应力;所述牺牲层的材料包括硅锗;所述掺杂离子包括:碳离子、氮离子、氟离子和氦离子中的一种或者多种组合。
13.如权利要求12所述的半导体结构,其特征在于,所述牺牲层的材料包括硅锗,所述纳米线的材料包括硅。
14.如权利要求13所述的半导体结构,其特征在于,所述牺牲层内掺杂离子的掺杂浓度为:1.0e12原子数/立方厘米~1.0e17原子数/立方厘米。
15.如权利要求13所述的半导体结构,其特征在于,所述半导体结构还包括:环绕所述纳米线的栅极结构;位于所述栅极结构两侧支撑结构内的源漏掺杂区。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301480A (zh) * 2009-02-17 2011-12-28 国际商业机器公司 纳米线网格器件及其制备方法
CN103985757A (zh) * 2014-04-08 2014-08-13 上海华力微电子有限公司 围栅型纳米线晶体管
CN104916677A (zh) * 2014-03-14 2015-09-16 台湾积体电路制造股份有限公司 具有核-壳结构的半导体器件
CN106158633A (zh) * 2015-03-26 2016-11-23 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301480A (zh) * 2009-02-17 2011-12-28 国际商业机器公司 纳米线网格器件及其制备方法
CN104916677A (zh) * 2014-03-14 2015-09-16 台湾积体电路制造股份有限公司 具有核-壳结构的半导体器件
CN103985757A (zh) * 2014-04-08 2014-08-13 上海华力微电子有限公司 围栅型纳米线晶体管
CN106158633A (zh) * 2015-03-26 2016-11-23 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管的形成方法

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