CN105870183B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供衬底；在所述衬底表面依次形成堆叠结构，所述堆叠结构包括若干牺牲层和若干第一半导体层，所述衬底表面为牺牲层，且所述牺牲层和第一半导体层依次交叠；刻蚀所述堆叠结构，形成位于衬底表面的沟槽，以及位于沟槽两侧的第一半导体线和牺牲线；去除所述牺牲线，使第一半导体线悬空于衬底上方；对所述第一半导体线进行退火处理，使所述第一半导体线的横截面呈圆形；采用外延工艺，在所述第一半导体线表面形成第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。所述方法可以提高在所述第一半导体纳米线上形成的全包围栅场效应晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了一种全包围栅场效应晶体管；所述全包围栅场效应晶体管在减小晶体管尺寸的同时，能够克服短沟道效应，抑制漏电流的产生。所述全包围栅场效应晶体管中，栅极结构包围整个纳米线，可以提高栅极结构对沟道区域的控制能力。
器件的不均匀性是影响器件性能的重要因素。导致器件不均匀性的主要原因包括掺杂离子浓度的涨落(RDF)、栅极边缘的粗糙度(GER)、线边缘粗糙度(LER)、线宽粗糙度(LWR)、金属栅晶粒差异和自由电子噪音等。
当在沟道区域不进行离子注入时，可以明显降低掺杂离子浓度的涨落(RDF)带来的影响。然而，随着晶体管集成度提高，多栅器件，例如鳍式场效应晶体管或全包围栅场效应晶体管的沟道区域尺寸较低，线边缘粗糙度(LER)的影响更加显著，对器件的性能影响更加显著。
现有的全包围栅场效应晶体管通常包括纳米线，以及包围纳米线部分表面的栅极结构，所述栅极结构包括：包围于所述纳米线表面的栅介质层、以及位于所述栅介质层表面形成栅电极层，还包括位于所述栅极结构两侧的源漏极。
现有技术形成的全包围栅场效应晶体管的纳米线尺寸很难完全均匀，请参考图1，不同位置处的全包围栅晶体管的栅极结构20所覆盖的纳米线10的尺寸不同，导致晶体管的性能不同，从而影响形成的半导体器件的性能。
现有形成的全包围栅场效应晶体管的性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面依次形成堆叠结构，所述堆叠结构包括若干牺牲层和若干第一半导体层，所述衬底表面为牺牲层，且所述牺牲层和第一半导体层依次交叠；刻蚀所述堆叠结构，形成位于衬底表面的沟槽，以及位于沟槽两侧的第一半导体线和牺牲线；去除所述牺牲线，使第一半导体线悬空于衬底上方；对所述第一半导体线进行退火处理，使所述第一半导体线的横截面呈圆形；采用外延工艺，在所述第一半导体线表面形成第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。
可选的，形成位于衬底表面的沟槽的方法包括：在所述堆叠结构顶部表面形成具有开口的掩膜层，所述开口暴露出部分堆叠结构表面；沿所述开口刻蚀所述堆叠结构，直至暴露出衬底表面，形成沟槽。
可选的，所述沟槽的宽度为2nm～20nm。
可选的，所述牺牲层的材料为SiGe或SiC。
可选的，所述牺牲层材料为SiGe时，Si原子与Ge原子的摩尔比为1:10～10:1。
可选的，所述牺牲层的厚度为2nm～20nm。
可选的，所述第一半导体层的材料为Si。
可选的，所述第一半导体层的厚度为2nm～20nm。
可选的，采用干法刻蚀工艺刻蚀所述堆叠结构。
可选的，还包括：在形成所述沟槽之后，进行湿法清洗处理。
可选的，采用气相刻蚀工艺去除所述牺牲线。
可选的，所述气相刻蚀工艺采用的刻蚀气体包括HCl、CF4或HBr中的一种或几种，温度为0℃～300℃，刻蚀气体流量为5sccm～1000sccm，压强为0.5torr～760torr。
可选的，去除所述牺牲线之后，进行清洗处理。
可选的，所述退火处理在氢气、氮气、氩气或氦气氛围下进行，所述退火处理温度为600℃～1200℃，时间为5s～500s，压强为2torr～760torr。
可选的，所述第二半导体层的材料为Si、SiB、SiGe、SiC、SiP、SiGeB或SiCP。
可选的，所述第二半导体层的厚度为2nm～20nm。
可选的，在形成所述堆叠结构之前，刻蚀所述半导体衬底，在所述半导体衬底内形成凹槽，在所述凹槽的底部表面形成堆叠结构。
可选的，所述凹槽的深度为5nm～500nm。
可选的，还包括：形成包围部分第二半导体层的栅极结构以及位于栅极结构两侧的第二半导体层和第一半导体线内的源漏极。
为了解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：衬底；位于衬底表面悬空的第一半导体线，所述第一半导体线的横截面呈圆形；位于所述第一半导体线表面的第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的半导体结构的形成方法，在衬底上形成堆叠结构，所述堆叠结构包括若干牺牲层和若干第一半导体层；然后刻蚀所述堆叠结构，形成第一半导体线和牺牲线；去除所述牺牲线之后，形成悬空的第一半导体线，并对第一半导体线进行退火处理，使所述第一半导体线的横截面呈圆形；然后采用外延工艺在所述第一半导体线表面形成第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。由于所述第一半导体线通过刻蚀以及退火工艺形成，所述第一半导体线的直径大小在不同位置处会有一定的差异。如果直接在所述第一半导体线表面形成栅极结构，使得形成的全包围栅场效应晶体管位于第一半导体线内，容易造成全包围栅场效应晶体管的沟道区域的厚度不均匀，从而影响全包围栅场效应晶体管的性能。所述第二半导体层的载流子迁移率大于第一半导体线的载流子迁移率，由于所述第二半导体层采用外延工艺形成，所以，不同位置处，所述第二半导体层的厚度均匀，后续在所述第二半导体层上形成栅极结构，可以使得形成的全包围栅场效应晶体管的沟道区域的厚度均匀，从而可以提高全包围栅场效应晶体管的性能。
进一步的，刻蚀所述堆叠结构形成的沟槽的宽度为2nm～20nm，所述沟槽宽度限定了位于同一层的第一半导体线之间的横向间距。既确保第一半导体线之间的横向间距不会过小从而后续能在第一半导体线表面形成第二半导体层，以及包围所述第二半导体层的栅极结构；又使得所述第一半导体线之间的横向间距不会过大，避免形成的器件集成度较低，工艺成本提高。
进一步的，所述牺牲层材料为SiGe时，Si原子与Ge原子的摩尔比为1:10～10:1，既能够在后续去除牺牲线的过程中，使得所述牺牲层与第一半导体层之间具有较高的刻蚀选择性，又避免第一半导体层与牺牲层之间的晶格常数相差过大，从而避免在形成第一半导体层的过程中，由于晶格不匹配而使所述第一半导体层内出现大量晶格缺陷。
本发明的实施例的半导体结构，包括位于衬底上悬空的第一半导体线、位于第一半导体线表面的第二半导体层。所述第二半导体层的厚度均匀，且载流子迁移率大于第一半导体线的载流子迁移率，从而在所述第二半导体层上形成全包围栅场效应晶体管中，晶体管的沟道区域位于第二半导体层内，使得晶体管的沟道区域厚度均匀，从而可以提高全包围栅场效应晶体管的性能。并且使得在不同第一半导体线或者同一半导体线上形成的相同尺寸的不同全包围栅场效应晶体管的性能一致。
附图说明
图1是本发明的现有技术形成的全包围栅场效应晶体管的示意图；
图2至图10是本发明的实施例的半导体结构的形成过程的结构示意图；
图11是本发明的实施例的全包围栅场效应晶体管的示意图。
具体实施方式
如背景技术中所述，现有形成的全包围栅晶体管的性能有待进一步的提高。
本发明的实施例中，在形成第一半导体线之后，在所述第一半导体线表面形成第二半导体层。所述第二半导体层的厚度均匀，作为全包围栅场效应晶体管的沟道层，与直接在第一半导体线上形成栅极结构，相比，第一半导体线形貌对晶体管的性能影响较大，而在所述第二半导体层表面形成栅极结构，所述第二半导体层的厚度均匀，可以使得不同位置处形成的晶体管的性能不受第一半导体线形貌的影响。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供衬底100。
所述衬底100的材料为硅、锗、锗化硅、砷化镓等半导体材料。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述衬底100为单晶硅衬底。
本实施例中，可以对所述衬底100进行预处理，在所述衬底100内形成凹槽，后续在所述凹槽内形成若干悬空的第一半导体线，所述凹槽的侧壁作为第一半导体线的支撑结构。图2为所述凹槽的剖面示意图，不包括凹槽的侧壁。
请参考图3，在所述衬底100表面依次形成堆叠结构，所述堆叠结构包括若干牺牲层201和若干第一半导体层202，所述衬底100表面为牺牲层201，且所述牺牲层202和第一半导体层202依次交叠。
所述牺牲层201的材料为半导体材料，与第一半导体层202的材料的晶格常数接近，从而可以避免在牺牲层201表面形成第一半导体层202时，以及在第一半导体层202表面形成牺牲层201时，由于晶格常数相差过大，在所述第一半导体层202的表面造成大量晶格缺陷。
本实施例中，所述第一半导体层202的材料为硅、所述牺牲层201的材料为SiGe。所述第一半导体层202用于形成第一半导体线，所述牺牲层201用于形成牺牲线，本实施例中，所述牺牲层201中Si与Ge的摩尔比为1:10～10:1，既能够在后续去除牺牲线的过程中，使得牺牲线与第一半导体线之间具有较高的刻蚀选择性，又避免第一半导体层202与牺牲层201之间的晶格常数相差过大。
在本发明的其他实施例中，所述牺牲层201的材料还可以是SiC等半导体材料。
本实施例中，可以采用化学气相沉积工艺依次形成所述牺牲层201和第一半导体层202，并且通过调整所述化学气相沉积工艺的工艺参数，使得所述牺牲层201和第一半导体层202沿衬底100内形成的凹槽底部表面的晶向生长，使得所述牺牲层201和第一半导体层202在凹槽底部表面依次沉积，而不会在凹槽的侧壁表面进行生长。并且，在所述衬底100内形成凹槽后，保留所述衬底100表面用于形成所述凹槽的掩膜层，从而不会在所述凹槽以外的衬底100表面形成所述堆叠结构。
具体的，本实施例中，形成所述牺牲层201所采用的沉积气体包括锗源气体、硅源气体和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
本实施例中，形成所述第一半导体层202所采用的沉积气体包括硅源气体和H2，其中，硅源气体包括SiH4或SiH2Cl2，硅源气体的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
所述牺牲层201的厚度限定了后续形成的上下层的第一半导体纳米线之间的饿垂直距离，而所述第一半导体层202的厚度则限定的最终形成的第一半导体纳米线的尺寸。本实施例中，所述牺牲层201的厚度为2nm～20nm，所述第一半导体层202的厚度为2nm～20nm。
所述牺牲层201和第一半导体层202的数量可以根据待形成的半导体器件进行调整，至少形成一层牺牲层201以及一层第一半导体层202。
然后，刻蚀所述堆叠结构，形成位于衬底100表面的沟槽，以及位于沟槽两侧的第一半导体线和牺牲线。形成所述沟槽的过程请参考图4至图5。
请参考4，在所述堆叠结构顶部表面形成具有开口301的掩膜层300，所述开口301暴露出部分堆叠结构表面。
本实施例中，所述堆叠结构顶层为第一半导体层202，所以，所述开口301暴露出第一半导体层202部分的表面。
所述掩膜层300的材料可以是光刻胶、氧化硅、氮化硅、氮氧化硅、无定形碳等掩膜材料。相邻开口301之间的掩膜层300为长条状，对应于后续待形成的第一半导体线和牺牲线的尺寸。本实施例中，所述掩膜层300的材料为光刻胶。
所述开口301的宽度限定了后续形成的同一层内的相邻第一半导体线之间的横向间距。所述开口301的间距如果过小，会导致相邻第一半导体线之间的横向间距过小，后续无法在第一半导体线表面形成第二半导体层，以及包围所述第二半导体层的栅极结构。所述开口301的间距如果过大，会导致形成的器件集成度较低，工艺成本提高。本实施例中，所述开口301的宽度为2nm～20nm。
请参考5，沿所述开口301刻蚀所述堆叠结构，直至暴露出衬底100表面，形成沟槽302。
本实施例中，采用各向异性刻蚀工艺刻蚀所述第一半导体层202(请参考图4)和牺牲层201(请参考图4)。
所述各向异性刻蚀工艺可以是等离子体刻蚀工艺，所述等离子体刻蚀工艺采用的刻蚀气体包括：所述刻蚀气体为Cl2、HBr、或Cl2和HBr的混合气体，HBr的流量为200sccm～800sccm，Cl2的流量为20sccm～100sccm，此外，所述气体还包括惰性气体，例如Ar，所述惰性气体的流量为50sccm～1000sccm，刻蚀腔室的压力为2毫托～200毫托，功率为400W～750W，温度为40℃～80℃，偏置电压为100V～250V。可以分别针对所述第一半导体层202和牺牲层201对上述刻蚀参数进行调整，以提高对第一半导体层202和牺牲层201的刻蚀效率。
所述沟槽302的宽度与开口301的宽度一致，为2nm～20nm。形成所述沟槽302之后，所述沟槽302将第一半导体层202分割为若干第一半导体线202a，将牺牲层201分割为若干牺牲线201a。所述沟槽302的宽度不能过小，避免在后续去除牺牲线201a的过程中，刻蚀气体无法进入沟槽302底部，无法对沟槽302底部位置处两侧的牺牲线201a进行刻蚀，或者位于沟槽302顶部两侧和沟槽302底部两侧的牺牲线201a的刻蚀速率相差太大。
在刻蚀形成所述沟槽302之后，还可以进行清洗处理，以去除刻蚀过程中产生的杂质，所述清洗处理采用的清洗溶液可以是HF溶液、H2O2与HCl的混合水溶液等。
请参考6，去除所述牺牲线201a(请参考图5)，使第一半导体线202a悬空于衬底100上方。
在去除所述牺牲线201a之前，可以先去除所述掩膜层300(请参考图5)。在本发明的其他实施例中，也可以在去除所述牺牲线201a之后，再去除所述掩膜层300。
本实施例中，采用气相刻蚀工艺去除所述牺牲线201a。具体的，可以根据所述牺牲线201a的材料，选择合适的刻蚀气体，使得所述牺牲线201a与第一半导体线202a之间具有较高的刻蚀选择比，从而在去除所述牺牲线201a的过程中，能够减小对所述第一半导体线202a的损伤。
本实施例中，所述气相刻蚀工艺采用的刻蚀气体包括HCl、CF4或HBr中的一种或几种，所述刻蚀气体的流量为5sccm～1000sccm，刻蚀温度为0℃～300℃，压强为0.5torr～760torr。所述气相刻蚀工艺对牺牲线201a具有较高的刻蚀选择性。
在去除所述牺牲线201a之后，所述第一半导体线202a悬空，上下层之间的第一半导体线202a之间的垂直间距为牺牲线201a的厚度。
请参考图7，上述方法形成的半导体结构的局部立体示意图。图6为垂直于第一半导体线202a方向的剖面示意图。
所述第一半导体线202a之间的牺牲线201a(请参考图5)被去除之后，所述第一半导体线202a悬空，并且通过衬底100上的凹槽侧壁进行支撑。
请参考图8，对所述第一半导体线202a(请参考图7)进行退火处理，形成横截面呈圆形的第一半导体线202b。
所述退火处理在氢气、氮气、氩气或氦气氛围下进行，所述退火处理温度为600℃～1200℃，时间为5s～500s，压强为2torr～760torr。所述退火处理可以是单步退火(OneStep)或多步(Multiple step)退火工艺。
所述退火处理，可以进一步使得第一半导体线202a的表面原子的排列重组，将多余的表面能量释放掉，在应力作用下呈低能量排列方式，从而使牺牲线的表面棱角的角度变大趋于平滑，以至形成横截面为圆形的第一半导体线202b，从而能够避免第一半导体线202b发生尖端放电现象，使后续形成的全包围栅场效应晶体管的漏电流减少。
本实施例中，所述退火处理在氢气氛围下进行，所述氢气能够提高第一半导体线202a表面的原子的活性，使所述第一半导体线202a表面的原子更容易发生重新排列。所述退火处理还可以修复第一半导体线202b表面的刻蚀损伤，使形成的第一半导体线202b表面缺陷减少，提高后续在第一半导体线202b表面形成的第二半导体层与所述第一半导体线202b之间的界面质量。
在进行退火之后，还可以通过湿法或干法氧化处理，在所述第一半导体线202b表面形成氧化层，再通过HF溶液刻蚀去除所述氧化层，如此交替进行氧化和刻蚀处理，重复1～3次之后，使第一半导体线202b的表面更加光滑。从而进一步改善尖端放电现象，提高后续形成的全包围栅场效应晶体管的沟道区域内的电场的均匀性，从而提高全包围栅场效应晶体管的性能。
请参考图9，在所述第一半导体线202b(请参考图8)表面形成第二半导体层203，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。
可以采用外延工艺形成所述第二半导体层203，所述第二半导体203的材料为Si、SiB、SiGe、SiC、SiP、SiGeB或SiCP。本实施例中，所述半导体衬底100上除了形成有第一半导体线202b的凹槽之外，其他表面都覆盖有掩膜层，通过选择性外延工艺，使得所述第二半导体层203形成在第一半导体线202b表面。在本发明的其他实施例中，还可以在所述凹槽的底部表面以及侧面形成所述第二半导体层203。
本实施例中，所述第二半导体层203的材料为SiGe。可以直接通过外延工艺形成材料为SiGe的第二半导体层203，也可以先在所述第一半导体纳米线202b表面形成Si外延层之后，对所述Si外延层进行Ge掺杂，使所述Si外延层转变为SiGe层，作为第二半导体层203。
本实施例中，直接采用选择性外延工艺在所述第一半导体线202b表面形成SiGe第二半导体层203，具体的，所述外延工艺采用的沉积气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
本发明的其他实施例中，也可以在进行上述沉积工艺的同时，在沉积气体中通入具有掺杂离子的掺杂气体，例如PH3、AsH3、BF3或InF3等，使所述第二半导体层203内具有N型或P型掺杂离子，所述N型或P型掺杂离子可以用于调整后续形成的全包围栅场效应晶体管的阈值电压。
在本发明的其他实施例中，也可以在所述第一半导体线202b表面形成第二半导体层203之后，再对所述第二半导体层203进行N型或P型离子注入。
后续在所述第二半导体层203表面上形成包围所述第二半导体层203的栅极结构。由于所述第二半导体层203采用外延工艺形成，厚度均匀，且所述第二半导体层203内的缺陷较少，第二半导体层203所采用的材料的载流子迁移率大于第一半导体线202b内的载流子迁移率。所以，后续形成的全包围栅场效应晶体管在工作时，载流子主要集中在被栅极结构覆盖的第二半导体层203内，使得全包围栅场效应晶体管的沟道区域位于所述第二半导体层203内。
由于所述第二半导体层203的厚度均匀，不受到第一半导体线202b自身的尺寸均匀度影响，即便所述第一半导体线202b的尺寸不均匀，所述全包围栅场效应晶体管的沟道区域的厚度均匀的，从而可以提高所述全包围栅场效应晶体管的性能，并且使得在不同第一半导体线202b或者同一半导体线202b上形成的相同尺寸的不同全包围栅场效应晶体管的性能一致。
本实施例中，所述第二半导体层203的厚度为2nm～20nm。
请参考图10，形成包围部分第二半导体层203的栅极结构400以及位于栅极结构400两侧的第二半导体层203和第一半导体线202b(请参考图8)内的源漏极。
所述栅极结构400包括：位于第二半导体层203表面的栅介质层，位于栅介质层表面的栅极层。在本发明的其他实施例中，还可以形成位于所述第二半导体层203侧壁表面的侧墙(未示出)。所形成的晶体管为全包围栅场效应晶体管。
所述栅极结构400的形成方法包括：在所述第二半导体层203表面形成栅介质材料层，然后在所述栅介质材料层表面形成栅极材料层；对所述栅极材料层和栅介质材料层进行图形化，形成所述栅极结构400。
所述栅介质层的材料为氧化硅、氮化硅或高K介质材料。在一实施例中，所述栅介质层的材料为氧化硅或氮化硅，所述栅电极层的材料为多晶硅。在另一实施例中，所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
在形成所述栅极结构之后，在所述栅极结构两侧形成源漏极(图中未示出)，所述源漏极的形成工艺包括：以所述栅极结构400为掩膜，在所述栅极结构400两侧的第二半导体层203和第一半导体线202b内进行离子注入。当需要形成P型晶体管时，进行P型离子注入，所注入的离子为硼离子或铟离子。当需要形成N型晶体管时，进行N型离子注入，所注入的离子为磷离子或砷离子。
本实施例中，形成一个栅极结构400，所述栅极结构同时包围所述衬底100上形成的所有第一半导体线202b表面的第二半导体层，形成一个具有多个第一半导体线202b和第二半导体层203的全包围栅场效应晶体管。
在本发明的其他实施例中，也可以形成若干平行排列的栅极结构，使得单根第一半导体线202b上形成多个栅极结构。
在本发明的其他实施例中，也可以在形成所述栅极结构的过程中，控制所述栅极材料层的厚度，使不同第一半导体线202b上的栅极材料层之间不连续，从而使得形成的单个栅极结构仅包围单根第一半导体线202b表面的第二半导体层203。
请参考11，为上述方法形成的全包围栅场效应晶体管沿第一半导体线202b的长度方向的剖面示意图。
由于所述第一半导体线202b通过刻蚀以及退火工艺形成，所述第一半导体线202b的直径大小在不同位置处会有一定的差异。如果直接在所述第一半导体线202b表面形成栅极结构，使得形成的全包围栅场效应晶体管位于第一半导体线202b内，容易造成全包围栅场效应晶体管的沟道区域的厚度不均匀，从而影响全包围栅场效应晶体管的性能。
而本实施例中，在所述第一半导体线202b表面形成第二半导体层203之后，再在所述第二半导体层203表面形成栅极结构，所述第二半导体层203的载流子迁移率大于第一半导体线202b的载流子迁移率，所以，形成的全包围栅场效应晶体管的沟道区域位于所述第二半导体层203内，由于所述第二半导体层203采用外延工艺形成，所以，不同位置处，所述第二半导体层203的厚度均匀，从而使得全包围栅场效应晶体管的沟道区域的厚度均匀，从而可以提高全包围栅场效应晶体管的性能。
本发明的实施例中，还提供一种采用上述方法形成的半导体结构。
请参考图10，所述半导体结构包括：衬底100，位于衬底100表面悬空的第一半导体线，所述第一半导体线的横截面呈圆形；位于所述第一半导体线表面的第二半导体层203。
本实施例中，所述第一半导体线形成于衬底100内的凹槽内，所述凹槽的深度为5nm～500nm，所述第一半导体线的两端与凹槽的侧壁连接，使得所述侧壁作为第一半导体线的支撑结构，使所述第一半导体线能够悬空于衬底100表面。
所述第一半导体线的直径为2nm～20nm，本实施例中，具有多根平行排列的第一半导体线，位于相同高度的第一半导体线之间的横向间距为2nm～20nm，不同高度的第一半导体线之间的垂直间距为2nm～20nm。
所述第二半导体层203的材料为Si、SiB、SiGe、SiC、SiP、SiGeB或SiCP。所述第二半导体层203内可以具有N型或P型掺杂离子。所述第二半导体层203的厚度为2nm～20nm。
本实施例中，所述半导体结构还包括包围部分第二半导体层203的栅极结构400以及位于栅极结构400两侧的第二半导体层2023和第一半导体线内的源漏极。
所述栅极结构400包括：位于第二半导体层203表面的栅介质层，位于栅介质层表面的栅极层。在本发明的其他实施例中，还可以形成位于所述第二半导体层203侧壁表面的侧墙(未示出)。所形成的晶体管为全包围栅场效应晶体管。
所述栅介质层的材料为氧化硅、氮化硅或高K介质材料。在一实施例中，所述栅介质层的材料为氧化硅或氮化硅，所述栅电极层的材料为多晶硅。在另一实施例中，所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
本实施例中，所述半导体结构具有一个栅极结构400，所述栅极结构同时包围所述衬底100上形成的所有第一半导体线表面的第二半导体层，形成一个具有多个第一半导体线和第二半导体层203的全包围栅场效应晶体管。
在本发明的其他实施例中，所述半导体结构也可以具有若干平行排列的栅极结构，使得单根第一半导体线上形成多个栅极结构。
在本发明的其他实施例中，不同第一半导体线上的栅极材料层之间不连续，从而使得形成的单个栅极结构400仅包围单根第一半导体线表面的第二半导体层203。
所述第二半导体层203的厚度均匀，且载流子迁移率大于第一半导体线的载流子迁移率，从而在所述第二半导体层203上形成全包围栅场效应晶体管中，晶体管的沟道区域位于第二半导体层203内，使得晶体管的沟道区域厚度均匀，从而可以提高全包围栅场效应晶体管的性能。并且使得在不同第一半导体线或者同一半导体线上形成的相同尺寸的不同全包围栅场效应晶体管的性能一致。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面依次形成堆叠结构，所述堆叠结构包括若干牺牲层和若干第一半导体层，所述衬底表面为牺牲层，且所述牺牲层和第一半导体层依次交叠；
刻蚀所述堆叠结构，形成位于衬底表面的沟槽，以及位于沟槽两侧的第一半导体线和牺牲线；
去除所述牺牲线，使第一半导体线悬空于衬底上方；
对所述第一半导体线进行退火处理，使所述第一半导体线的横截面呈圆形；
采用外延工艺，在所述第一半导体线表面形成第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成位于衬底表面的沟槽的方法包括：在所述堆叠结构顶部表面形成具有开口的掩膜层，所述开口暴露出部分堆叠结构表面；沿所述开口刻蚀所述堆叠结构，直至暴露出衬底表面，形成沟槽。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述沟槽的宽度为2nm～20nm。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe或SiC。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述牺牲层材料为SiGe时，Si原子与Ge原子的摩尔比为1:10～10:1。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为2nm～20nm。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体层的材料为Si。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一半导体层的厚度为2nm～20nm。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述堆叠结构。
10.根据权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在形成所述沟槽之后，进行湿法清洗处理。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用气相刻蚀工艺去除所述牺牲线。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述气相刻蚀工艺采用的刻蚀气体包括HCl、CF4或HBr中的一种或几种，温度为0℃～300℃，刻蚀气体流量为5sccm～1000sccm，压强为0.5torr～760torr。
13.根据权利要求11所述的半导体结构的形成方法，其特征在于，去除所述牺牲线之后，进行清洗处理。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理在氢气、氮气、氩气或氦气氛围下进行，所述退火处理温度为600℃～1200℃，时间为5s～500s，压强为2torr～760torr。
15.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体层的材料为Si、SiB、SiGe、SiC、SiP、SiGeB或SiCP。
16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述第二半导体层的厚度为2nm～20nm。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述堆叠结构之前，刻蚀所述半导体衬底，在所述半导体衬底内形成凹槽，在所述凹槽的底部表面形成堆叠结构。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为5nm～500nm。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成包围部分第二半导体层的栅极结构以及位于栅极结构两侧的第二半导体层和第一半导体线内的源漏极。
20.一种根据权利要求1至19中任一权利要求所述的半导体结构的形成方法，其特征在于，包括：
衬底；
位于衬底表面悬空的第一半导体线，所述第一半导体线的横截面呈圆形；
位于所述第一半导体线表面的第二半导体层，所述第二半导体层的载流子迁移率大于第一半导体纳米线的载流子迁移率。
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