CN103633123B - 一种纳米线衬底结构及其制备方法 - Google Patents

一种纳米线衬底结构及其制备方法 Download PDF

Info

Publication number
CN103633123B
CN103633123B CN201310670650.2A CN201310670650A CN103633123B CN 103633123 B CN103633123 B CN 103633123B CN 201310670650 A CN201310670650 A CN 201310670650A CN 103633123 B CN103633123 B CN 103633123B
Authority
CN
China
Prior art keywords
layer
silicon dioxide
substrate
thread structure
nano thread
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201310670650.2A
Other languages
English (en)
Other versions
CN103633123A (zh
Inventor
孙兵
刘洪刚
赵威
王盛凯
常虎东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310670650.2A priority Critical patent/CN103633123B/zh
Publication of CN103633123A publication Critical patent/CN103633123A/zh
Application granted granted Critical
Publication of CN103633123B publication Critical patent/CN103633123B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02546Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02603Nanowires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种纳米线衬底结构及其制备方法,该纳米线衬底结构包括:单晶衬底;形成于单晶衬底上的缓冲层;形成于缓冲层上的牺牲层;以及形成于牺牲层上的纳米线结构层。本发明是在磷化铟和砷化镓衬底上形成铟镓砷纳米线结构,为铟镓砷沟道纳米线环栅MOSFET提供基础,可应用于CMOS集成技术中,采用铟镓砷来替代硅作为沟道材料有利于提高NMOSFET的电学特性,而纳米线环栅场效应晶体管结构的栅控能力强,可以有效抑制MOSFET的短沟效应,提高器件电学特性。

Description

一种纳米线衬底结构及其制备方法
技术领域
本发明涉及半导体集成技术领域,尤其涉及一种纳米线衬底结构及其制备方法。
背景技术
半导体技术作为信息产业的核心和基础,被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中,以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本,集成电路的特征尺寸由微米尺度进化到纳米尺度。但是当MOS器件的栅长减小到90纳米后,栅氧化层的厚度只有1.2纳米,摩尔定律开始面临来自物理与技术方面的双重挑战。
学术界与产业界普遍认为:采用新结构、新材料替代传统硅材料将是CMOS集成技术的重要发展方向,铟镓砷材料具有很高的电子迁移率,是新一代NMOSFET的理想沟道材料,而环栅MOSFET结构可以有效抑制短沟效应、增强栅控能力,铟镓砷纳米线是形成铟镓砷沟道纳米线环栅MOSFET的基础,也是铟镓砷沟道纳米线环栅MOSFET研究的重点和难点。
发明内容
(一)要解决的技术问题
本发明目的在于提供一种纳米线衬底结构及其制备方法,以在磷化铟和砷化镓衬底上形成铟镓砷纳米线结构,为铟镓砷纳米线环栅MOSFET提供基础。
(二)技术方案
为达到上述目的,本发明提供了一种纳米线衬底结构,该纳米线衬底结构包括:单晶衬底1;形成于单晶衬底1上的缓冲层6;形成于缓冲层6上的牺牲层2b;以及形成于牺牲层2b上的纳米线结构层5。
上述方案中,所述单晶衬底1是砷化镓衬底或磷化铟衬底。
上述方案中,所述缓冲层6的厚度在100纳米-3微米之间;所述单晶衬底1为砷化镓衬底时,所述缓冲层6为铝镓砷层,该铝镓砷层中各元素原子数比值为铝∶镓∶砷=x∶(1-x)∶1,x的取值范围为0≤x≤1之间;所述单晶衬底1为磷化铟衬底时,所述缓冲层6为铟铝砷层,该铟铝砷层中各元素原子数比值为铟∶铝∶砷=y∶(1-y)∶1,y的取值范围为0.37≤y≤0.67之间。
上述方案中,所述牺牲层2b的厚度在1纳米-100纳米之间;单晶衬底1为砷化镓衬底时,牺牲层2b为铟镓磷层,该铟镓磷层中各元素原子数比值为铟∶镓∶磷=z∶(1-z)∶1,z的取值范围为0.48≤z≤0.62之间;单晶衬底1为磷化铟衬底时,牺牲层2b为磷化铟层。
上述方案中,所述纳米线结构层5为铟镓砷层,厚度在1纳米-100纳米之间。所述纳米线结构层5是由悬空的纳米线及其连接两端的源和漏构成,其中纳米线的长度在5纳米-200纳米之间,纳米线的条数为1条或多条,纳米线的宽度在1-50纳米之间。所述单晶衬底1为砷化镓衬底时,所述纳米线结构层5中各元素原子数比值为铟∶镓∶砷=a∶(1-a)∶1,a的取值范围为0<a≤0.3之间;所述单晶衬底1为磷化铟衬底时,所述纳米线结构层5中各元素原子数比值为铟∶镓∶砷=b∶(1-b)∶1,b的取值范围为0.25≤b≤0.8之间。
为达到上述目的,本发明还提供了一种制备纳米线衬底结构的方法,包括:步骤1:在单晶衬底1上依次外延生长缓冲层6和牺牲层的材料层2a;步骤2:在牺牲层的材料层2a上沉积二氧化硅3a,通过光刻、刻蚀工艺去除部分区域的二氧化硅,形成二氧化硅层3b;步骤3:在牺牲层的材料层2a上以二氧化硅层3b为掩膜,选择性外延生长纳米线结构层的材料层,并利用化学机械抛光的方法对沉积完纳米线结构层的材料层的衬底进行抛光,以二氧化硅层3b上表面为抛光截止层,形成内嵌有二氧化硅层3b的纳米线结构层5;步骤4:采用湿法腐蚀的方法去除纳米线结构层5中内嵌的二氧化硅层3b,然后以纳米线结构层5为掩膜,利用湿法腐蚀的方法去除未覆盖纳米线结构层5的牺牲层的材料层2a,形成牺牲层2b。
上述方案中,所述步骤1中,是利用分子束外延或金属有机化学气相沉积的方法在单晶衬底1上依次外延生长缓冲层6和牺牲层的材料层2a。
上述方案中,所述步骤2中,是利用等离子增强化学气相沉积的方法在牺牲层的材料层2a上沉积二氧化硅3a,在二氧化硅3a上旋涂一层光刻胶4a,采用光刻的方法对光刻胶4a进行光刻,在二氧化硅3a上形成经过光刻后的光刻胶图形4b;采用反应离子刻蚀的方法将没有覆盖光刻胶图形4b的二氧化硅3a刻蚀掉,形成二氧化硅层3b,并采用干法刻蚀去除二氧化硅层3b之上的光刻胶图形4b。
上述方案中,所述步骤3中,在牺牲层的材料层2a上以二氧化硅层3b为掩膜,利用分子束外延或金属有机化学气相沉积的方法选择性外延生长纳米线结构层的材料层,并利用化学机械抛光的方法对沉积完纳米线结构层的材料层的衬底进行抛光,以二氧化硅层3b上表面为抛光截止层,形成内嵌有二氧化硅层3b的纳米线结构层5。
(三)有益效果
从上述技术方案可以看出,本发明具有以下有益效果:
1、本发明提供的纳米线衬底结构及其制备方法,是在磷化铟和砷化镓衬底上形成铟镓砷纳米线结构,为铟镓砷纳米线环栅MOSFET提供基础。
2、本发明提供的纳米线衬底结构及其制备方法,由于铟镓砷的电子迁移率比硅大很多,采用铟镓砷来替代硅作为沟道材料有利于提高NMOSFET的电学特性,而纳米线环栅场效应晶体管结构的栅控能力强,可以有效抑制MOSFET的短沟效应,提高器件电学特性。
3、本发明提供的纳米线衬底结构及其制备方法,可以用于制备铟镓砷纳米线环栅场效应晶体管,是下一代高性能CMOS集成技术NMOSFET的有益备选之一。
4、本发明提供的纳米线衬底结构及其制备方法,采用外延的方式获得,相比刻蚀获得的纳米线具有损伤小,可控性强的优点。
附图说明
图1为本发明提供的纳米线衬底结构的示意图;
图2为本发明提供的在单晶硅衬底上依次外延完缓冲层和牺牲层的材料层后的结构示意图;
图3为本发明在牺牲层的材料层上沉积完二氧化硅后的结构示意图;
图4为本发明在二氧化硅上旋涂完光刻胶后的结构示意图;
图5为本发明光刻完后的结构示意图;
图6为本发明刻蚀二氧化硅后的结构示意图;
图7为本发明去除残余的光刻胶后的结构示意图;
图8为本发明外延生长和化学机械抛光纳米线结构层的材料层后的结构示意图;
图9为本发明去除残余的二氧化硅后的结构示意图;
其中,1为单晶衬底;2a为牺牲层的材料层;2b为牺牲层;3a为二氧化硅层;3b为经过过刻、刻蚀后的二氧化硅层;4a为光刻胶;4b为经过光刻后的光刻胶图形;5纳米线结构层;6为缓冲层。
具体实施方式
为使本发明的目的、内容、和优点更加清楚,下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述。以下实施例仅用于更加清楚地说明本发明的技术方案,而不能以此来限制本发明的保护范围。
本实施例具体描述本发明所提供的一种纳米线衬底结构及其制备方法。如图1所示,图1是本发明提供的纳米线衬底结构的示意图,该纳米线衬底结构包括单晶衬底1,形成于单晶衬底1上的缓冲层6,形成于缓冲层6上的牺牲层2b,以及形成于牺牲层2b上的纳米线结构层5。其中,单晶衬底1位于该纳米线衬底结构的底部,缓冲层6叠置在单晶衬底1之上,牺牲层2b叠置在缓冲层6之上,纳米线结构层5叠置在牺牲层2b之上。
其中,单晶衬底1可以是砷化镓衬底或磷化铟衬底,缓冲层6的厚度在100纳米-3微米之间。
单晶衬底1为砷化镓衬底时,缓冲层6为铝镓砷层,该铝镓砷层中各元素原子数比值为铝∶镓∶砷=x∶(1-x)∶1,x的取值范围可设置为0≤x≤1之间。单晶衬底1为磷化铟衬底时,缓冲层6为铟铝砷层,铟铝砷层中各元素原子数比值为铟∶铝∶砷=y∶(1-y)∶1,y的取值范围可设置为0.37≤y≤0.67之间。
牺牲层2b的厚度在1纳米-100纳米之间;单晶衬底1为砷化镓衬底时,牺牲层2b为铟镓磷层,该铟镓磷层中各元素原子数比值为铟∶镓∶磷=z∶(1-z)∶1,z的取值范围可设置为0.48≤z≤0.62之间;单晶衬底1为磷化铟衬底时,牺牲层2b为磷化铟层。
纳米线结构层5为铟镓砷层,纳米线结构层的厚度在1纳米-100纳米之间,纳米线结构层5由悬空的纳米线及其连接两端的源和漏构成。纳米线的长度在5纳米-200纳米之间,纳米线的条数可以为1条或多条,纳米线的宽度在1-50纳米之间。
单晶衬底1为砷化镓衬底时,纳米线结构层5中各元素原子数比值为铟∶镓∶砷=a∶(1-a)∶1,a的取值范围可设置为0<a≤0.3之间;单晶衬底1为磷化铟衬底时,纳米线结构层中各元素原子数比值为铟∶镓∶砷=b∶(1-b)∶1,b的取值范围可设置为0.25≤b≤0.8之间。
在图1所示的实施例中,单晶衬底1为磷化铟衬底,缓冲层6为铟铝砷层,在该铟铝砷层中各元素原子数比值为铟∶铝∶砷=0.52∶0.48∶1;缓冲层6的厚度为400纳米;牺牲层2b为磷化铟层,牺牲层的厚度为50纳米;纳米线结构层5为铟镓砷层,纳米线结构层各元素原子数比值为铟∶镓∶砷=0.53∶0.47∶1;纳米线结构层的厚度为30纳米,纳米线结构层由悬空的纳米线及其连接两端的源和漏组成;纳米线的长度为100纳米,纳米线的条数为4条,纳米线的宽度为15纳米。
基于图1所示的纳米线衬底结构的示意图,本发明还提供了一种纳米线衬底结构的制备方法,该方法包括以下步骤:
步骤1:如图2所示,利用分子束外延或金属有机化学气相沉积的方法在单晶衬底1上依次沉积缓冲层6和牺牲层的材料层2a,其中缓冲层6的厚度为400纳米,牺牲层的材料层2a的厚度为50纳米。
步骤2:如图3所示,利用等离子增强化学气相沉积的方法在牺牲层的材料层2a上沉积一层二氧化硅3a,其中二氧化硅3a的厚度为30纳米;接着,如图4所示,在二氧化硅3a上旋涂一层光刻胶4a;如图5所示,采用光刻的方法对光刻胶4a进行光刻,在二氧化硅3a上形成经过光刻后的光刻胶图形4b;如图6所示,采用反应离子刻蚀的方法将没有覆盖光刻胶图形4b的二氧化硅3a刻蚀掉,形成二氧化硅层3b,并如图7所示,采用干法刻蚀去除二氧化硅层3b之上的光刻胶图形4b。
步骤3:如图8所示,在牺牲层的材料层2a上以二氧化硅层3b为掩膜,利用分子束外延的方法选择性外延生长该纳米线结构层的材料层,并利用化学机械抛光的方法对沉积完纳米线结构层的材料层的衬底进行抛光,以二氧化硅层3b上表面为抛光截止层,形成内嵌有二氧化硅层3b的纳米线结构层5;
步骤4:如图9所示,采用湿法腐蚀的方法去除纳米线结构层5中内嵌的二氧化硅层3b,然后以纳米线结构层5为掩膜,并如图1所示,利用湿法腐蚀的方法去除未覆盖纳米线结构层5的牺牲层的材料层2a,形成牺牲层2b。
以上所述的具体实施例,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施例而已,并不用于限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (4)

1.一种制备纳米线衬底结构的方法,该纳米线衬底结构包括单晶衬底(1),形成于单晶衬底(1)上的缓冲层(6),形成于缓冲层(6)上的牺牲层(2b),以及形成于牺牲层(2b)上的纳米线结构层(5),其特征在于,该方法包括:
步骤1:在单晶衬底(1)上依次外延生长缓冲层(6)和牺牲层的材料层(2a);
步骤2:在牺牲层的材料层(2a)上沉积二氧化硅(3a),通过光刻、刻蚀工艺去除部分区域的二氧化硅,形成二氧化硅层(3b);
步骤3:在牺牲层的材料层(2a)上以二氧化硅层(3b)为掩膜,选择性外延生长纳米线结构层的材料层,并利用化学机械抛光的方法对沉积完纳米线结构层的材料层的衬底进行抛光,以二氧化硅层(3b)上表面为抛光截止层,形成内嵌有二氧化硅层(3b)的纳米线结构层(5);
步骤4:采用湿法腐蚀的方法去除纳米线结构层(5)中内嵌的二氧化硅层(3b),然后以纳米线结构层(5)为掩膜,利用湿法腐蚀的方法去除未覆盖纳米线结构层(5)的牺牲层的材料层(2a),形成牺牲层(2b)。
2.根据权利要求1所述的制备纳米线衬底结构的方法,其特征在于,所述步骤1中,是利用分子束外延或金属有机化学气相沉积的方法在单晶衬底(1)上依次外延生长缓冲层(6)和牺牲层的材料层(2a)。
3.根据权利要求1所述的制备纳米线衬底结构的方法,其特征在于,所述步骤2中,是利用等离子增强化学气相沉积的方法在牺牲层的材料层(2a)上沉积二氧化硅(3a),在二氧化硅(3a)上旋涂一层光刻胶(4a),采用光刻的方法对光刻胶(4a)进行光刻,在二氧化硅(3a)上形成经过光刻后的光刻胶图形(4b);采用反应离子刻蚀的方法将没有覆盖光刻胶图形(4b)的二氧化硅(3a)刻蚀掉,形成二氧化硅层(3b),并采用干法刻蚀去除二氧化硅层(3b)之上的光刻胶图形(4b)。
4.根据权利要求1所述的制备纳米线衬底结构的方法,其特征在于,所述步骤3中,在牺牲层的材料层(2a)上以二氧化硅层(3b)为掩膜,利用分子束外延或金属有机化学气相沉积的方法选择性外延生长纳米线结构层的材料层,并利用化学机械抛光的方法对沉积完纳米线结构层的材料层的衬底进行抛光,以二氧化硅层(3b)上表面为抛光截止层,形成内嵌有二氧化硅层(3b)的纳米线结构层(5)。
CN201310670650.2A 2013-12-10 2013-12-10 一种纳米线衬底结构及其制备方法 Expired - Fee Related CN103633123B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310670650.2A CN103633123B (zh) 2013-12-10 2013-12-10 一种纳米线衬底结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310670650.2A CN103633123B (zh) 2013-12-10 2013-12-10 一种纳米线衬底结构及其制备方法

Publications (2)

Publication Number Publication Date
CN103633123A CN103633123A (zh) 2014-03-12
CN103633123B true CN103633123B (zh) 2016-07-27

Family

ID=50213960

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310670650.2A Expired - Fee Related CN103633123B (zh) 2013-12-10 2013-12-10 一种纳米线衬底结构及其制备方法

Country Status (1)

Country Link
CN (1) CN103633123B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810734B (zh) * 2014-12-29 2018-09-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10934485B2 (en) * 2017-08-25 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon over silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
CN109560151A (zh) * 2018-10-22 2019-04-02 长春理工大学 一种获取完整纳米线材料的方法
CN109534279B (zh) * 2018-11-26 2020-11-03 长春理工大学 一种纳米线阵列器件的制备方法
CN109870489B (zh) * 2019-02-28 2022-03-04 上海集成电路研发中心有限公司 一种制备湿度传感器中氧化石墨烯的方法
CN111438944B (zh) * 2020-04-02 2021-10-01 吉林大学 一种基于su-8胶电解法制备纳米尺度电射流喷头的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301480A (zh) * 2009-02-17 2011-12-28 国际商业机器公司 纳米线网格器件及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009134687A2 (en) * 2008-04-27 2009-11-05 The Board Of Trustees Of The University Of Illinois Method of fabricating a planar semiconductor nanowire

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301480A (zh) * 2009-02-17 2011-12-28 国际商业机器公司 纳米线网格器件及其制备方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Performance and Variability Studies of InGaAs Gate-all-Around Nanowire MOSFETs;Nathan Conrad et al;《IEEE Transactions on Device and Materials Reliability》;IEEE;20130927;第13卷(第4期);489-496 *
Variability Improvement by Interface Passivation and EOT Scaling of InGaAs Nanowire MOSFETs;Jiangjiang J. Gu et al;《IEEE Electron Device Letters》;IEEE;20130307;第34卷(第5期);608-610 *

Also Published As

Publication number Publication date
CN103633123A (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
CN103633123B (zh) 一种纳米线衬底结构及其制备方法
CN102290435B (zh) 一种大面积量子点及其阵列制造方法
CN102064096B (zh) 一种细线条的制备方法
CN104992942A (zh) 垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法
CN103311305B (zh) 硅基横向纳米线多面栅晶体管及其制备方法
CN102610640A (zh) 一种高驱动电流的iii-v族金属氧化物半导体器件
CN103594512A (zh) 半导体器件及其制造方法
CN107068679A (zh) 半导体装置与其形成方法
KR102104062B1 (ko) 기판 구조체, 이를 포함한 cmos 소자 및 cmos 소자 제조 방법
CN105849911A (zh) 基于异质结的hemt晶体管
KR20140139495A (ko) 개선된 패시베이션 층을 갖는 iii-n 층 스택을 포함하는 소자 및 관련 제조 방법
US20160225851A1 (en) Semiconductor structure and method for forming the same
CN103779182B (zh) 纳米线的制造方法
Chen et al. Utilisation of Janus material for controllable formation of graphene p–n junctions and superlattices
CN103632968B (zh) 晶体管及其形成方法
CN108807279B (zh) 半导体结构与其制作方法
CN102129981B (zh) 一种纳米线及纳米线晶体管的制作方法
WO2015005947A1 (en) Semiconductor devices comprising edge doped graphene and methods of making the same
CN110828652B (zh) 一种二硫化钼/石墨烯异质结器件
CN103700660A (zh) 一种全环栅cmos场效应晶体管和制备方法
CN103700582B (zh) 一种锗纳米线叠层结构的制作方法
CN105164800B (zh) 集成的硅和iii-n半导体器件
CN106898641A (zh) Iii‑v族化合物横向纳米线结构,纳米线晶体管及其制备方法
CN101859782A (zh) 抗总剂量辐照的soi器件,及其制造方法
CN110828550A (zh) 一种氮化硼/石墨烯异质结器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160727